KR20110012645A - 쓰루 실리콘 비아 방식의 반도체 집적회로 - Google Patents

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Abstract

쓰루 실리콘 비아 방식의 반도체 집적회로는 적층 형성된 복수개의 반도체 칩, 상기 복수개의 반도체 칩을 전기적으로 연결하도록 상기 복수개의 반도체 칩을 관통하여 형성된 복수개의 제 1 비아, 및 상기 복수개의 반도체 칩 중 어느 하나와 다른 반도체 칩들 중 어느 하나의 사이에 형성되는 복수개의 제 2 비아를 구비하며, 상기 복수개의 제 2 비아는 상기 복수개의 반도체 칩 중 어느 하나의 내부에서 내부로 전송되는 신호와 상기 복수개의 반도체 칩 중 어느 하나의 내부에서 외부로 전송되는 신호의 로딩 차이를 보상하도록 구성된다.
실리콘 비아

Description

쓰루 실리콘 비아 방식의 반도체 집적회로{THROUGH SILICON VIA TYPE SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 쓰루 실리콘 비아 방식의 반도체 집적회로에 관한 것이다.
반도체 메모리의 집적도가 높아짐에 따라 단일 패키지(Package)의 메모리 용량을 증가시켜야 할 필요성이 높아지고 있으며, 단일 패키지의 메모리 용량을 증가시키기 위한 하나의 방법으로 멀티 칩 패키지(Multi Chip Package)가 널리 사용되고 있다.
멀티 칩 패키지는 복수개의 칩들을 전기적으로 연결해야 한다. 멀티 칩 패키지에서 복수개의 반도체 칩(이하, 칩)들을 전기적으로 연결하는 방식으로서, 실리콘 비아(Silicon Via)를 이용하여 복수개의 칩들을 전기적으로 연결하는 쓰루 실리콘 비아(Through Silicon Via) 방식이 사용될 수 있다.
쓰루 실리콘 비아 방식의 반도체 집적회로를 구성하는 복수개의 반도체 칩들은 마스터 칩(Master Chip)과 슬레이브 칩(Slave Chip)으로 구분할 수 있다.
상술한 쓰루 실리콘 비아 방식의 반도체 집적회로에서 마스터 칩과 슬레이브 칩들 간의 신호 전송은 실리콘 비아를 통해 이루어지는 반면, 마스터 칩 내부의 메모리 영역과 주변 회로 영역간의 신호 전송은 실리콘 비아를 경유하지 않으므로 마스터 칩에서 슬레이브 칩으로의 신호 전송과 마스터 칩 내부의 신호 전송간의 스큐(Skew)를 유발할 수 있다.
본 발명은 실리콘 비아로 인하여 반도체 칩 내부 신호와 반도체 칩들 간에 전송되는 외부 신호의 스큐를 보상할 수 있도록 한 쓰루 실리콘 비아 방식의 반도체 집적회로를 제공함에 그 목적이 있다.
본 발명에 따른 쓰루 실리콘 비아 방식의 반도체 집적회로는 적층 형성된 복수개의 반도체 칩, 상기 복수개의 반도체 칩을 전기적으로 연결하도록 상기 복수개의 반도체 칩을 관통하여 형성된 복수개의 제 1 비아, 및 상기 복수개의 반도체 칩 중 어느 하나와 다른 반도체 칩들 중 어느 하나의 사이에 형성되는 복수개의 제 2 비아를 구비하며, 상기 복수개의 제 2 비아는 상기 복수개의 반도체 칩 중 어느 하나의 내부에서 내부로 전송되는 신호와 상기 복수개의 반도체 칩 중 어느 하나의 내부에서 외부로 전송되는 신호의 로딩 차이를 보상하도록 구성됨을 특징으로 한다.
본 발명에 다른 쓰루 실리콘 비아 방식의 반도체 집적회로는 더미 비아(dummy via)를 이용하여 신호 스큐를 보상할 수 있으므로 멀티 칩 패키지를 이루는 모든 반도체 칩들의 성능을 균일하게 유지시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명에 따른 쓰루 실리콘 비아 방식의 반도체 집적회로는 3개의 반도체 칩이 적층 형성된 예를 든 것으로, 절연층(510, 520)을 사이에 두고 적층된 마스터 칩(MC)과 제 1 및 제 2 슬레이브 칩(SC1, SC2)을 구비한다.
마스터 칩(MC)은 외부 기기 즉, 테스트 장비 또는 메모리 컨트롤러와의 신호 송/수신 및 메모리 영역의 데이터 입/출력 제어를 위한 주변 회로(111) 및 코어(Core)(112) 즉, 메모리 영역을 구비한다.
제 1 및 제 2 슬레이브 칩(SC1, SC2)은 코어(121, 131)를 구비한다.
멀티 칩 패키지의 가장 큰 목적은 메모리 용량을 증가시키는 것이다. 따라서 데이터 전송 및 제어 등을 주변 회로(111)를 구비한 마스터 칩(MC)에서 수행하도록 하고, 슬레이브 칩(SC1, SC2)에는 코어(121, 131)만을 형성하는 것이 바람직하다.
마스터 칩(MC)과 제 1 및 제 2 슬레이브 칩(SC1, SC2)들을 관통하여 제 1 비아 즉, 실리콘 비아(Silicon Via)(200)가 형성된다. 실리콘 비아(200)를 통해 마스터 칩(MC)과 제 1 및 제 2 슬레이브 칩(SC1, SC2)이 전기적으로 연결된다.
마스터 칩(MC)과 제 1 슬레이브 칩(SC1) 사이에 제 2 비아 즉, 더미 실리콘 비아(Dummy Silicon Via)(310, 320)가 형성된다.
더미 실리콘 비아(310, 320)는 각각의 일단이 마스터 칩(MC)의 주변 회로(111)와 코어(112)에 각각 연결되며, 타단이 절연층(510)내에서 도전 물질(400) 예를 들어, 금속 배선을 통해 연결된다. 이때 도전 물질(400)은 코어(121)와 전기 적으로 연결되지 않는 조건을 충족한다면, 제 1 슬레이브 칩(SC1) 내부에 더미 실리콘 비아(310, 320)의 타단을 전기적으로 연결하도록 형성할 수 있다.
이때 마스터 칩(MC)에서 제 2 슬레이브 칩(SC2)까지의 각종 신호 전송은 실리콘 비아(200)를 통해 이루어지는 반면, 마스터 칩(MC) 내부의 신호 전송은 실리콘 비아(200)를 경유하지 않고 직접적으로 이루어질 수 있다.
마스터 칩(MC) 내부의 주변 회로(111)가 코어(112)를 통해 데이터를 입력 또는 출력하기 위한 신호의 로딩(Loading)(이하, 내부 신호 로딩)과 주변 회로(111)가 제 2 슬레이브 칩(SC2)의 코어(131)를 통해 데이터를 입력 또는 출력하기 위한 신호의 로딩(이하, 외부 신호 로딩)은 차이가 날 수 있다.
따라서 본 발명은 마스터 칩(MC)의 외부 신호 로딩(Loading)과 내부 신호 로딩의 차이를 보상할 수 있도록 설계된 더미 실리콘 비아(310, 320)를 구성하고, 마스터 칩(MC)의 주변 회로(111)에서 코어(112)로의 신호 전송이 더미 실리콘 비아(310, 320)를 통해 이루어지도록 하였다.
결국, 본 발명에 따른 반도체 집적회로(100)는 제 2 슬레이브 칩(SC2)의 코어(131)를 억세스(Access)하여 데이터가 출력되도록 하는 시간과, 마스터 칩(MC)의 코어(112)를 억스세하여 데이터가 출력되도록 하는 시간을 동일하게 만듦으로써, 멀티 칩 패키지를 이루는 반도체 칩들의 성능 균일화가 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예 시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 쓰루 실리콘 비아 방식의 반도체 집적회로의 레이아웃도이다.
<도면의 주요 부분에 대한 부호 설명>
MC: 마스터 칩 SC1, SC2: 슬레이브 칩
200: 실리콘 비아 310, 320: 더미 실리콘 비아

Claims (6)

  1. 적층 형성된 복수개의 반도체 칩;
    상기 복수개의 반도체 칩을 전기적으로 연결하도록 상기 복수개의 반도체 칩을 관통하여 형성된 복수개의 제 1 비아; 및
    상기 복수개의 반도체 칩 중 어느 하나와 다른 반도체 칩들 중 어느 하나의 사이에 형성되는 복수개의 제 2 비아를 구비하며,
    상기 복수개의 제 2 비아는 상기 복수개의 반도체 칩 중 어느 하나의 내부에서 내부로 전송되는 신호와 상기 복수개의 반도체 칩 중 어느 하나의 내부에서 외부로 전송되는 신호의 로딩 차이를 보상하도록 구성된 쓰루 실리콘 비아 방식의 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 복수개의 반도체 칩 중 어느 하나에서 나머지 반도체 칩 들로의 신호 전송이 상기 제 1 비아를 통해 이루어지는 쓰루 실리콘 비아 방식의 반도체 집적회로.
  3. 제 1 항에 있어서,
    상기 복수개의 반도체 칩 중 어느 하나의 내부 신호 전송이 상기 제 2 비아를 통해 이루어지는 쓰루 실리콘 비아 방식의 반도체 집적회로.
  4. 제 1 항에 있어서,
    상기 복수개의 반도체 칩 중 어느 하나는 마스터 칩이고 나머지 반도체 칩들은 슬레이브 칩으로서, 상기 마스터 칩은 메모리 영역 및 주변 회로 영역을 구비하고 상기 슬레이브 칩은 메모리 영역을 구비하는 쓰루 실리콘 비아 방식의 반도체 집적회로.
  5. 제 4 항에 있어서,
    상기 마스터 칩의 주변 회로 영역에서 상기 슬레이브 칩의 메모리 영역으로의 신호 전송이 상기 제 1 비아를 통해 이루어지는 쓰루 실리콘 비아 방식의 반도체 집적회로.
  6. 제 4 항에 있어서,
    상기 마스터 칩의 주변 회로 영역에서 상기 마스터 칩의 메모리 영역으로의 신호 전송이 상기 제 2 비아를 통해 이루어지는 쓰루 실리콘 비아 방식의 반도체 집적회로.
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