KR20140024594A - 멀티 칩 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 실리콘 관통 라인으로 적층되는 멀티칩 반도체 장치에 관한 것이다. 본 발명의 일 실시예는 복수의 반도체 칩이 적층되어 패키징된 상기 멀티칩 반도체 장치로서, 각각의 상기 반도체 칩은, 칩 내부를 관통하여 형성된 관통 전극; 프로빙(probing)을 위해 칩 외부로 노출된 프로브 패드; 상기 칩 외부로 노출되고, 상기 관통 전극과 전기적으로 연결되는 범프 패드; 및 상기 칩 내부에 상기 프로브 패드와 상기 범프 패드를 전기적으로 연결하는 도전 층을 포함한다.

Description

멀티 칩 반도체 장치{MULTI CHIP SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 실리콘 관통 라인으로 적층되는 멀티칩 반도체 장치에 관한 것이다.
반도체 장치에 대한 패키징 기술은 소형화 및 실장 신뢰성 만족을 위하여 지속적으로 발전되고 있다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적/전기적 신뢰성을 향상 시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기 전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것으로 실현될 수 있다.
그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로 적층(stack) 기술이 제안되었다.
적층 멀티칩 반도체 장치는 하나의 패키지에 2개 이상의 반도체 칩을 적층구조로 탑재 시키는 방식으로 패키징을 수행한 것이다. 이때, 반도체 칩을 적층 구조로 쌓아 올려 패키징하는 방법의 한 예로 관통 실리콘 비아(Through Silicon Via, 이하 TSV)를 이용한 구조가 도입되었다. TSV를 이용한 패키지는 반도체 칩 내에 상기 반도체 칩을 관통하는 홀을 형성하고, 상기 관통된 홀 내에 전도성 물질을 채움으로써 TSV를 형성한다. 상기 TSV를 매개로 상부와 하부 반도체 칩을 전기적으로 연결한다.
도 1은 종래의 관통 실리콘 비아를 이용하여 적층되는 멀티칩 반도체 장치를 도시한 단면도이다.
도 1에 도시된 멀티칩 반도체 장치(1)는 기판 상에 적층된 복수의 반도체 칩(10, 20)을 포함한다.
각 반도체 칩(10, 20)은 내부에 TSV를 매립하여 형성된 관통 전극을 포함한다. 제 1 반도체 칩(10)을 예로 설명하면, 제 1 반도체 칩(10)은 칩 내부에 관통 전극(11)을 포함하고 상기 관통 전극(11)의 양 끝단에는 칩 외부로 노출되는 범프 패드(12, 13)가 각각 전기적으로 연결된다. 이때, 각 반도체 칩(10, 20)의 마주보는 범프 패드를 범프(18)를 통해 연결함으로써, 각 반도체 칩(10, 20)의 관통 전극들이 전기적으로 상호 연결될 수 있다.
제 1 반도체 칩(10)의 상기 관통 전극(11)은 도전성 경로(16)를 통하여 내부 회로(15)와 연결된다. 즉, 각 반도체 칩(10, 20)의 내부 회로에서 사용되는 다양한 전압/신호는 관통 전극을 통하여 각 반도체 칩으로 전송되고, 칩 내부에서는 도전성 경로를 통해 관통 전극에서 내부 회로로 전송된다.
또한, 적층된 반도체 칩(10, 20) 각각은, 적층되어 패키징되기 이전에 각 반도체 칩에 대한 프로빙 테스트(Probing Test)를 수행하기 위하여, 칩 상에 형성된 프로브 패드를 구비한다. 상기 프로브 패드는 전원 전압, 다양한 신호 및 데이터 등을 송수신하여 다양한 테스트를 수행할 수 있도록 여러 종류의 패드로 구성될 수 있다. 구체적으로 제 1 반도체 칩(10)을 예로 설명하면, 프로브 패드(14)는 상기 내부 회로(15)와 도전성 경로(17)를 통하여 전기적으로 연결된다.
이때, 상기 관통 전극(11)과 상기 내부 회로(15)를 연결하는 도전성 경로(16) 및 상기 프로브 패드(14)와 상기 내부 회로(15)를 연결하는 도전성 경로(17)는 각각 복수의 도전 층 및 그 사이의 도전성 콘택들로 구성될 수 있다. 상기 프로브 패드(14)는 상기 복수의 도전 층 중에서 최상위에 위치한 도전 층을 오픈(open)하여 형성될 수 있다. 이때, 상기 도전 층은 메탈 층일 수 있고, 상기 도전성 콘택은 메탈 콘택일 수 있다.
한편, 멀티칩 반도체 장치(1)에 대한 프로빙 테스트는 각 칩이 적층되어 패키징되기 전의 모노 칩(mono chip) 상태에서만 수행될 수 있었다. 각 칩의 프로브 패드들은 관통 실리콘 비아를 통해 연결되지 않기 때문에, 패키징이 완료되고 나면 외부에서 각 칩의 프로브 패드로의 접근이 어렵기 때문이다. 현재, 패키징이 완료된 칩 적층 구조의 멀티칩 반도체 장치에서도 프로빙 테스트를 수행할 수 있는 방법이 요구되고 있다.
본 발명은 멀티 칩 패키지에 대한 프로빙 테스트를 수행할 수 있는 방법을 제공한다.
본 발명의 일 실시예에 따른 멀티칩 반도체 장치는, 복수의 반도체 칩이 적층되어 패키징된 멀티칩 반도체 장치로서, 각각의 상기 반도체 칩은, 칩 내부를 관통하여 형성된 관통 전극; 프로빙(probing)을 위해 칩 외부로 노출된 프로브 패드; 상기 칩 외부로 노출되고, 상기 관통 전극과 전기적으로 연결되는 범프 패드; 및 상기 칩 내부에 상기 프로브 패드와 상기 범프 패드를 전기적으로 연결하는 도전 층을 포함한다.
본 발명의 일 실시예에 따른 멀티 칩 반도체 장치는 복수의 반도체 칩이 적층되어 패키징된 멀티칩 반도체 장치로서, 각각의 상기 반도체 칩은, 칩 내부를 관통하여 형성된 복수의 관통 전극; 프로빙을 위해 칩 외부로 노출된 프로브 패드; 상기 칩 외부로 노출되고, 상기 복수의 관통 전극과 각각 전기적으로 연결되는 복수의 범프 패드; 및 상기 칩 내부에 상기 프로브 패드와 상기 복수의 범프 패드를 각각 전기적으로 연결하는 도전 층을 포함한다.
본 발명의 일 실시예에 따른 멀티칩 반도체 장치는 복수의 반도체 칩이 적층되어 패키징된 멀티칩 반도체 장치로서, 각각의 상기 반도체 칩은, 칩 내부를 관통하여 형성된 관통 전극; 칩 외부로 노출되고, 상기 관통 전극과 제 1 도전성 경로를 통해 전기적으로 연결되는 범프 패드; 상기 칩 내부에 형성되고, 상기 관통 전극과 제 2 도전성 경로를 통해 전기적으로 연결되는 내부 회로; 및 프로빙을 위해 상기 칩 외부로 노출되고, 상기 내부 회로와 제 3 도전성 경로를 통해 전기적으로 연결되는 프로브 패드를 포함하고, 상기 제 1 내지 제 3 도전성 경로는 각각 복수의 도전 층 및 그 사이에 연결된 도전성 콘택을 포함하고, 상기 제 1 및 제 3 도전성 경로의 특정 도전 층이 전기적으로 연결된다.
본 발명의 일 실시예에 따른 멀티칩 반도체 장치는 복수의 반도체 칩이 관통전극으로 전기적으로 연결되어 적층된 멀티칩 반도체 장치로서, 각각의 상기 반도체 칩은, 메모리 셀 블록; 상기 관통 전극과 전기적으로 연결되고, 상기 메모리 셀 블록으로 정보를 송수신하는 범프 패드; 및 상기 메모리 셀 블록으로 테스트 정보를 송수신하는 프로브 패드를 포함하고, 패키징 이후 프로브 테스트 시, 상기 각각의 반도체 칩의 상기 프로브 패드는 각각의 상기 범프 패드와 전기적으로 연결되고, 상기 복수의 반도체 칩 중 최상위에 위치한 반도체 칩의 프로브 패드를 통해 외부로부터 상기 각각의 반도체 칩에 대한 상기 테스트 정보를 송수신한다.
본 기술에 의하면 패키징이 완료된 적층 구조의 멀티칩 반도체 장치에 대한 프로빙 테스트가 가능하다.
도 1은 종래의 관통 실리콘 비아를 이용하여 적층되는 멀티칩 반도체 장치를 도시한 단면도,
도 2는 본 발명의 일 실시예에 따른 반도체 칩의 구조를 도시한 도면,
도 3은 도 2의 구조에 따른 반도체 칩을 적층한 멀티칩 반도체 장치를 도시한 단면도,
도 4는 본 발명의 일 실시예에 따른 반도체 칩의 구조를 도시한 도면,
도 5는 본 발명의 일 실시예에 따른 멀티칩 반도체 장치의 블록도를 나타낸다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩(110)의 구조를 도시한 도면이다.
도 2에 도시된 반도체 칩(110)은 칩 외부로 노출된 범프 패드(114)와 프로브 패드(115)를 포함하고, 상기 범프 패드(114)와 상기 프로브 패드(115)는 칩 내부의 특정 도전 층(M1)을 통해 전기적으로 연결된다.
더 상세하게 설명하면, 상기 반도체 칩(110)은 내부에 TSV를 매립하여 형성된 관통 전극(미도시)을 포함하고, 칩 외부로 노출된 범프 패드(114)는 상기 관통 전극과 전기적으로 연결된다. 반도체 칩(110)은 프로빙 테스트를 위해 칩 외부로 노출된 프로브 패드(115)를 포함하고, 상기 프로브 패드(115)와 상기 범프 패드(114)는 칩 내부의 특정 층(M1)을 통해 전기적으로 연결된다.
따라서, 본 발명의 실시예에 따른 반도체 칩(110)은 프로브 패드(115)가 도전층(M1)을 통하여 범프 패드(114)와 전기적으로 연결될 수 있고, 상기 범프 패드(114)를 통하여 관통 전극과 전기적으로 연결될 수 있다.
도 3은 도 2의 구조에 따른 반도체 칩을 적층한 멀티칩 반도체 장치(100)를 도시한 단면도이다.
도 3에 도시된 멀티칩 반도체 장치(100)는 기판 상에 적층된 복수의 반도체 칩을 포함한다. 일 실시예로써, 도 3에는 제 1 및 제 2 반도체 칩(110, 120)이 적층된 멀티칩 반도체 장치(100)를 도시하였다.
제 1 및 제 2 반도체 칩(110, 120)은 각각 내부에 TSV를 매립하여 형성된 관통 전극을 포함한다. 상기 제 2 반도체 칩(120)은 제 1 반도체 칩(110)과 동일한 구성을 가지므로, 이하 제 1 반도체 칩(110)을 대표로 각 반도체 칩의 구성을 설명하도록 한다.
제 1 반도체 칩(110)은 관통 전극(111), 제 1 및 제 2 범프 패드(112, 114), 프로브 패드(115), 내부 회로(116)를 포함한다.
상기 관통 전극(111)은 제 1 반도체 칩(110) 내부에 형성된다.
상기 관통 전극(111)의 양 끝단에는 칩 외부로 노출되는 제 1 및 제 2 범프 패드(112, 114)가 각각 전기적으로 연결된다. 이때, 프로브 패드(115)가 형성되는 면과 동일한 면에 형성되는 제 2 범프 패드(114)와 상기 관통 전극(111)이 제 1 도전성 경로(113)를 통해 전기적으로 연결된다. 상기 제 1 도전성 경로(113)는 복수의 도전 층 및 그 사이의 도전성 콘택들을 포함한다. 본 발명에서 언급되는 도전 층 및 도전성 콘택은 전기를 도통시키는 물질로 형성될 수 있고, 예컨대 메탈 물질로 형성될 수 있다.
상기 내부 회로(116)는 상기 관통 전극(111)과 제 2 도전성 경로(117)를 통하여 연결된다. 즉, 내부 회로(116)에서 사용되는 다양한 전압/신호는 관통 전극(111)을 통하여 외부에서 제 1 반도체 칩(110)으로 전송되고, 칩 내부에서는 제 2 도전성 경로(117)를 통해 관통 전극(111)에서 내부 회로(116)로 전송된다. 상기 제 2 도전성 경로(117)도 또한 복수의 도전 층 및 그 사이의 도전성 콘택들을 포함한다.
상기 프로브 패드(115)는 프로빙 동작을 수행할 수 있도록 칩 외부로 노출된다. 프로브 패드(115)는 전원 패드, 신호 입출력 패드 및 데이터 입출력 패드 등 반도체 장치에 대해 다양한 테스트를 수행할 수 있도록 여러 종류의 패드로 구성될 수 있다. 프로브 패드(115)는 상기 내부 회로(116)와 제 3 도전성 경로(118)를 통하여 전기적으로 연결된다. 상기 제 3 도전성 경로(118)도 또한 복수의 도전 층 및 그 사이의 도전성 콘택들을 포함한다. 상기 프로브 패드(115)는 상기 제 3 도전성 경로(118)를 이루는 복수의 도전 층 중에서 최상위에 위치한 도전층을 오픈(open)하여 형성될 수 있다.
이때, 상기 제 1 도전성 경로(113)및 제 3 도전성 경로(118)의 특정 도전 층(M1)이 전기적으로 연결된다. 상기 도전 층(M1)으로 인해 프로브 패드(115)는 제 2 범프 패드(114)와 전기적으로 연결되고, 뿐만 아니라 이로써 관통 전극(111)과도 전기적으로 연결된다.
상기 특정 도전 층(M1)은, 상기 제 1 도전성 경로(113)및 제 3 도전성 경로(118)의 복수의 도전 층 중에서 상기 제 2 범프 패드(114) 및 상기 프로브 패드(115)가 형성된 최상위 도전 층을 제외한 것 중 어느 하나의 도전 층에 형성될 수 있다. 이렇게 함으로써, 패드 주변에 배치되는 신호 배선 및 파워 배선에 영향을 주지 않고, 제 2 범프 패드(114) 및 프로브 패드(115)를 전기적으로 연결할 수 있다.
한편, 제 1 및 제 2 반도체 칩(110, 120)의 마주보는 범프 패드를 범프(119)를 통해 연결함으로써, 각 반도체 칩(110, 120)의 관통 전극들이 전기적으로 상호 연결될 수 있다.
즉, 본 발명의 실시예에 따른 멀티 칩 반도체 장치는 적층된 각 반도체 칩에 형성된 프로브 패드가 관통 전극과 전기적으로 연결된다. 이로써, 칩을 적층하여 패키징이 완료되더라도, 외부로 노출되는 프로브 패드를 프로빙함으로써 전체 반도체 칩에 대한 프로빙 테스트를 수행할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 칩(110_1)의 구조를 도시한 도면이다.
도 4에 도시된 반도체 칩(110_1)은 칩 외부로 노출된 복수의 범프 패드(114_1A, 114_1B)와 프로브 패드(115_1)를 포함하고, 상기 복수의 범프 패드(114_1A, 114_1B)와 상기 프로브 패드(115_1)는 각각 칩 내부의 특정 도전 층 (M1_1A, M1_1B)을 통해 전기적으로 연결된다. 상기 복수의 범프 패드(114_1A, 114_1B)와 상기 프로브 패드(115_1)를 각각 연결시키는 도전 층 (M1_1A, M1_1B)은 동일한 도전 층에 형성될 수도 있고, 각각 다른 층의 도전 층에 형성될 수도 있다. 상기 도 4에서는 예시적으로 제 2_1 범프 패드(114_1A) 및 제 2_2 범프 패드(114_1B)를 도시하였으나 이에 한정되는 것은 아니고, 본 발명의 실시예는 하나의 프로브 패드(115_1)가 복수 개의 범프 패드와 연결될 수 있는 구조를 모두 포함한다.
더 상세하게 설명하면, 상기 반도체 칩(110_1)은 내부에 TSV를 매립하여 형성된 복수의 관통 전극(미도시)을 포함하고, 칩 외부로 노출된 제 2_1 범프 패드(114_1A) 및 제 2_2 범프 패드(114_1B)는 상기 복수의 관통 전극 중 대응하는 관통 전극과 각각 전기적으로 연결된다. 반도체 칩(110_1)은 프로빙 테스트를 위해 칩 외부로 노출된 프로브 패드(115_1)를 포함하고, 상기 프로브 패드(115_1)와 상기 제 2_1 범프 패드(114_1A) 및 제 2_2 범프 패드(114_1B)는 각각 칩 내부의 특정 도전 층(M1_1A, M1_1B)을 통해 전기적으로 연결된다.
도 4의 구조에 따른 반도체 칩을 적층한 멀티칩 반도체 장치는, 검토한 바와 같이 하나의 프로브 패드가 복수의 범프 패드와 전기적으로 연결될 수 있다는 것만 제외하고는 도 3에 도시된 구조와 동일하다.
이와 같이, 도 4의 구조에 따른 반도체 칩을 적층한 멀티칩 반도체 장치는 프로브 패드와 연결되는 범프 패드의 수에 여유를 둠으로써 공정 시 발생할 수 있는 여러 가지 불량에 대비할 수 있고, 프로브 테스트 시 관통 전극을 통한 칩 간 연결을 강화 시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 멀티칩 반도체 장치의 블록도이다.
도 5에 도시된 멀티칩 반도체 장치(1000)는 복수의 반도체 칩이 관통전극을 통해 전기적으로 연결되어 적층되는 구조이다. 예시적으로, 도 5는 제 1 및 제 2 반도체 칩(1100, 1200) 및 이를 전기적으로 연결하는 관통 전극(TSV, 1200)을 도시하고 있으나, 이에 한정되는 것은 아니고 더 많은 수의 반도체 칩을 관통 전극을 통해 전기적으로 연결하여 적층할 수 있다. 본 실시예에서는 제 1 반도체 칩(1100)이 외부 기판과 전기적으로 연결되는 최상위에 위치한 칩이다.
상기 제 1 반도체 칩(1100)은 메모리 셀 블록(1110), 범프 패드(1130) 및 프로브 패드(1150)를 포함한다.
상기 메모리 셀 블록(1110)은 해당 반도체 칩에 대응하는 칩 선택 신호(CSB0)가 활성화되는 경우 인에이블된다. 제 1 반도체 칩(1100)은 제 1 칩 선택 신호(CSB0)에 응답하여 인에이블된다. 메모리 셀 블록(1110)은 노멀 동작 시 인가되는 명령에 따라 데이터 정보를 입출력하고, 프로브 테스트 동작 시 인가되는 명령에 따라 테스트 정보를 입출력한다.
상기 범프 패드(1130)는 관통 전극(1200)과 전기적으로 연결되어, 각 칩의 신호를 칩의 외부로 송수신하는 역할을 한다. 즉, 상기 범프 패드(1130)는 제 1 칩 선택 신호(CSB0)가 활성화된 경우, 외부로부터 정보를 수신하여 상기 메모리 셀 블록(1110)에 인가하거나 상기 메모리 셀 블록(1110)으로부터 정보를 수신하여 외부로 출력하는 역할을 한다.
상기 프로브 패드(1150)는 프로브 테스트 시 각 칩의 신호를 외부로 송수신하는 역할을 한다. 즉, 상기 프로브 패드(1150)는 프로브 테스트 모드 시 제 1 칩 선택 신호(CSB0)가 활성화된 경우, 외부로부터 테스트 정보를 수신하여 상기 메모리 셀 블록(1110)으로 인가하거나 상기 메모리 셀 블록(1110)으로부터 정보를 수신하여 외부로 출력하는 역할을 한다.
상기 제 2 반도체 칩(1300)도 또한, 메모리 셀 블록(1310), 범프 패드(1330) 및 프로브 패드(1350)을 포함한다.
상기 메모리 셀 블록(1310)은 제 1 반도체 칩(1100)의 그 것과 같이, 해당 반도체 칩에 대응하는 칩 선택 신호(CSB1)가 활성화되는 경우 인에이블된다. 제 2 반도체 칩(1300)은 제 2 칩 선택 신호(CSB1)에 응답하여 인에이블된다. 메모리 셀 블록(1310)은 노멀 동작 시 인가되는 명령에 따라 데이터 정보를 입출력하고, 프로브 테스트 동작 시 인가되는 명령에 따라 테스트 정보를 입출력한다.
상기 범프 패드(1330)는 관통 전극(1200)과 전기적으로 연결되어, 각 칩의 신호를 칩의 외부로 송수신하는 역할을 한다. 이때, 제 2 반도체 칩(1300)의 범프 패드(1330)는 상위에 위치한 제 1 반도체 칩(1100)의 범프 패드(1130)와 관통 전극(1200)으로 전기적으로 연결되어, 상기 제 1 반도체 칩(1100)의 범프 패드(1130)를 통하여 외부로부터 신호를 송수신할 수 있다. 즉, 상기 범프 패드(1330)는 제 2 칩 선택 신호(CSB1)가 활성화된 경우, 외부로부터 정보를 수신하여 상기 메모리 셀 블록(1310)에 인가하거나 상기 메모리 셀 블록(1310)으로부터 정보를 수신하여 외부로 출력하는 역할을 한다.
상기 프로브 패드(1350)는 프로브 테스트 시 각 칩의 신호를 외부로 송수신하는 역할을 한다. 패키지가 된 상태에서는 최상위에 프로브 패드를 노출시키는 반도체 칩을 제외하고는, 직접적으로 프로브 패드를 프로빙하여 테스트를 수행하는 것이 불가능하다. 그러나, 본 발명의 실시예에 따르면, 프로브 패드(1350)가 범프 패드(1300)와 전기적으로 연결되기 때문에, 관통 전극(1200)을 통하여 내부에 위치한 제 2 반도체 칩(1300)의 프로브 테스트를 수행할 수 있게 된다. 즉, 최상위에 위치한 제 1 반도체 칩(1100)의 프로브 패드(1150)를 프로빙함으로써, 내부에 위치한 다른 반도체 칩, 예컨대 제 2 반도체 칩(1300)에 대한 프로브 테스트를 수행할 수 있다. 구체적으로, 프로브 테스트 모드 시 제 2 칩 선택 신호(CSB1)가 활성화되면 프로브 패드(1340)로 테스트 정보가 교류되고, 상기 테스트 정보는 관통 전극(1200)을 통하여 최상위에 위치한 제 1 반도체 칩(1100)의 프로브 패드(1150)를 통해 외부와 교류된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 멀티 칩 반도체 장치 110 : 제 1 반도체 칩
120 : 제 2 반도체 칩 111 : 관통 전극
112 : 제 1 범프 패드 113 : 제 1 도전성 경로
114 : 제 2 범프 패드 115 : 프로브 패드
116 : 내부 회로 117 : 제 2 도전성 경로
118 : 제 3 도전성 경로 119 : 범프
1000 : 멀티 칩 반도체 장치 1100 : 제 1 반도체 칩
1200 : 관통 전극 1300 : 제 2 반도체 칩
1110, 1310 : 메모리 셀 블록 1130, 1330 : 범프 패드
1150. 1350 : 프로브 패드

Claims (17)

  1. 복수의 반도체 칩이 적층되어 패키징된 멀티칩 반도체 장치로서,
    각각의 상기 반도체 칩은,
    칩 내부를 관통하여 형성된 관통 전극;
    프로빙(probing)을 위해 칩 외부로 노출된 프로브 패드;
    상기 칩 외부로 노출되고, 상기 관통 전극과 전기적으로 연결되는 범프 패드; 및
    상기 칩 내부에 상기 프로브 패드와 상기 범프 패드를 전기적으로 연결하는 도전 층을 포함하는 멀티 칩 반도체 장치.
  2. 제 1 항에 있어서,
    각각의 상기 반도체 칩의 관통 전극은 상기 범프 패드를 통해 하부에 위치한 반도체 칩의 관통 전극과 전기적으로 연결되는 멀티칩 반도체 장치.
  3. 제 2 항에 있어서,
    각각의 상기 반도체 칩은,
    상기 관통 전극과 상기 범프 패드를 전기적으로 연결하는 복수의 도전 층; 및
    내부 회로와 상기 프로브 패드를 전기적으로 연결하는 복수의 도전 층을 포함하는 멀티 칩 반도체 장치.
  4. 제 3 항에 있어서,
    상기 프로브 패드와 상기 범프 패드를 전기적으로 연결하는 상기 도전 층은, 상기 범프 패드 및 상기 프로브 패드가 형성된 최상위 도전 층을 제외한 것 중 어느 하나의 도전 층에 형성되는 멀티칩 반도체 장치.
  5. 복수의 반도체 칩이 적층되어 패키징된 멀티칩 반도체 장치로서,
    각각의 상기 반도체 칩은,
    칩 내부를 관통하여 형성된 복수의 관통 전극;
    프로빙을 위해 칩 외부로 노출된 프로브 패드;
    상기 칩 외부로 노출되고, 상기 복수의 관통 전극과 각각 전기적으로 연결되는 복수의 범프 패드; 및
    상기 칩 내부에 상기 프로브 패드와 상기 복수의 범프 패드를 각각 전기적으로 연결하는 도전 층을 포함하는 멀티 칩 반도체 장치.
  6. 제 5 항에 있어서,
    각각의 상기 반도체 칩의 관통 전극은 상기 범프 패드를 통해 하부에 위치한 반도체 칩의 관통 전극과 전기적으로 연결되는 멀티칩 반도체 장치.
  7. 제 6 항에 있어서,
    상기 복수의 범프 패드와 상기 프로브 패드를 각각 전기적으로 연결하는 각 도전 층은 동일한 도전 층에 형성되는 멀티칩 반도체 장치.
  8. 제 6 항에 있어서,
    상기 복수의 범프 패드와 상기 프로브 패드를 각각 전기적으로 연결하는 각 도전 층은 상이한 도전 층에 형성되는 멀티칩 반도체 장치.
  9. 제 6 항에 있어서,
    각각의 상기 반도체 칩은,
    각각의 상기 관통 전극과 상기 범프 패드를 전기적으로 연결하는 복수의 도전 층; 및
    내부 회로와 상기 프로브 패드를 전기적으로 연결하는 복수의 도전 층을 포함하는 멀티 칩 반도체 장치.
  10. 제 9 항에 있어서,
    상기 프로브 패드와 상기 복수의 범프 패드를 각각 전기적으로 연결하는 상기 도전 층은, 상기 범프 패드 및 상기 프로브 패드가 형성된 최상위 도전 층을 제외한 도전 층 중에 형성되는 멀티칩 반도체 장치.
  11. 복수의 반도체 칩이 적층되어 패키징된 멀티칩 반도체 장치로서,
    각각의 상기 반도체 칩은,
    칩 내부를 관통하여 형성된 관통 전극;
    칩 외부로 노출되고, 상기 관통 전극과 제 1 도전성 경로를 통해 전기적으로 연결되는 범프 패드;
    상기 칩 내부에 형성되고, 상기 관통 전극과 제 2 도전성 경로를 통해 전기적으로 연결되는 내부 회로; 및
    프로빙을 위해 상기 칩 외부로 노출되고, 상기 내부 회로와 제 3 도전성 경로를 통해 전기적으로 연결되는 프로브 패드를 포함하고,
    상기 제 1 내지 제 3 도전성 경로는 각각 복수의 도전 층 및 그 사이에 연결된 도전성 콘택을 포함하고,
    상기 제 1 및 제 3 도전성 경로의 특정 도전 층이 전기적으로 연결된 멀티 칩 반도체 장치.
  12. 제 11 항에 있어서,
    각각의 상기 반도체 칩의 관통 전극은 상기 범프 패드를 통해 하부에 위치한 반도체 칩의 관통 전극과 전기적으로 연결되는 멀티칩 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 3 도전성 경로가 전기적으로 연결된 상기 도전 층은, 상기 범프 패드 및 상기 프로브 패드가 형성된 최상위 도전 층을 제외한 도전 층 중 어느 하나에 형성되는 멀티칩 반도체 장치.
  14. 복수의 반도체 칩이 관통전극으로 전기적으로 연결되어 적층된 멀티칩 반도체 장치로서,
    각각의 상기 반도체 칩은,
    메모리 셀 블록;
    상기 관통 전극과 전기적으로 연결되고, 상기 메모리 셀 블록으로 정보를 송수신하는 범프 패드; 및
    상기 메모리 셀 블록으로 테스트 정보를 송수신하는 프로브 패드를 포함하고,
    패키징 이후 프로브 테스트 시, 상기 각각의 반도체 칩의 상기 프로브 패드는 각각의 상기 범프 패드와 전기적으로 연결되고, 상기 복수의 반도체 칩 중 최상위에 위치한 반도체 칩의 프로브 패드를 통해 외부로부터 상기 각각의 반도체 칩에 대한 상기 테스트 정보를 송수신하는 멀티칩 반도체 장치.
  15. 제 14 항에 있어서,
    상기 각각의 반도체 칩에 포함된 각각의 메모리 셀 블록은, 대응하는 각각의 칩 선택 신호에 응답하여 활성화되는 멀티칩 반도체 장치.
  16. 제 15 항에 있어서,
    상기 프로브 테스트는, 상기 칩 선택 신호에 응답하여 상기 각각의 반도체 칩에 대하여 독립적으로 수행되는 멀티칩 반도체 장치.
  17. 제 16 항에 있어서,
    패키징 이후 상기 프로브 테스트 시 상기 칩 선택 신호에 응답하여 활성화된 상기 반도체 칩의 메모리 셀 블록은, 상기 복수의 반도체 칩 중 최상위에 위치한 반도체 칩의 상기 프로브 패드- 상기 최상위에 위치한 반도체 칩의 범프 패드-상기 관통 전극- 해당 상기 반도체 칩의 범프 패드- 해당 상기 반도체 칩의 프로브 패드의 경로를 통하여 상기 테스트 정보를 외부와 송수신하는 멀티칩 반도체 장치.
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