JP7118785B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP7118785B2 JP7118785B2 JP2018132427A JP2018132427A JP7118785B2 JP 7118785 B2 JP7118785 B2 JP 7118785B2 JP 2018132427 A JP2018132427 A JP 2018132427A JP 2018132427 A JP2018132427 A JP 2018132427A JP 7118785 B2 JP7118785 B2 JP 7118785B2
- Authority
- JP
- Japan
- Prior art keywords
- pad
- chip
- element layer
- pads
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 244
- 239000000758 substrate Substances 0.000 claims description 69
- 239000012212 insulator Substances 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 12
- 238000012986 modification Methods 0.000 description 85
- 230000004048 modification Effects 0.000 description 85
- 238000010586 diagram Methods 0.000 description 31
- 238000012546 transfer Methods 0.000 description 29
- 238000000034 method Methods 0.000 description 26
- 230000002093 peripheral effect Effects 0.000 description 25
- 230000000694 effects Effects 0.000 description 13
- 239000002184 metal Substances 0.000 description 8
- 101100452676 Arabidopsis thaliana INVB gene Proteins 0.000 description 7
- 101150114988 invA gene Proteins 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 239000000470 constituent Substances 0.000 description 5
- 230000008859 change Effects 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- 101100452680 Arabidopsis thaliana INVC gene Proteins 0.000 description 2
- 101100452681 Arabidopsis thaliana INVD gene Proteins 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02372—Disposition of the redistribution layers connecting to a via connection in the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
- H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/171—Disposition
- H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/17181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06506—Wire or wire-like electrical connections between devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
- H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1052—Wire or wire-like electrical connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/071—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next and on each other, i.e. mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/074—Stacked arrangements of non-apertured devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/112—Mixed assemblies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/117—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
- H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Bipolar Transistors (AREA)
- Noodles (AREA)
Description
第1実施形態に係る半導体装置について説明する。
まず、第1実施形態に係る半導体装置の構成について説明する。
第1実施形態に係るメモリシステムの構成例について、図1を用いて説明する。図1は、第1実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム1は、例えば、外部の図示しない基板システム上に設けられる。メモリシステム1は、当該基板システムから供給される電源電圧及び接地電圧GNDによって動作し、外部の図示しないホスト機器と通信する。メモリシステム1は、ホスト機器(図示せず)からのデータを保持し、また、データをホスト機器に読み出す。
第1実施形態に係るメモリシステムのコントローラについて説明する。図1に示すように、コントローラ2は、プロセッサ(CPU:Central Processing Unit)5、内蔵メモリ(RAM:Random Access Memory)6、NANDインタフェース回路7、バッファメモリ8、及びホストインタフェース回路9を備えている。
次に、第1実施形態に係る半導体装置の構成例について、図2を用いて説明する。図2は、第1実施形態に係る半導体装置の構成の一例を示すブロック図である。
次に、第1実施形態に係る半導体装置のコアチップ群について説明する。
コアチップ群は、各コアチップ内の信号経路を介して電気的に接続される。
第1実施形態に係る半導体装置のコアチップ群の構成例について、図4を用いて説明する。図4は、第1実施形態に係る半導体装置のコアチップ群の構成の一例を示すブロック図である。
次に、第1実施形態に係る半導体装置のサブチップの構成について説明する。
まず、コアチップを構成する2つのサブチップのうち、サブチップSC0のレイアウトについて説明する。図5は、第1実施形態に係る半導体装置のサブチップのレイアウトパターンを説明するための上面図である。
図6を用いて、第1実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図6は、第1実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図6では、一例として、信号経路SL1~SL3の一部を構成する配線パターンを示している。
次に、図7を用いて、コアチップを構成する2つのサブチップのうち、サブチップSC1のレイアウトについて説明する。図7は、第1実施形態に係る半導体装置のサブチップのレイアウトパターンを説明するための上面図である。
図8を用いて、第1実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図8は、第1実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図8では、一例として、信号経路SL1~SL3の一部を構成する配線パターンを示している。
次に、第1実施形態に係る半導体装置のコアチップ群の積層構造について、図9及び図10を用いて説明する。図9は、サブチップSC0と、サブチップSC1とを積層する場合におけるサブチップSC0のxy平面と、サブチップSC1のxy平面と、を示した図である。後述するように、サブチップSC0及びサブチップSC1は、上面同士を重ね合わせることで積層される。そのため、図9では、図7で示したサブチップSC1のレイアウトパターンを左右180度回転させた状態で示す。図10は、第1実施形態に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図10は、図6及び図8において示されたサブチップSC0及びSC1がこの順に積層された構造を示している。積層とは、z軸方向に積み重ねることを意味する。
上述した実施形態によれば、半導体基板20及び素子層21に1種類のTSV(ビア)が設けられている2つのサブチップの上面同士を接合させる。
次に、第1実施形態の変形例1について説明する。第1実施形態の変形例1では、コアチップの積層方法が第1実施形態と異なる。
<1-3-1-1> サブチップの構成
サブチップSC0及びSC1のレイアウトは、第1実施形態で説明したレイアウトと同様である。
図14を用いて、第1実施形態の変形例1に係る半導体装置のサブチップの配線パターンの一例を説明する。図14は、第1実施形態の変形例1に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図14では、一例として、信号経路SL1~SL3の一部を構成する配線パターンを示している。
図15を用いて、第1実施形態の変形例1に係る半導体装置のサブチップの配線パターンの一例を説明する。図15は、第1実施形態の変形例1に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図15では、一例として、信号経路SL1~SL3の一部を構成する配線パターンを示している。
次に、第1実施形態の変形例1に係る半導体装置のコアチップ群の積層構造について、図16を用いて説明する。図16は、第1実施形態の変形例1に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図16は、図14及び図15において示されたサブチップSC0及びSC1がこの順に積層された構造を示している。
更にサブチップSC0の信号経路122-3及びサブチップSC1の信号経路122-8が、パッド125-4とパッド125-11との間に設けられたマイクロバンプMB2-3により電気的に接続され、各々の内部回路と通信可能な信号経路SL1となる。この信号経路SL1は、パッドよりも下層の配線層を介すことなく、パッドとバンプとがビアによって直接接続されている。この信号経路SL1は、例えば電源電圧及び接地電圧GNDに関する信号経路である。
上述した実施形態によれば、半導体基板20及び素子層21に1種類のTSV(ビア)が設けられている2つのサブチップの上面同士を接合させる。
次に、第1実施形態の変形例2について説明する。第1実施形態の変形例2では、サブチップの配線パターンが第1実施形態の変形例1と異なる。第1実施形態では、信号経路22-4と、信号経路22-7と、からなる信号経路において、信号が内部回路に流れるためのパッド25-5及び25-12が設けられていた。そこで、第1実施形態の変形例2では、サブチップが信号を内部回路に流すためのパッドを備えつつ、第1実施形態の変形例1と同様の方式によりコアチップが積層される場合について説明する。
<1-4-1-1> サブチップの構成
サブチップSC0及びSC1のレイアウトは、第1実施形態で説明したレイアウトと同様である。
図17を用いて、第1実施形態の変形例2に係る半導体装置のサブチップの配線パターンの一例を説明する。図17は、第1実施形態の変形例2に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図17では、一例として、信号経路SL1~SL3の一部を構成する配線パターンを示している。
図18を用いて、第1実施形態の変形例2に係る半導体装置のサブチップの配線パターンの一例を説明する。図18は、第1実施形態の変形例2に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図18では、一例として、信号経路SL1~SL3の一部を構成する配線パターンを示している。
次に、第1実施形態の変形例2に係る半導体装置のコアチップ群の積層構造について、図19を用いて説明する。図19は、第1実施形態の変形例2に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図19は、図17及び図18において示されたサブチップSC0及びSC1がこの順に積層された構造を示している。
上述した実施形態によれば、サブチップが信号を内部回路に流すためのパッドを備える場合でも、第1実施形態の変形例1と同様の効果を得ることができる。
次に、第2実施形態に係る半導体装置について説明する。第2実施形態に係る半導体装置は、チップ間でTSVのアサインを変更できる配線パターンを備えている。以下では、第1実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第1実施形態と異なる部分について説明する。
<2-1-1>コアチップの信号経路
コアチップ群は、各コアチップ内の信号経路を介して電気的に接続される。
サブチップSC0及びSC1のレイアウトは、第1実施形態で説明したレイアウトと同様である。
図21を用いて、第2実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図21は、第2実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図21では、一例として、信号経路SL4及びSL5の一部を構成する配線パターンを示している。
図22を用いて、第2実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図22は、第2実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
図23を用いて、第2実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図23は、第2実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図23では、一例として、信号経路SL4及びSL5の一部を構成する配線パターンを示している。
図24を用いて、第2実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図24は、第2実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
次に、第2実施形態に係る半導体装置のコアチップ群の積層構造について、図25を用いて説明する。図25は、第2実施形態に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図25は、図21~図24図24において示されたサブチップSC0及びSC1がこの順に積層された構造を示している。
ここで、図27を用いて、信号または電源の流れを示す。図27は、第2実施形態に係る半導体装置のコアチップ群の積層構造における信号または電源の流れを説明するための断面図である。なお、ここでは簡単のため、信号または電源が流れる端子(バンプ)及びビアに着目して説明する。
上述した実施形態によれば、2つのサブチップにおいて、向かい合わないTSVに直結されたパッド同士をチップ表面で電気的に接続する構成を有している。これにより、第1実施形態と同様の効果を得つつ、且つ信号/電源のTSVアサインをチップ毎に変える構造を実現することが可能となる。
次に、第2実施形態の変形例について説明する。第2実施形態の変形例では、コアチップの積層方法が第2実施形態と異なる。
<2-3-1-1>コアチップの信号経路
コアチップ群は、各コアチップ内の信号経路を介して電気的に接続される。
サブチップSC0及びSC1のレイアウトは、第1実施形態で説明したレイアウトと同様である。
図29を用いて、第2実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図29は、第2実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図29では、一例として、信号経路SL4~SL6の一部を構成する配線パターンを示している。
図30を用いて、第2実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図30は、第2実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
図31を用いて、第2実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図31は、第2実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図31では、一例として、信号経路SL4~SL6の一部を構成する配線パターンを示している。
図32を用いて、第2実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図32は、第2実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
次に、第2実施形態の変形例に係る半導体装置のコアチップ群の積層構造について、図33を用いて説明する。図33は、第2実施形態の変形例に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図33は、図29~図32において示されたサブチップSC0及びSC1がこの順に積層された構造を示している。
ここで、図35を用いて、信号または電源の流れを示す。図35は、第2実施形態の変形例に係る半導体装置のコアチップ群の積層構造における信号または電源の流れを説明するための断面図である。なお、ここでは簡単のため、信号または電源が流れる端子(バンプ)及びビアに着目して説明する。
コアチップCC0の端子Tb4-2に入力された信号または電源は、ビア323-9、ビア323-7を介し、端子Ta4-1から出力される。また、コアチップCC1の端子Tb4-2に入力された信号または電源は、ビア323-1、ビア323-15を介し、端子Ta4-1から出力される。
また、コアチップCC0の端子Ta4-2に入力された信号または電源は、ビア323-8、ビア323-10を介し、端子Tb4-1から出力される。また、コアチップCC1の端子Ta4-2に入力された信号または電源は、ビア323-16、ビア323-2を介し、端子Tb4-1から出力される。また、コアチップCC0の端子Tb4-1に入力された信号または電源は、ビア323-10、ビア323-8を介し、端子Ta4-2から出力される。また、コアチップCC1の端子Tb4-1に入力された信号または電源は、ビア323-1、ビア323-16を介し、端子Ta4-2から出力される(矢印B7、B8参照)。このように、本実施形態では、信号または電源が入力される端子がチップ毎に入れ替わる信号経路SL4を実現することができる。
上述した変形例によれば、第2実施形態及び第1実施形態の変形例1、及び変形例2と同様の効果を得ることができる。
次に、第3実施形態に係る半導体装置について説明する。第3実施形態に係る半導体装置は、チップ間でTSVのアサインを変更できる配線パターンを備えている。以下では、第1実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第1実施形態と異なる部分について説明する。
<3-1-1>コアチップの信号経路
コアチップ群は、各コアチップ内の信号経路を介して電気的に接続される。
サブチップSC0及びSC1のレイアウトは、第1実施形態で説明したレイアウトと同様である。
図37を用いて、第3実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図37は、第3実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図37では、一例として、信号経路SL4及びSL7の一部を構成する配線パターンを示している。
図38を用いて、第3実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図38は、第3実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
図39を用いて、第3実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図39は、第3実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図39では、一例として、信号経路SL4及びSL7の一部を構成する配線パターンを示している。
図40を用いて、第3実施形態に係る半導体装置のサブチップの配線パターンの一例を説明する。図40は、第3実施形態に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
次に、第3実施形態に係る半導体装置のコアチップ群の積層構造について、図41を用いて説明する。図41は、第3実施形態に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図41は、図37~図40において示されたサブチップSC0及びSC1がこの順に積層された構造を示している。
ここで、図43を用いて、信号または電源の流れを示す。図43は、第3実施形態に係る半導体装置のコアチップ群の積層構造における信号または電源の流れを説明するための断面図である。なお、ここでは簡単のため、信号または電源が流れる端子(バンプ)及びビアに着目して説明する。
上述した実施形態によれば、第1実施形態と同様の効果を得ることが可能となる。
<3-3-1> 構成
<3-3-1-1> サブチップの構成
サブチップSC0及びSC1のレイアウトは、第1実施形態で説明したレイアウトと同様である。
図44を用いて、第3実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図44は、第3実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図44では、一例として、信号経路SL4及びSL7の一部を構成する配線パターンを示している。
図45を用いて、第3実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図45は、第3実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
図46を用いて、第3実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図46は、第3実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための断面図である。図46では、一例として、信号経路SL4及びSL7の一部を構成する配線パターンを示している。
図47を用いて、第3実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明する。図47は、第3実施形態の変形例に係る半導体装置のサブチップの配線パターンの一例を説明するための上面図である。
次に、第3実施形態の変形例に係る半導体装置のコアチップ群の積層構造について、図48を用いて説明する。図48は、第3実施形態の変形例に係る半導体装置のコアチップ群の積層構造を説明するための断面図である。図48は、図44~図47において示されたサブチップSC0及びSC1がこの順に積層された構造を示している。
ここで、図50を用いて、信号または電源の流れを示す。図50は、第3実施形態の変形例に係る半導体装置のコアチップ群の積層構造における信号または電源の流れを説明するための断面図である。なお、ここでは簡単のため、信号または電源が流れる端子(バンプ)及びビアに着目して説明する。
上述した実施形態によれば、第1実施形態と同様の効果を得ることが可能となる。
上記各実施形態では、信号経路SL1~SL7を実現するための一例について説明した。そして、上記各実施形態は種々組み合わせ可能である。例えば、第1~第3実施形態をそれぞれ組み合わせることも可能である。また、例えば、第1実施形態の変形例1、変形例2、第2実施形態の変形例、第3実施形態の変形例をそれぞれ組み合わせることも可能である。
2…コントローラ
3…半導体記憶装置
5…プロセッサ
6…内蔵メモリ
7…NANDインタフェース回路
8…バッファメモリ
9…ホストインタフェース回路
10…インタフェースチップ
11…コアチップ群
12…メモリセルアレイ
13…データ転送回路
14…チップ制御ロジック回路
15…周辺制御回路
16…電源回路
17…コア駆動回路
18…ロウデコーダ
19…センスアンプ
20、120、140、220、320、420、520、…半導体基板
21、121、141、221、321、421、521、…素子層
23、123、143、223、323、423、523…ビア
24、124、144、224、324、424、524…バンプ
25、125、145、225、325、425、525…パッド
27、28、32、33、126~128、135、146~148、155、226、229、326、327、332、333…ロジック素子層
28~31、34~37、129~134、136、137、149~154、156、157、227、228、230、232、328~331、334~337、…配線層
Claims (13)
- 第1基板と、
前記第1基板の上面に設けられた第1素子層と、
前記第1素子層の上面から露出するように設けられた複数のパッドと、
前記第1基板と前記第1素子層とを貫くように設けられ、各々、前記第1基板の下面から露出するとともに、前記複数のパッドのうち対応する1つと直接接続された複数のビアと、を有する
第1チップと、
第2基板と、
前記第2基板の上面に設けられた第2素子層と、
前記第2素子層の上面から露出するように設けられた複数のパッドと、
前記第2基板と前記第2素子層とを貫くように設けられ、各々、前記第2基板の下面から露出するとともに、前記複数のパッドのうち対応する1つと直接接続された複数のビアと、を有する
第2チップと、を備え、
前記第1チップの前記複数のビアは、第1ビアを含み、
前記第1チップの前記複数のパッドは、前記第1ビアと直接接続された第1パッドを含み、
前記第2チップの前記複数のビアは、第2ビアを含み、
前記第2チップの前記複数のパッドは、前記第2ビアと直接接続された第2パッドと、第3パッドと、を含み、
前記第2素子層の中に設けられ、前記第2パッドと前記第3パッドとを接続する第1配線を含み、
前記第1チップと前記第2チップは、前記第1素子層の前記上面及び前記第2素子層の前記上面が向かい合うように重ねられ、
前記第1パッド及び前記第3パッドは第1導電体を介して接続され、
前記第1パッドは、前記第1素子層の前記上面に平行な第1方向に沿って延伸して設けられ、前記第1素子層の前記上面に垂直な第2方向に沿って前記第1ビアと並んで配置された第1部分と、前記第2方向に沿って前記第3パッドと並んで配置された第2部分とを有し、前記第1ビア及び前記第2ビアは、前記第2方向に沿って並んで配置される、
半導体装置。 - 前記第1パッド及び前記第2パッドの間に設けられた絶縁体を更に備える
請求項1に記載の半導体装置。 - 前記第1配線上に設けられた第1ロジック素子を更に備える
請求項1または2の何れか一項に記載の半導体装置。 - 前記第1チップの前記複数のビアは、第3ビアを含み、
前記第1チップの前記複数のパッドは、前記第3ビアと直接接続された第4パッドを含み、
前記第2チップの前記複数のビアは、第4ビアを含み、
前記第2チップの前記複数のパッドは、前記第4ビアと直接接続された第5パッドを含み、
前記第4パッド及び前記第5パッドは第2導電体を介して接続される
請求項1乃至3の何れか一項に記載の半導体装置。 - 前記第1チップの前記複数のビアは、第5ビアを含み、
前記第1チップの前記複数のパッドは、前記第5ビアと直接接続された第6パッドを含み、
前記第1チップの前記複数のビアは、第6ビアを含み、
前記第1チップの前記複数のパッドは、前記第6ビアと直接接続された第7パッドを含み、
前記第2チップの前記複数のビアは、第7ビアを含み、
前記第2チップの前記複数のパッドは、前記第7ビアと直接接続された第8パッドを含み、
前記第2チップの前記複数のビアは、第8ビアを含み、
前記第2チップの前記複数のパッドは、前記第8ビアと直接接続された第9パッドを含み、
前記第6パッド及び前記第9パッドは第3導電体を介して接続され、
前記第7パッド及び前記第8パッドは第4導電体を介して接続され、
前記第6パッド及び前記第8パッドの間には絶縁体が設けられ、
前記第7パッド及び前記第9パッドの間には絶縁体が設けられ、
前記第5ビア及び前記第8ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられず、
前記第6ビア及び前記第7ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられない
請求項1乃至4の何れか一項に記載の半導体装置。 - 前記第5ビア及び前記第7ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられ、
前記第6ビア及び前記第8ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられ、
請求項5に記載の半導体装置。 - 前記第1チップの前記複数のビアは、第9ビアを含み、
前記第1チップの前記複数のパッドは、前記第9ビアと直接接続された第10パッドを含み、
前記第1チップの前記複数のビアは、第10ビアを含み、
前記第1チップの前記複数のパッドは、前記第10ビアと直接接続された第11パッドを含み、
前記第2チップの前記複数のビアは、第11ビアを含み、
前記第2チップの前記複数のパッドは、前記第11ビアと直接接続された第12パッドを含み、
前記第2チップの前記複数のビアは、第12ビアを含み、
前記第2チップの前記複数のパッドは、前記第12ビアと直接接続された第13パッドを含み、
前記第2チップの前記複数のパッドは、第14パッドを含み、
前記第2素子層の中に設けられ、前記第13パッドと前記第14パッドとを接続する第2配線を含み、
前記第10パッド及び前記第14パッドは第5導電体を介して接続され、
前記第11パッド及び前記第12パッドは第6導電体を介して接続され、
前記第10パッド及び前記第12パッドの間には絶縁体が設けられ、
前記第11パッド及び前記第13パッドの間には絶縁体が設けられ、
前記第9ビア及び前記第12ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられず、
前記第10ビア及び前記第11ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられない
請求項1乃至6の何れか一項に記載の半導体装置。 - 前記第9ビア及び前記第11ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられ、
前記第10ビア及び前記第12ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられ、
請求項7に記載の半導体装置。 - 前記第1チップの前記複数のビアは、第13ビアを含み、
前記第1チップの前記複数のパッドは、前記第13ビアと直接接続された第15パッドを含み、
前記第1チップの前記複数のビアは、第14ビアを含み、
前記第1チップの前記複数のパッドは、前記第14ビアと直接接続された第16パッドを含み、
前記第1チップの前記複数のパッドは、第17パッドを含み、
前記第1素子層の中に設けられ、前記第16パッドと前記第17パッドとを接続する第4配線を含み、
前記第2チップの前記複数のビアは、第15ビアを含み、
前記第2チップの前記複数のパッドは、前記第15ビアと直接接続された第18パッドを含み、
前記第2チップの前記複数のビアは、第16ビアを含み、
前記第2チップの前記複数のパッドは、前記第16ビアと直接接続された第19パッドを含み、
前記第2チップの前記複数のパッドは、第20パッドを含み、
前記第2素子層の中に設けられ、前記第19パッドと前記第20パッドとを接続する第5配線を含み、
前記第4配線上に設けられた第2ロジック素子と、
前記第5配線上に設けられた第3ロジック素子と、
を更に備え、
前記第15パッド及び前記第20パッドは第7導電体を介して接続され、
前記第17パッド及び前記第18パッドは第8導電体を介して接続され、
前記第15パッド及び前記第18パッドの間には絶縁体が設けられ、
前記第16パッド及び前記第19パッドの間には絶縁体が設けられ、
前記第13ビア及び前記第16ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられず、
前記第14ビア及び前記第15ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられない
請求項1乃至8の何れか一項に記載の半導体装置。 - 前記第13ビア及び前記第15ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられ、
前記第14ビア及び前記第16ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられ、
請求項9に記載の半導体装置。 - 前記第1チップの前記複数のビアは、第17ビアを含み、
前記第1チップの前記複数のパッドは、前記第17ビアと直接接続された第21パッドを含み、
前記第1チップの前記複数のビアは、第18ビアを含み、
前記第1チップの前記複数のパッドは、前記第18ビアと直接接続された第22パッドを含み、
前記第1チップの前記複数のビアは、第19ビアを含み、
前記第1チップの前記複数のパッドは、前記第19ビアと直接接続された第23パッドを含み、
前記第2チップの前記複数のビアは、第20ビアを含み、
前記第2チップの前記複数のパッドは、前記第20ビアと直接接続された第24パッドを含み、
前記第2チップの前記複数のビアは、第21ビアを含み、
前記第2チップの前記複数のパッドは、前記第21ビアと直接接続された第25パッドを含み、
前記第2チップの前記複数のビアは、第22ビアを含み、
前記第2チップの前記複数のパッドは、前記第22ビアと直接接続された第26パッドを含み、
前記第21パッド及び前記第25パッドは第9導電体を介して接続され、
前記第22パッド及び前記第26パッドは第10導電体を介して接続され、
前記第23パッド及び前記第24パッドは第11導電体を介して接続され、
前記第21パッド及び前記第24パッドの間には絶縁体が設けられ、
前記第22パッド及び前記第25パッドの間には絶縁体が設けられ、
前記第23パッド及び前記第26パッドの間には絶縁体が設けられ、
前記第17ビア及び前記第21ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられず、
前記第18ビア及び前記第22ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられず、
前記第19ビア及び前記第20ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられない
請求項1乃至10の何れか一項に記載の半導体装置。 - 前記第17ビア及び前記第20ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられ、
前記第18ビア及び前記第21ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられ、
前記第19ビア及び前記第22ビアは、前記第1素子層及び前記第2素子層が向かい合う面に対して対称に設けられ、
請求項11に記載の半導体装置。 - 前記第1素子層及び前記第2素子層は、同一のレイアウトパターンにより設けられた、請求項1乃至12の何れか1項に記載の半導体装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018132427A JP7118785B2 (ja) | 2018-07-12 | 2018-07-12 | 半導体装置 |
TW111143759A TWI826121B (zh) | 2018-07-12 | 2018-11-27 | 半導體裝置及記憶體系統 |
TW107142237A TWI708294B (zh) | 2018-07-12 | 2018-11-27 | 半導體裝置 |
TW109131631A TWI787650B (zh) | 2018-07-12 | 2018-11-27 | 半導體裝置 |
CN201811531479.6A CN110718251B (zh) | 2018-07-12 | 2018-12-14 | 半导体装置 |
US16/288,072 US10964671B2 (en) | 2018-07-12 | 2019-02-27 | Stacked chips comprising interconnects |
US17/183,027 US11594521B2 (en) | 2018-07-12 | 2021-02-23 | Stacked chips comprising interconnects |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018132427A JP7118785B2 (ja) | 2018-07-12 | 2018-07-12 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020009992A JP2020009992A (ja) | 2020-01-16 |
JP7118785B2 true JP7118785B2 (ja) | 2022-08-16 |
Family
ID=69139675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018132427A Active JP7118785B2 (ja) | 2018-07-12 | 2018-07-12 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US10964671B2 (ja) |
JP (1) | JP7118785B2 (ja) |
CN (1) | CN110718251B (ja) |
TW (3) | TWI826121B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11824009B2 (en) * | 2018-12-10 | 2023-11-21 | Preferred Networks, Inc. | Semiconductor device and data transferring method for semiconductor device |
US11233010B2 (en) * | 2019-12-31 | 2022-01-25 | Advanced Semiconductor Engineering, Inc. | Assembly structure and package structure |
JP2022135727A (ja) * | 2021-03-05 | 2022-09-15 | キオクシア株式会社 | 半導体装置 |
JP2023090565A (ja) * | 2021-12-17 | 2023-06-29 | キオクシア株式会社 | 半導体記憶装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003021666A (ja) | 2001-07-09 | 2003-01-24 | Matsushita Electric Ind Co Ltd | マルチチップモジュール及びその接続テスト方法 |
US20110248396A1 (en) | 2010-04-09 | 2011-10-13 | International Business Machines Corporation | Bow-balanced 3d chip stacking |
WO2013021847A1 (ja) | 2011-08-11 | 2013-02-14 | 東京エレクトロン株式会社 | 半導体装置の製造方法、半導体装置及び配線形成用治具 |
WO2016042603A1 (ja) | 2014-09-17 | 2016-03-24 | 株式会社東芝 | 半導体装置 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3129928B2 (ja) | 1995-03-30 | 2001-01-31 | シャープ株式会社 | 樹脂封止型半導体装置 |
US6160718A (en) | 1998-12-08 | 2000-12-12 | Viking Components | Multi-chip package with stacked chips and interconnect bumps |
JP3668165B2 (ja) | 2001-09-11 | 2005-07-06 | 松下電器産業株式会社 | 半導体装置 |
US7368810B2 (en) | 2003-08-29 | 2008-05-06 | Micron Technology, Inc. | Invertible microfeature device packages |
JP2006332342A (ja) | 2005-05-26 | 2006-12-07 | Shinko Electric Ind Co Ltd | 半導体装置 |
SG133445A1 (en) * | 2005-12-29 | 2007-07-30 | Micron Technology Inc | Methods for packaging microelectronic devices and microelectronic devices formed using such methods |
TWI335059B (en) * | 2007-07-31 | 2010-12-21 | Siliconware Precision Industries Co Ltd | Multi-chip stack structure having silicon channel and method for fabricating the same |
US20100065949A1 (en) * | 2008-09-17 | 2010-03-18 | Andreas Thies | Stacked Semiconductor Chips with Through Substrate Vias |
US9123552B2 (en) * | 2010-03-30 | 2015-09-01 | Micron Technology, Inc. | Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same |
JP2012114214A (ja) | 2010-11-24 | 2012-06-14 | Elpida Memory Inc | 半導体装置及びその製造方法 |
KR101180408B1 (ko) * | 2011-01-28 | 2012-09-10 | 에스케이하이닉스 주식회사 | 반도체 집적회로 및 그 제어 방법 |
JP2013083619A (ja) * | 2011-09-27 | 2013-05-09 | Elpida Memory Inc | 半導体チップ、半導体装置、及びその測定方法 |
KR101977699B1 (ko) * | 2012-08-20 | 2019-08-28 | 에스케이하이닉스 주식회사 | 멀티 칩 반도체 장치 및 그것의 테스트 방법 |
JP5802631B2 (ja) * | 2012-09-06 | 2015-10-28 | 株式会社東芝 | 半導体装置 |
US9281242B2 (en) * | 2012-10-25 | 2016-03-08 | Nanya Technology Corp. | Through silicon via stacked structure and a method of manufacturing the same |
JP5763116B2 (ja) | 2013-03-25 | 2015-08-12 | 株式会社東芝 | 半導体装置の製造方法 |
US9087821B2 (en) * | 2013-07-16 | 2015-07-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Hybrid bonding with through substrate via (TSV) |
KR102247916B1 (ko) * | 2014-01-16 | 2021-05-04 | 삼성전자주식회사 | 계단식 적층 구조를 갖는 반도체 패키지 |
JP2015177007A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
KR102360381B1 (ko) | 2014-12-01 | 2022-02-11 | 삼성전자주식회사 | 적층 구조를 갖는 반도체 소자 및 그 제조방법 |
TWI560818B (en) * | 2014-12-05 | 2016-12-01 | Siliconware Precision Industries Co Ltd | Electronic package and the manufacture thereof |
JP6500736B2 (ja) * | 2015-10-14 | 2019-04-17 | 富士通株式会社 | 半導体装置および半導体装置の制御方法 |
US11393779B2 (en) * | 2018-06-13 | 2022-07-19 | Invensas Bonding Technologies, Inc. | Large metal pads over TSV |
-
2018
- 2018-07-12 JP JP2018132427A patent/JP7118785B2/ja active Active
- 2018-11-27 TW TW111143759A patent/TWI826121B/zh active
- 2018-11-27 TW TW109131631A patent/TWI787650B/zh active
- 2018-11-27 TW TW107142237A patent/TWI708294B/zh active
- 2018-12-14 CN CN201811531479.6A patent/CN110718251B/zh active Active
-
2019
- 2019-02-27 US US16/288,072 patent/US10964671B2/en active Active
-
2021
- 2021-02-23 US US17/183,027 patent/US11594521B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003021666A (ja) | 2001-07-09 | 2003-01-24 | Matsushita Electric Ind Co Ltd | マルチチップモジュール及びその接続テスト方法 |
US20110248396A1 (en) | 2010-04-09 | 2011-10-13 | International Business Machines Corporation | Bow-balanced 3d chip stacking |
WO2013021847A1 (ja) | 2011-08-11 | 2013-02-14 | 東京エレクトロン株式会社 | 半導体装置の製造方法、半導体装置及び配線形成用治具 |
WO2016042603A1 (ja) | 2014-09-17 | 2016-03-24 | 株式会社東芝 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
TWI708294B (zh) | 2020-10-21 |
TW202117878A (zh) | 2021-05-01 |
US10964671B2 (en) | 2021-03-30 |
US20200020670A1 (en) | 2020-01-16 |
TW202329276A (zh) | 2023-07-16 |
JP2020009992A (ja) | 2020-01-16 |
TWI826121B (zh) | 2023-12-11 |
TW202006843A (zh) | 2020-02-01 |
CN110718251A (zh) | 2020-01-21 |
TWI787650B (zh) | 2022-12-21 |
US20210175212A1 (en) | 2021-06-10 |
US11594521B2 (en) | 2023-02-28 |
CN110718251B (zh) | 2023-10-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7118785B2 (ja) | 半導体装置 | |
WO2018168198A1 (ja) | 半導体記憶装置 | |
TWI737832B (zh) | 直接接合的原生互連及主動基本晶粒 | |
US20200273798A1 (en) | Stacked IC Structure with System Level Wiring on Multiple Sides of the IC Die | |
US7791175B2 (en) | Method for stacking serially-connected integrated circuits and multi-chip device made from same | |
US20210242189A1 (en) | 3d semiconductor devices and structures | |
TW202025426A (zh) | 具有正交頂部互連層的面對面安裝積體電路晶粒 | |
US9379063B2 (en) | Semiconductor device and semiconductor chip | |
US20200303311A1 (en) | Redundancy scheme for multi-chip stacked devices | |
CN114641859A (zh) | 用于有源-有源(aoa)堆叠集成电路的供电网络 | |
US20230329011A1 (en) | 3d semiconductor devices and structures with electronic circuit units | |
TWI437686B (zh) | 具有晶片外控制器的記憶體 | |
US5126822A (en) | Supply pin rearrangement for an I.C. | |
US20240096798A1 (en) | 3d semiconductor devices and structures with electronic circuit units | |
US20160197040A1 (en) | Power line structure for semiconductor apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20180831 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20210316 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220222 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220420 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220705 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220803 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 7118785 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |