WO2016042603A1 - 半導体装置 - Google Patents
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Abstract
Description
図1は、第1実施形態に係る半導体装置の概略構成を示すブロック図である。なお、以下の実施形態では、半導体装置として不揮発性半導体装置を例にとる。不揮発性半導体装置としてNANDメモリを例にとる。
図1において、不揮発性半導体装置には、NANDメモリ3およびコントローラ2が設けられている。NANDメモリ3はコントローラ2に接続されている。コントローラ2は、ホストIFを介してホスト1に接続されている。NANDメモリ3は、ホスト1で扱われるデータ1を記憶することができる。NANDメモリ3は、例えば、SSDに搭載されていてもよいし、SDカードに搭載されていてもよいし、USBメモリに搭載されていてもよい。コントローラ2は、NANDメモリ3をドライブ制御することができる。なお、NANDメモリ3のドライブ制御としては、例えば、NANDメモリ3の読み書き制御、ブロック選択、誤り訂正、ウェアレベリングなどを挙げることができる。ホスト1は、パーソナルコンピュータであってもよいし、デジタルカメラなどの電子機器であってもよいし、スマートフォンなどの携帯端末であってもよい。
また、NANDメモリ3には、コントローラ2との間で信号を媒介するインターフェース部3Aが設けられている。インターフェース部3Aは、半導体チップCp0~CpM-1ごとに設けることができる。インターフェース部3Aは、N(Nは2以上の整数)チャンネル分の信号SH0~SHN-1を扱うことができる。ここで、インターフェース部3Aは、半導体チップCp0~CpM-1のそれぞれに対して、Nチャンネル分の信号SH0~SHN-1のうち1チャンネル分の信号のみを貫通電極V0~VM-1をそれぞれ介して内部とやり取りさせることができる。この時、各半導体チップCp0~CpM-1では、1チャンネル分の信号がやり取りされる貫通電極V0~VM-1を、Nチャンネル分の貫通電極V0~VM-1のうちのいずれか1個に固定することができる。各半導体チップCp0~CpM-1において、この固定される貫通電極V0~VM-1は、水平面の位置が等しい貫通電極V0~VM-1を選択することができる。
Nチャンネル分の信号SH0~SHN-1は、例えば、アドレス・ラッチ・イネーブル信号ALE、コマンド・ラッチ・イネーブル信号CLE、リード・イネーブル信号/RE(/は、ロウ・アクティブ信号を示す)、RE、ライト・イネーブル信号/WE、データ信号DQ、データストローブ信号DQS、/DQS、チップイネーブル信号/CE、ライト・プロテクト信号/WP、レディ・ビジー信号RB、チップアドレスCADDなどを用いることができる。コントローラ2は、これら信号を用いてNANDメモリ3を制御することができる。
コントローラ2は、ホスト1からホストIFを介して出力される要求信号を受け、要求信号に応じて、チップイネーブル信号/CE、コマンド・ラッチ・イネーブル信号CLE、アドレス・ラッチ・イネーブル信号ALE、ライト・イネーブル信号/WE、リード・イネーブル信号/REおよびライト・プロテクト信号/WPなどを生成する。
ここで、半導体チップCp0~CpM-1のそれぞれに対して、Nチャンネル分の信号SH0~SHN-1のうち1チャンネル分の信号のみを貫通電極V0~VM-1をそれぞれ介して内部とやり取りさせることにより、各半導体チップCp0~CpM-1は、指定されたチャンネルに応じて貫通電極V0~VM-1を切り替える必要がなくなる。このため、チャンネル切替を行うロジック回路を各半導体チップCp0~CpM-1に設ける必要がなくなり、省スペース化を図ることができる。
また、半導体チップCp0~CpM-1の上下層間で接続先が入れ替わるように貫通電極V0~VM-1を接続することにより、1チャンネル分の信号がやり取りされる貫通電極V0~VM-1を各半導体チップCp0~CpM-1において水平面の位置が等しい貫通電極V0~VM-1に固定した場合においても、半導体チップCp0~CpM-1ごとにレイアウトを変更することなく、NANDメモリ3の複数チャンネル化を図ることが可能となる。
なお、貫通電極V0~VM-1は、半導体チップCp0~CpM-1の全ての上下層間で接続先を入れ替える必要はなく、一部の上下層間で接続先を入れ替えるようにしてもよい。例えば、チャンネルで共通の信号が送られる場合は、必ずしも接続先を入れ替える必要はなく、貫通電極V0~VM-1を上下層間でストレートに接続するようにしてもよい。
図2において、半導体チップCp0~Cp7は順次積層され、支持基板12上に実装されている。ここで、各半導体チップCp0~Cp7には、2チャンネル分の貫通電極VA~VBが埋め込まれている。各半導体チップCp0~Cp7において、貫通電極VAは水平面の位置が一致するように配置され、貫通電極VBは水平面の位置が一致するように配置されている。また、各半導体チップCp0~Cp7において、貫通電極VA、VBは隣接して配置することができる。貫通電極VA、VBは、半導体チップCp0~Cp7の上下層間で接続先が入れ替わるように接続されている。そして、貫通電極VA、VBは、半田ボール19A、19Bを介して半導体チップCp0~Cp7間で接続されている。また、半導体チップCp0~C7は、接着層15を介して上下層間で接続されている。
支持基板12の裏面にはコントローラチップCe1が実装されている。ここで、支持基板12には配線23A、23Bが形成されている。そして、コントローラチップCe1は半田ボール18A、18Bを介して配線23A、23Bに接続されている。また、最下層の半導体チップCp0の貫通電極VA、VBが配線23A、23Bに接続されることで、コントローラチップCe1と半導体チップCp0~Cp7とが電気的に接続されている。支持基板12は半田ボール17を介して実装基板11に接続されている。実装基板11の裏面には、実装基板11をマザー基板に接続する半田ボール16が設けられている。
コントローラチップCe1は、封止樹脂21にて実装基板11上で封止されている。半導体チップCp0~Cp7は、封止樹脂22にて支持基板12上で封止されている。封止樹脂21、22の外周は封止樹脂20にて封止されるとともに、封止樹脂22の上部は金属板13にて封止されている。
図3において、半導体チップCp0は、論理制御部49、メモリ制御部50、メモリセルアレイ41、ロウアドレスバッファ43、ロウデコーダ42、センスアンプ44、データレジスタ45、カラムデコーダ46、カラムアドレスバッファ47、電圧発生回路56、入出力(I/O)制御部48、コマンドレジスタ53、アドレスレジスタ52、ステータスレジスタ51、CSIDレジスタ54、レディ・ビジー(R/B)回路55およびロジック回路57を有している。
図4(a)および図4(b)において、半導体チップCp0には、2チャンネル分の貫通電極VA0、VB0が設けられている。半導体チップCp1には、2チャンネル分の貫通電極VA1、VB1が設けられている。半導体チップCp2には、2チャンネル分の貫通電極VA2、VB2が設けられている。貫通電極VA0上には貫通電極VA1が配置され、貫通電極VA1上には貫通電極VA2が配置されている。貫通電極VB0上には貫通電極VB1が配置され、貫通電極VB1上には貫通電極VB2が配置されている。ここで、貫通電極VA0~VA2、VB0~VB2は、半導体チップCp0~Cp2の上下層間で接続先が入れ替わるように接続されている。すなわち、貫通電極VA0は貫通電極VB1に電気的に接続され、貫通電極VB1は貫通電極VA2に電気的に接続されている。また、貫通電極VB0は貫通電極VA1に電気的に接続され、貫通電極VA1は貫通電極VB2に電気的に接続されている。
また、図4(a)に示すように、半導体チップCp0~Cp2には、AND回路N0~N2がそれぞれ設けられている。AND回路N0~N2の第1入力端子は貫通電極VB0~VB2にそれぞれ接続されている。AND回路N0~N2の第2入力端子には、内部イネーブル信号enb0~enb2がそれぞれ入力される。半導体チップCp0下にはコントローラチップCe1が配置されている。コントローラチップCe1には、コントローラ2が設けられている。コントローラ2には、2チャンネル分の信号SH0、SH1を半導体チップCp0~Cp2に入力する入力バッファB0、B1が設けられている。そして、コントローラ2は、入力バッファB0を介して信号SH0を出力するとともに、入力バッファB1を介して信号SH1を出力する。また、コントローラ2からは、半導体チップCp0~Cp2を指定するチップアドレスCADDが半導体チップCp0~Cp2に入力される。そして、各半導体チップCp0~Cp2では、コントローラ2から入力されたチップアドレスCADDと、各半導体チップCp0~Cp2が保持するチップ識別情報が比較される。そして、チップアドレスCADDとチップ識別情報が一致した半導体チップCp0~Cp2では、内部イネーブル信号enb0~enb2がアクティブ化され、信号SH0、SH1がAND回路N0~N2をそれぞれ介して半導体チップCp0~Cp2の内部に取り込まれる。
これにより、コントローラ2は、半導体チップCp0、Cp2にチャンネルCh0を割り当てるとともに、半導体チップCp1にチャンネルCh1を割り当てることができ、NANDメモリ3の2チャンネル入力を実現することができる。
また、図4(b)に示すように、半導体チップCp0~Cp2には、AND回路N0´~N2´がそれぞれ設けられている。AND回路N0´~N2´の第1入力端子は貫通電極VB0~VB2にそれぞれ接続されている。AND回路N0´~N2´の第2入力端子には、内部イネーブル信号enb0´~enb2´がそれぞれ入力される。また、コントローラ2には、2チャンネル分の信号SH0、SH1が半導体チップCp0~Cp2から出力される出力バッファB0´、B1´が設けられている。そして、コントローラ2は、出力バッファB0´を介して信号SH0を受けるとともに、出力バッファB1´を介して信号SH1を受けることができる。
この時、コントローラ2からは、半導体チップCp0~Cp2を指定するチップアドレスCADDが半導体チップCp0~Cp2に入力される。そして、各半導体チップCp0~Cp2では、コントローラ2から入力されたチップアドレスCADDと、各半導体チップCp0~Cp2が保持するチップ識別情報が比較される。そして、チップアドレスCADDとチップ識別情報が一致した半導体チップCp0~Cp2では、内部イネーブル信号enb0´~enb2´がアクティブ化され、信号SH0、SH1がAND回路N0´~N2´をそれぞれ介して半導体チップCp0~Cp2の内部から出力される。
これにより、コントローラ2は、半導体チップCp0、Cp2にチャンネルCh0を割り当てるとともに、半導体チップCp1にチャンネルCh1を割り当てることができ、NANDメモリ3の2チャンネル出力を実現することができる。
図5および図6において、半導体チップCp0には、配線H01A、H01B、H02A、H02Bが設けられている。配線H01A、H01Bは、半導体チップCp0の第1層目、配線H02A、H02Bは、半導体チップCp0の第2層目に形成することができる。半導体チップCp1には、配線H11A、H11B、H12A、H12Bが設けられている。配線H11A、H11Bは、半導体チップCp1の第1層目、配線H12A、H12Bは、半導体チップCp1の第2層目に形成することができる。
配線H01Aは貫通電極VA0に接続され、配線H01Bは貫通電極VB0に接続されている。配線H01Aは配線H02Bに接続され、配線H01Bは配線H02Aに接続されている。配線H02Aは貫通電極VA0上に配置し、配線H02Bは貫通電極VB0上に配置することができる。
配線H11Aは貫通電極VA1に接続され、配線H11Bは貫通電極VB1に接続されている。配線H11Aは配線H12Bに接続され、配線H11Bは配線H12Aに接続されている。配線H12Aは貫通電極VA1上に配置し、配線H12Bは貫通電極VB1上に配置することができる。
配線H02Aは、半田ボール19Aを介して貫通電極VA1に接続され、配線H02Bは、半田ボール19Bを介して貫通電極VB1に接続されている。
ここで、2層配線を用いることにより、貫通電極VA0、VB0、VA1、VB1の位置を変更することなく、貫通電極VA0を貫通電極VB1に接続し、貫通電極VB0を貫通電極VA1に接続することができる。
また、コントローラ2にはチャンネル制御部2Aが設けられ、チャンネル制御部2AにはMOSトランジスタT0~T2が設けられている。MOSトランジスタT0のドレインは入力バッファB0に接続され、MOSトランジスタT1、T2のドレインは入力バッファB1に接続されている。MOSトランジスタT0、T1のソースには信号SH0が入力され、MOSトランジスタT2のソースは信号SH1が入力される。MOSトランジスタT0~T2のゲートには、制御信号Φ0~Φ2がそれぞれ入力される。
そして、コントローラ2は、NANDメモリ3を2チャンネル動作させる場合、制御信号Φ0、Φ2をハイ、制御信号Φ1をロウに設定することができる。これにより、コントローラ2は、信号SH0を半導体チップCp0に供給するとともに、信号SH1を半導体チップCp1に供給することができ、NANDメモリ3を2チャンネル動作させることができる。
一方、コントローラ2は、NANDメモリ3を1チャンネル動作させる場合、制御信号Φ0、Φ1をハイ、制御信号Φ2をロウに設定することができる。これにより、コントローラ2は、信号SH0を半導体チップCp0、Cp1に供給することができ、NANDメモリ3を1チャンネル動作させることができる。
図7は、第2実施形態に係る半導体装置に適用される4チャンネル分の貫通電極の接続方法を示すブロック図である。なお、図7の例では、8層分の半導体チップCp10~Cp18について示した。また、図7の例では、半導体チップCp10~Cp18に入力される信号を4チャンネル化する構成について示したが、半導体チップCp10~Cp18から出力される信号を4チャンネル化する構成についても同様に適用することができる。
図7において、半導体チップCp10には、4チャンネル分の貫通電極VA10~VD10が設けられている。半導体チップCp11には、4チャンネル分の貫通電極VA11~VD11が設けられている。半導体チップCp12には、4チャンネル分の貫通電極VA12~VD12が設けられている。半導体チップCp13には、4チャンネル分の貫通電極VA13~VD13が設けられている。半導体チップCp14には、4チャンネル分の貫通電極VA14~VD14が設けられている。半導体チップCp15には、4チャンネル分の貫通電極VA15~VD15が設けられている。半導体チップCp16には、4チャンネル分の貫通電極VA16~VD16が設けられている。半導体チップCp17には、4チャンネル分の貫通電極VA17~VD17が設けられている。
貫通電極VA10~VA17は順次積層され、貫通電極VB10~VB17は順次積層され、貫通電極VC10~VC17は順次積層され、貫通電極VD10~VD17は順次積層されている。ここで、貫通電極VA10~VA17、VB10~VB17、VC10~VC17、VD10~VD17は、半導体チップCp10~Cp18の上下層間で接続先が順次入れ替わるように接続されている。例えば、半導体チップCp10、Cp11間において、貫通電極VD10は貫通電極VA11に電気的に接続され、貫通電極VA10は貫通電極VB11に電気的に接続されている。また、貫通電極VB10は貫通電極VC11に電気的に接続され、貫通電極VC10は貫通電極VD11に電気的に接続されている。
また、半導体チップCp10~Cp18には、AND回路N10~N17がそれぞれ設けられている。AND回路N10~N17の第1入力端子は貫通電極VC10~VC17にそれぞれ接続されている。AND回路N10~N17の第2入力端子には、内部イネーブル信号enb0~enb7がそれぞれ入力される。半導体チップCp10下にはコントローラチップCe2が配置されている。コントローラチップCe2には、コントローラ2´が設けられている。コントローラ2´には、4チャンネル分の信号SH0~SH3を半導体チップCp10~Cp18に入力する入力バッファB10~B13が設けられている。そして、コントローラ2´は、入力バッファB10を介して信号SH0を出力し、入力バッファB11を介して信号SH1を出力し、入力バッファB12を介して信号SH2を出力し、入力バッファB13を介して信号SH3を出力する。また、コントローラ2´からは、半導体チップCp10~Cp18を指定するチップアドレスCADDが半導体チップCp10~Cp18に入力される。そして、各半導体チップCp10~Cp18では、コントローラ2´から入力されたチップアドレスCADDと、各半導体チップCp10~Cp18が保持するチップ識別情報が比較される。そして、チップアドレスCADDとチップ識別情報が一致した半導体チップCp10~Cp18では、内部イネーブル信号enb0~enb7がアクティブ化され、信号SH0~SH4がAND回路N10~N17をそれぞれ介して半導体チップCp10~Cp18の内部に取り込まれる。
これにより、コントローラ2´は、半導体チップCp13、Cp17にチャンネルCh0を割り当て、半導体チップCp12、Cp16にチャンネルCh1を割り当て、半導体チップCp11、Cp15にチャンネルCh2を割り当て、半導体チップCp10、Cp14にチャンネルCh3を割り当てることができ、NANDメモリ3の4チャンネル入力を実現することができる。
図8において、半導体チップCp10には、配線01A~01D、02A~02Dが設けられている。配線01A~01Dは、半導体チップCp10の第1層目、配線02A~02Dは、半導体チップCp10の第2層目に形成することができる。半導体チップCp11には、配線11A~11D、12A~12Bが設けられている。配線11A~11Dは、半導体チップCp11の第1層目、配線12A~12Bは、半導体チップCp11の第2層目に形成することができる。
配線01Aは貫通電極VA10に接続され、配線01Bは貫通電極VB10に接続され、配線01Cは貫通電極VC10に接続され、配線01Dは貫通電極VD10に接続されている。配線01Aは配線02Bに接続され、配線01Bは配線02Cに接続され、配線01Cは配線02Dに接続され、配線01Dは配線02Aに接続されている。配線02Aは貫通電極VA10上に配置し、配線02Bは貫通電極VB10上に配置し、配線02Cは貫通電極VC10上に配置し、配線02Dは貫通電極VD10上に配置することができる。
配線11Aは貫通電極VA11に接続され、配線11Bは貫通電極VB11に接続され、配線11Cは貫通電極VC11に接続され、配線11Dは貫通電極VD11に接続されている。配線11Aは配線12Bに接続され、配線11Bは配線12Cに接続され、配線11Cは配線12Dに接続され、配線11Dは配線12Aに接続されている。配線12Aは貫通電極VA11上に配置し、配線12Bは貫通電極VB11上に配置し、配線12Cは貫通電極VC11上に配置し、配線12Dは貫通電極VD11上に配置することができる。
配線12Aは、半田ボール52Aを介して貫通電極VA10に接続され、配線12Bは、半田ボール52Bを介して貫通電極VB10に接続され、配線12Cは、半田ボール52Cを介して貫通電極VC10に接続され、配線12Dは、半田ボール52Dを介して貫通電極VD10に接続されている。配線01A~01Dは、半田ボール51A~51Dをそれぞれ介してコントローラチップCe2に接続されている。
ここで、2層配線を用いることにより、貫通電極VA10~VD10、VA11~VD11の位置を変更することなく、貫通電極VA10を貫通電極VD11に接続し、貫通電極VB10を貫通電極VA11に接続し、貫通電極VC10を貫通電極VB11に接続し、貫通電極VD10を貫通電極VC11に接続することができる。
また、コントローラ2´にはチャンネル制御部2A´が設けられ、チャンネル制御部2A´にはMOSトランジスタT11~T17が設けられている。MOSトランジスタT10、T11のドレインは半田ボール51Cに接続され、MOSトランジスタT12、T13のドレインは半田ボール51Bに接続され、MOSトランジスタT14のドレインは半田ボール51Aに接続され、MOSトランジスタT15~T16のドレインは半田ボール51Dに接続されている。MOSトランジスタT11、T13、T14、T17のソースには信号SH0を入力し、MOSトランジスタT12のソースは信号SH1を入力し、MOSトランジスタT10、T16のソースは信号SH2を入力し、MOSトランジスタT15のソースは信号SH3を入力することができる。MOSトランジスタT10~T17のゲートには、制御信号Φ0~Φ7がそれぞれ入力される。
そして、コントローラ2´は、NANDメモリ3を4チャンネル動作させる場合、制御信号Φ0、Φ2、Φ4、Φ5をハイ、制御信号Φ1、Φ3、Φ6、Φ7をロウに設定することができる。これにより、コントローラ2´は、信号SH0を半導体チップCp13、Cp17に供給し、信号SH1を半導体チップCp12、Cp16に供給し、信号SH2を半導体チップCp11、Cp15に供給し、信号SH3を半導体チップCp10、Cp14に供給することができ、NANDメモリ3を4チャンネル動作させることができる。
コントローラ2´は、NANDメモリ3を3チャンネル動作させる場合、例えば、制御信号Φ0、Φ2、Φ4、Φ7をハイ、制御信号Φ1、Φ3、Φ5、Φ6をロウに設定することができる。これにより、コントローラ2´は、信号SH0を半導体チップCp13、Cp17に供給し、信号SH1を半導体チップCp12、Cp16に供給し、信号SH2を半導体チップCp11、Cp15に供給し、信号SH3を半導体チップCp10、Cp14に供給することができ、NANDメモリ3を3チャンネル動作させることができる。
コントローラ2´は、NANDメモリ3を2チャンネル動作させる場合、例えば、制御信号Φ0、Φ3、Φ4、Φ6をハイ、制御信号Φ1、Φ2、Φ5、Φ7をロウに設定することができる。これにより、コントローラ2´は、信号SH0を半導体チップCp12、Cp13、Cp16、Cp17に供給し、信号SH2を半導体チップCp10、Cp11、Cp14、Cp15に供給することができ、NANDメモリ3を2チャンネル動作させることができる。
コントローラ2´は、NANDメモリ3を1チャンネル動作させる場合、制御信号Φ1、Φ3、Φ4、Φ7をハイ、制御信号Φ0、Φ2、Φ5、Φ6をロウに設定することができる。これにより、コントローラ2´は、信号SH0を半導体チップCp10~Cp18に供給することができ、NANDメモリ3を1チャンネル動作させることができる。
図9において、コントローラ2´は、Nチャンネル分の信号に対してチップイネーブル信号の割り当て数を制御することができる。例えば、1チャンネル動作の場合、4チャンネル分の信号SH0~SH3に共通のチップイネーブル信号CE0を割り当てることができる。これにより、チップ切替に伴うチップイネーブル信号の切替回数を低減することができ、制御を簡易化することができる。あるいは、1チャンネル動作の場合、4チャンネル分の信号SH0~SH3に別個のチップイネーブル信号CE0~CE3を割り当てるようにしてもよい。これにより、非選択チップを非活性化することができ、消費電力を低減することができる。
図10(a)において、貫通電極VA10~VD10、VA11~VD11は正方配置されているものとする。配線11A~11Dは、貫通電極VA11~VD11上にそれぞれ配置される。配線11A~11Dには、配線11D、11A~11Cの方向に引き出し部LA~LDがそれぞれ付加されている。配線12A~12Dは、配線11D、11A~11C上にそれぞれ配置される。配線12A~12Dには、配線12B~12D、12Aの方向に引き出し部MA~MDがそれぞれ付加されている。配線12A~12D上には、半田ボール52A~52Dがそれぞれ配置される。そして、引き出し部LA~LDは、プラグ電極PA~PDをそれぞれ介して引き出し部MA~MDにそれぞれ接続される。
これにより、レイアウト面積の増大を抑制しつつ、貫通電極VA10を貫通電極VD11に接続し、貫通電極VB10を貫通電極VA11に接続し、貫通電極VC10を貫通電極VB11に接続し、貫通電極VD10を貫通電極VC11に接続することができる。
Claims (20)
- 順次積層されたM(Mは2以上の整数)個の半導体チップと、
前記半導体チップに埋め込まれ、前記半導体チップを積層方向に電気的に接続するN(Nは2以上の整数)チャンネル分の貫通電極とを備え、
前記半導体チップの1または複数の上下層間で前記貫通電極の接続先が入れ替わっている半導体装置。 - 前記M個の半導体チップは、2個の第1の半導体チップおよび1個の第2の半導体チップを含み、
1の前記第1の半導体チップは、前記第2の半導体チップ上に積層され、
前記第2の半導体チップは、他の前記第1の半導体チップ上に積層され、
前記貫通電極は、第1および第2の貫通電極を含み、
他の前記第1の半導体チップに設けられた第1の貫通電極は、前記第2の半導体チップに設けられた第2の貫通電極と接続され、
他の前記第1の半導体チップに設けられた第2の貫通電極は、前記第2の半導体チップに設けられた第1の貫通電極と接続され、
前記第2の半導体チップに設けられた第1の貫通電極は、1の前記第1の半導体チップに設けられた第2の貫通電極と接続され、
前記第2の半導体チップに設けられた第2の貫通電極は、1の前記第1の半導体チップに設けられた第1の貫通電極と接続される請求項1に記載の半導体装置。 - 前記半導体チップごとに設けられ、前記半導体チップの上下層間で前記貫通電極の接続先を入れ替える配線層を備える請求項21に記載の半導体装置。
- 前記半導体チップは、前記Nチャンネル分の信号のうち1チャンネル分の信号のみを前記貫通電極を介して内部とやり取り可能なインターフェース部を備える請求項2に記載の半導体装置。
- 各半導体チップにおいて、1チャンネル分の信号がやり取りされる貫通電極が、前記Nチャンネル分の貫通電極のうちのいずれか1個に固定されている請求項4に記載の半導体装置。
- 前記インターフェース部は、内部イネーブル信号に基づいて前記1チャンネル分の信号を内部に取り込むAND回路を備える請求項4に記載の半導体装置。
- 前記半導体チップは、チップアドレスとチップ識別情報に基づいて前記内部イネーブル信号を生成するロジック回路を備える請求項6に記載の半導体装置。
- 前記半導体チップを制御するコントローラを備え、
前記コントローラは、前記M個の半導体チップで実現されるチャンネル数を制御するチャンネル制御部を備える請求項2に記載の半導体装置。 - 前記チャンネル制御部は、前記Nチャンネル分の貫通電極うちの2以上の貫通電極に同一信号を入力することで前記チャンネル数を制御する請求項8に記載の半導体装置。
- 前記チャンネル制御部は、前記M個の半導体チップをK(KはM以下の正の整数)チャンネル動作させる場合、前記NチャンネルをK個のグループに振り分け、同一のグループには同一の信号を入力し、異なるグループには別個の信号を入力する請求項9に記載の半導体装置。
- 前記コントローラは、前記Nチャンネル分の信号に対してチップイネーブル信号の割り当て数を制御する請求項8に記載の半導体装置。
- 前記コントローラは、最上層の半導体チップ上または最下層の半導体チップ下に配置されている請求項8に記載の半導体装置。
- 前記半導体チップはNANDメモリである請求項2に記載の半導体装置。
- 前記半導体チップは、第1半導体チップと第2半導体チップとを備え、
前記第1半導体チップは、第1貫通電極と第2貫通電極とを備え、
前記第2半導体チップは、第3貫通電極と第4貫通電極とを備え、
前記第3貫通電極は前記第1貫通電極上に配置され、前記第4貫通電極は前記第2貫通電極上に配置され、
前記第1貫通電極および前記第4貫通電極には第1チャンネルが割り当てられ、
前記第2貫通電極および前記第3貫通電極には第2チャンネルが割り当てられる請求項2に記載の半導体装置。 - 前記第1半導体チップは、第1チャンネルの信号のみを前記第1貫通電極を介して内部とやり取り可能な第1インターフェース部を備え、
前記第2半導体チップは、第2チャンネルの信号のみを前記第3貫通電極を介して内部とやり取り可能な第2インターフェース部を備える請求項14に記載の半導体装置。 - 前記第1半導体チップおよび前記第2半導体チップを制御するコントローラを備え、
前記コントローラは、
前記第1半導体チップおよび前記第2半導体チップを2チャンネル動作させる場合には、前記第1チャンネルおよび前記第2チャンネルに別個の信号を入力し、
前記第1半導体チップおよび前記第2半導体チップを1チャンネル動作させる場合には、前記第1チャンネルおよび前記第2チャンネルに共通の信号を入力する請求項15に記載の半導体装置。 - 前記半導体チップは、第1半導体チップと第2半導体チップとを備え、
前記第1半導体チップは、第1貫通電極と第2貫通電極と第3貫通電極と第4貫通電極とを備え、
前記第2半導体チップは、第5貫通電極と第6貫通電極と第7貫通電極と第8貫通電極とを備え、
前記第5貫通電極は前記第1貫通電極上に配置され、前記第6貫通電極は前記第2貫通電極上に配置され、前記第7貫通電極は前記第3貫通電極上に配置され、前記第8貫通電極は前記第4貫通電極上に配置され、
前記第1貫通電極および前記第6貫通電極には第1チャンネルが割り当てられ、
前記第2貫通電極および前記第7貫通電極には第2チャンネルが割り当てられ、
前記第3貫通電極および前記第8貫通電極には第3チャンネルが割り当てられ、
前記第4貫通電極および前記第5貫通電極には第4チャンネルが割り当てられる請求項2に記載の半導体装置。 - 前記第1半導体チップは、第1チャンネルの信号のみを前記第1貫通電極を介して内部とやり取り可能な第1インターフェース部を備え、
前記第2半導体チップは、第2チャンネルの信号のみを前記第5貫通電極を介して内部とやり取り可能な第2インターフェース部を備える請求項17に記載の半導体装置。 - 前記第1半導体チップおよび前記第2半導体チップを制御するコントローラを備え、
前記コントローラは、
前記第1半導体チップおよび前記第2半導体チップを4チャンネル動作させる場合には、前記第1チャンネル、前記第2チャンネル、前記第3チャンネルおよび前記第4チャンネルに別個の信号を入力し、
前記第1半導体チップおよび前記第2半導体チップを1チャンネル動作させる場合には、前記第1チャンネル、前記第2チャンネル、前記第3チャンネルおよび前記第4チャンネルに共通の信号を入力する請求項18に記載の半導体装置。 - 前記第1貫通電極と前記第2貫通電極と前記第3貫通電極と前記第4貫通電極は正方配置され、
前記第5貫通電極と前記第6貫通電極と前記第7貫通電極と前記第8貫通電極は正方配置されている請求項17に記載の半導体装置。
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