JP2020177720A - 半導体装置およびシステム - Google Patents

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Abstract

【課題】複数のメモリダイが積層された半導体装置において、一部のメモリダイが正常に動作しない場合にも、半導体装置を不良化することなく使用可能にする。【解決手段】半導体装置は、複数のメモリダイと論理ダイとが積層された半導体装置であって、前記論理ダイは、前記半導体装置に接続されるメモリ装置用のメモリインタフェースと、前記半導体装置を制御する制御装置が有する複数のチャネルの各々に接続されたスイッチを含むスイッチ部とを、有し、前記スイッチ部は、前記複数のチャネルのいずれかを、前記メモリインタフェースまたは前記複数のメモリダイのいずれかに接続する第１のスイッチと、前記複数のチャネルの他のいずれかを、互いに異なる前記メモリダイのいずれかに接続する第２のスイッチと、を有する。【選択図】図１

Description

本発明は、半導体装置およびシステムに関する。
近時、システムの高機能化に伴い、システムに搭載される半導体装置の動作周波数および帯域幅が高くなる傾向にあり、３次元実装または２．５次元実装といったパッケージング技術を用いて複数のダイを高集積に実装する手法が提案されている。この種の手法では、例えば、積層されたメモリダイが、シリコンインターポーザ等のインタフェースを介してＳｏＣ（System on a Chip）に接続される（例えば、特許文献１参照）。
積層された複数のメモリダイは、複数のメモリダイと外部との間でデータ等を入出力する入出力回路ダイとともに印刷回路基板に搭載される（例えば、特許文献２参照）。例えば、複数のメモリダイは、ダイを貫通して設けられるシリコン貫通電極（ＴＳＶ：Through Silicon Via）を介して相互に接続されることで積層される。
また、半導体ダイに設けられる複数のメモリセルアレイの各々に対応してチャネルを構成し、チャネル毎に異なる入出力インタフェースを設定可能な半導体メモリ装置が提案されている（例えば、特許文献３参照）。
特開２０１７−１０６０５号公報 特開２０１３−６５３９３号公報 特開２０１１−１６６１４７号公報
複数のメモリダイを積層して積層メモリを製造する場合、メモリダイの多数の貫通電極を、他のメモリダイの多数の貫通電極に正確に接続する必要がある。例えば、メモリダイ毎に専用の貫通電極が設けられる積層メモリにおいて貫通電極の接続不良が発生した場合、接続不良が発生した貫通電極を使用するメモリダイでは動作不良が発生するが、他のメモリダイは正常に動作する。しかしながら、１つのメモリダイで動作不良が発生した場合、製造された積層メモリは不良品として扱われ、廃棄される。
１つの側面では、本発明は、複数のメモリダイが積層された半導体装置において、一部のメモリダイが正常に動作しない場合にも、半導体装置を不良化することなく使用可能にすることを目的とする。
一つの観点によれば、半導体装置は、複数のメモリダイと論理ダイとが積層された半導体装置であって、前記論理ダイは、前記半導体装置に接続されるメモリ装置用のメモリインタフェースと、前記半導体装置を制御する制御装置が有する複数のチャネルの各々に接続されたスイッチを含むスイッチ部とを、有し、前記スイッチ部は、前記複数のチャネルのいずれかを、前記メモリインタフェースまたは前記複数のメモリダイのいずれかに接続する第１のスイッチと、前記複数のチャネルの他のいずれかを、互いに異なる前記メモリダイのいずれかに接続する第２のスイッチと、を有することを特徴とする。
１つの側面では、本発明は、複数のメモリダイが積層された半導体装置において、一部のメモリダイが正常に動作しない場合にも、半導体装置を不良化することなく使用可能にすることができる。
一実施形態における半導体装置の一例を示す図である。 図１の積層メモリの組み立て工程での最終試験の結果と、積層メモリの出荷形態との一例を示す説明図である。 別の実施形態における半導体装置が搭載されるシステム・イン・パッケージの一例を示す側面図である。 図３の積層メモリの一例を示すブロック図である。 図４の積層メモリのレイアウトの概要の一例を示す説明図である。 図５の論理ダイのレイアウトの概要の一例を示す説明図である。 図３のシステム・イン・パッケージの一例を示すブロック図である。 図３のシステム・イン・パッケージの別の例を示すブロック図である。 図３のシステム・イン・パッケージの別の例を示すブロック図である。 図３のシステム・イン・パッケージの別の例を示すブロック図である。 図３のシステム・イン・パッケージの別の例を示すブロック図である。 図３のＣＰＵの一例を示すブロック図である。 別の実施形態における半導体装置が搭載されるシステム・イン・パッケージの一例を示すブロック図である。 別の実施形態における半導体装置が搭載されるシステム・イン・パッケージの一例を示す側面図である。
以下、図面を用いて実施形態を説明する。各図面において、信号線を示す線は、複数本の信号線をまとめて示す場合がある。
例えば、シリコン基板上に微細な素子や配線を用いて半導体回路を形成する半導体集積回路において、論理集積回路とメモリ集積回路とは、互いに異なる半導体製造技術を用いて製造される。例えば、論理集積回路とメモリ集積回路はそれぞれ別のチップとして製造され、論理集積回路チップとメモリ集積回路チップとは、電気信号で接続することでシステム等として使用される。論理集積回路とメモリ集積回路の集積度が向上するのにともない、論理集積回路とメモリ集積回路との間の接続は、より広帯域が求められるようになってきている。
また、例えば、半導体チップ（ダイ）は、微細配線基板上に実装されてＩＣ（Integrated Circuit）パッケージとして部品化され、ＩＣパッケージをプリント基板に実装することで電子機器が製造される。ＩＣパッケージをプリント基板に接続する端子数には限界があるため、論理集積回路とメモリ集積回路との接続帯域を広げるには、メモリ集積回路を含むメモリパッケージの数を増やし、信号を高速化することが好ましい。但し、例えば、多数のメモリパッケージをメモリパッケージに搭載し、論理集積回路との間で高速信号を伝送する場合、消費電力が大きくなるという問題がある。
例えば、複数のメモリ集積回路チップを積層して単一のＩＣパッケージに実装し、チップ間の接続距離を短くして配線負荷を低減することで、消費電力を削減することができる。さらに、積層した複数のメモリ集積回路チップを論理集積回路チップ上に載せることで、論理集積回路チップとメモリ集積回路チップとの間の接続距離を最短にすることができる。しかし、メモリ集積回路チップより消費電力が大きい論理集積回路チップで発生した熱がメモリ集積回路チップに伝わると、メモリ集積回路チップの冷却性に問題が生じるおそれがある。以下では、積層した複数のメモリ集積回路チップは、三次元積層メモリまたは積層メモリとも称する。
冷却の問題を解決する手法として、消費電力が大きい論理集積回路チップを、ＩＣパッケージ内で三次元積層メモリに隣接して配置する、いわゆる２．５次元実装と呼ばれる手法がある。２．５次元実装向けの三次元積層メモリでは、メモリ集積回路チップの直下に配置される論理集積回路チップとのインタフェース用のチップは、低消費電力の入出力インタフェースと小規模の論理回路だけを搭載することで、消費電力を下げている。
以下では、インタフェース用のチップは、論理ダイと呼ばれる。また、論理集積回路チップと論理ダイとをＩＣパッケージの配線よりも高密度、低消費電力で接続するために、配線だけを形成したシリコン基板上に論理集積回路と三次元積層メモリとを実装するシリコンインターポーザ技術が使用されてもよい。例えば、論理ダイと論理集積回路チップとの間を接続する信号線の数は１０００を超える。
信号線の数が多いため、チャネルと呼ばれる論理的に独立した複数のグループに分けられてもよい。チャネルは、論理ダイの論理集積回路と隣接する側に配置され、論理ダイと三次元積層メモリとは、論理ダイの中央部分に設けられる貫通ビアで電気的に接続されてもよい。
このような、三次元積層メモリ技術では、各チャネルは専用の貫通ビアにより、積層されたメモリ集積回路チップのうちの特定のチップと、特定の領域とが一対一で接続される場合がある。例えば、ＩＣパッケージ内に実装されるメモリチップおよび三次元積層メモリに使用されるメモリチップにおいて、シリコン基板等の半導体基板にメモリ回路の形成する技術は共通している。また、メモリモジュールおよび三次元積層メモリでは、これらメモリにアクセスする論理集積回路側の仕様に合わせて、データの参照粒度の基準は、例えば、６４バイトである場合が多い。このため、ＩＣパッケージ内に実装されるメモリチップ、三次元積層メモリおよびメモリモジュールは、共通点が多いが、信号インタフェースを相互に変換したり混在したりすることは容易ではない。
例えば、メモリモジュールでは、アドレスの伝送頻度の２倍の頻度でデータを伝送するＤＤＲ（Double Data Rate）方式による高速信号伝送技術が使用されるが、三次元積層メモリでは、アドレスとデータの伝送頻度は同じである。また、論理集積回路がアドレスを出力してからデータが転送されるまでのタイミングは、データの読み出しと書き込みとでは異なる。さらに、いずれのメモリチップも、共通の入出力回路を介してアクセスされる複数のバンクを有している。このため、バンク毎に読み出しと書き込みアドレスの出力タイミングを管理し、なおかつバンク間でのアドレスやデータの出力が衝突しないように制御される必要がある。
また、２．５次元実装向けの三次元積層メモリは、論理ダイおよびメモリチップに貫通ビアを穿って上下のダイを電気的に接続するが、この種の三次元積層技術は、製造不良が出やすい問題がある。
図１は、一実施形態における半導体装置の一例を示す。図１に示す半導体装置１００は、積層された複数のメモリダイＭＥＭ（ＭＥＭ１、ＭＥＭ２）と論理ダイＬＯＧとを含む。メモリダイＭＥＭおよび論理ダイＬＯＧは、例えば、各ダイに形成された貫通電極ＴＥを、図１に丸印で示したバンプを介して相互に接続することで電気的および機械的に接続される。以下では、半導体装置１００は積層メモリ１００とも称される。
積層される複数のメモリダイＭＥＭは、例えば、互いに同じ品種であり、平面視のレイアウト上で同じ位置に貫通電極ＴＥを有する。また、メモリダイＭＥＭ１と論理ダイＬＯＧとを接続する貫通電極ＴＥの位置は、平面視上でメモリダイＭＥＭ２と論理ダイＬＯＧとを接続する貫通電極ＴＥの位置とは異なる。図１において、メモリダイＭＥＭ１、ＭＥＭ２内の破線は、使用されない貫通電極ＴＥを示す。
各メモリダイＭＥＭは、例えば、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルアレイを有する。しかし、各メモリダイＭＥＭは、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＭＲＡＭ（Magnetic Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）または強誘電体メモリのメモリセルアレイを有してもよい。なお、メモリダイＭＥＭの数は、３個以上でもよい。
論理ダイＬＯＧは、スイッチ部１０、プログラム部２０およびメモリモジュールインタフェース３０を有する。メモリモジュールインタフェース３０は、メモリインタフェースの一例である。論理ダイＬＯＧは、メモリダイＭＥＭ２と接続した状態で、メモリダイＭＥＭ２の貫通電極ＴＥに対応する位置に貫通電極ＴＥを有する。
スイッチ部１０は、積層メモリ１００に対してデータを読み書きするＣＰＵ（Central Processing Unit）２００に含まれる図示しない入出力インタフェース部に接続される。例えば、ＣＰＵ２００は、メモリアクセス用の２つのチャネルＣＨ（ＣＨ１、ＣＨ２）を有している。スイッチ部１０のスイッチ１０ａは、ＣＰＵ２００のチャネルＣＨ１をメモリダイＭＥＭ１またはメモリモジュールインタフェース３０に接続する。スイッチ部１０のスイッチ１０ｂは、ＣＰＵ２００のチャネルＣＨ２をメモリダイＭＥＭ１またはメモリダイＭＥＭ２に接続する。ＣＰＵ２００は、積層メモリ１００を制御する制御装置の一例である。スイッチ１０ａは、第１のスイッチの一例であり、スイッチ１０ｂは第２のスイッチの一例である。
なお、積層メモリ１００に対してデータを読み書きする他のプロセッサやＳｏＣ（System on a Chip）等のロジックチップが、ＣＰＵ２００の代わりに積層メモリ１００に接続されてもよい。積層メモリ１００とＣＰＵ２００とによりシステムＳＹＳが構築される。
プログラム部２０は、積層された複数のメモリダイＭＥＭが正常に動作するかに基づいて、スイッチ部１０の切り替え状態がプログラムされる。例えば、プログラム部２０のプログラムは、積層メモリ１００の試験工程で実施される。プログラム部２０は、プログラムされた状態に応じて、スイッチ１０ａ、１０ｂの接続状態を切り替える切り替え信号を出力する。例えば、プログラム部２０は、プログラム状態に応じて切り替え信号の論理を設定するヒューズまたは不揮発性メモリセルを含む。
メモリモジュールインタフェース３０は、ＣＰＵ２００にアクセスさせるメモリモジュール３００に接続され、ＣＰＵ２００が出力するアクセスコマンドに基づいて、メモリモジュール３００にアクセスし、データを読み書きする。なお、メモリモジュールインタフェース３０は、ＣＰＵ２００が出力するアクセスコマンド、アドレスまたはデータを、メモリモジュール３００の入出力仕様に合わせて変換する機能を有してもよい。メモリモジュールインタフェース３０は、メモリ装置の一例である。
ＣＰＵ２００のチャネルＣＨ１は、メモリダイＭＥＭ１またはメモリモジュール３００に対してデータを読み書きする兼用チャネルとして機能する。ＣＰＵ２００のチャネルＣＨ２は、メモリダイＭＥＭ１またはメモリダイＭＥＭ２に対してデータを読み書きする専用チャネルとして機能する。
積層メモリ１００は、試験にパスしたメモリダイＭＥＭ１、ＭＥＭ２と試験にパスした論理ダイＬＯＧとを積層することで製造される。すなわち、積層メモリ１００に積層されたメモリダイＭＥＭ１、ＭＥＭ２および論理ダイＬＯＧの各々の動作は保証されている。メモリダイＭＥＭ１、ＭＥＭ２および論理ダイＬＯＧをバンプで相互に接続する組み立て工程において、バンプ等の接続不良が発生した場合、積層メモリ１００は、組み立て後の試験工程で実施される最終試験でフェイルする。
しかし、この実施形態では、最終試験でメモリダイＭＥＭ１またはメモリダイＭＥＭ２のいずれかが正常に動作することが確認された積層メモリ１００は、プログラム部２０がプログラムされることで、メモリモジュール３００との兼用品として出荷される。あるいは、最終試験でメモリダイＭＥＭ１、ＭＥＭ２の接続不良が検出された場合、積層メモリ１００は、メモリモジュールインタフェース３０のみを使用するメモリモジュールインタフェース部品として出荷される。
図２は、図１の積層メモリ１００の組み立て工程での最終試験の結果と、積層メモリ１００の出荷形態との一例を示す。図２のメモリダイＭＥＭ１、ＭＥＭ２の欄において、丸印は、最終試験でパスしたことを示し、Ｘ印は、最終試験でフェイルしたことを示す。なお、論理ダイＬＯＧの単体での試験のパスにより、メモリモジュールインタフェース３０が正常に動作することは保証されている。
積層メモリ１００に含まれる全てのメモリダイＭＥＭ１、ＭＥＭ２がパスした場合、スイッチ部１０は、チャネルＣＨ１をメモリダイＭＥＭ１に接続し、チャネルＣＨ２をメモリダイＭＥＭ２に接続するように切り替えられる。そして、積層メモリ１００は、積層メモリ（高速メモリモード品）として出荷される。
メモリダイＭＥＭ１がパスし、メモリダイＭＥＭ２がフェイルした場合、スイッチ部１０は、チャネルＣＨ１をメモリモジュールインタフェース３０に接続し、チャネルＣＨ２をメモリダイＭＥＭ１に接続するように切り替えられる。そして、積層メモリ１００は、兼用品（混在メモリモード品）として出荷される。
メモリダイＭＥＭ１がフェイルし、メモリダイＭＥＭ２がパスした場合、スイッチ部１０は、チャネルＣＨ１をメモリモジュールインタフェース３０に接続し、チャネルＣＨ２をメモリダイＭＥＭ２に接続するように切り替えられる。そして、積層メモリ１００は、兼用品（混在メモリモード品）として出荷される。混在メモリモード品では、ＣＰＵ２００は、メモリダイＭＥＭとメモリモジュール３００との両方にアクセスすることができる。
積層メモリ１００に含まれる全てのメモリダイＭＥＭ１、ＭＥＭ２がフェイルした場合、スイッチ部１０は、チャネルＣＨ１をメモリモジュールインタフェース３０に接続し、チャネルＣＨ２をオープンにするように切り替えられる。そして、積層メモリ１００は、メモリモジュールインタフェース部品（メモリモジュールモード品）として出荷される。なお、チャネルＣＨ２は、出力ノードのいずれかに接続されてもよい。
以上、図１および図２に示す実施形態では、ＣＰＵ２００のチャネルＣＨをメモリダイＭＥＭまたはメモリモジュールインタフェース３０のいずれかに接続するスイッチ部１０を論理ダイＬＯＧに設ける。これにより、メモリダイＭＥＭ１、ＭＥＭ２の一方または両方が動作しない場合にも、積層メモリ１００を、混在メモリモードまたはメモリモジュールモードとして使用することができ、積層メモリ１００を破棄せずに出荷することができる。この結果、メモリダイＭＥＭ１、ＭＥＭ２の両方が動作しないと出荷できない場合に比べて、積層メモリ１００の破棄率を削減することができ、積層メモリ１００の製造コストを削減することができる。
図３は、別の実施形態における半導体装置が搭載されるシステム・イン・パッケージの一例を示す。図１に示した要素と同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。
図３に示すシステム・イン・パッケージＳｉＰは、複数のメモリダイＭＥＭ（ＭＥＭ１、ＭＥＭ２、ＭＥＭ３、ＭＥＭ４）と論理ダイＬＯＧとを積層した積層メモリ１０２と、ＣＰＵ２０２と、シリコンインターポーザ４０と、パッケージ基板５０とを有する。積層メモリ１０２は、半導体装置の一例である。なお、メモリダイＭＥＭの積層数は、２層以上であればよい。ＣＰＵ２０２は、積層メモリ１０２を制御する制御装置の一例である。以下では、積層メモリ１０２およびＣＰＵ２０２は、デバイスと称される場合がある。システム・イン・パッケージＳｉＰは、システムの一例である。
例えば、各メモリダイＭＥＭおよび論理ダイＬＯＧは、それぞれＴＳＶ（Through-Silicon Via）を有しており、メモリダイＭＥＭと論理ダイＬＯＧとは、バンプとＴＳＶとを介して相互に接続される。ＴＳＶは、貫通電極の一例である。図３は、システム・イン・パッケージＳｉＰを横から見た状態を示しており、バンプは、丸印で示される。論理ダイＬＯＧは、ＣＰＵ２０２に対して信号を入出力するための入出力インタフェース部ＰＨＹを有している。論理ダイＬＯＧのスイッチ部１２は、図４で説明する。
ＣＰＵ２０２は、論理ダイＬＯＧに対して信号を入出力するための入出力インタフェース部ＰＨＹを有している。ＣＰＵ２０２の入出力インタフェース部ＰＨＹと論理ダイＬＯＧの入出力インタフェース部ＰＨＹとは、シリコンインターポーザ４０を介して相互に接続されている。なお、ＣＰＵ２０２の代わりに他のプロセッサやロジックチップが、シリコンインターポーザ４０を介して積層メモリ１０２に接続されてもよい。
積層メモリ１０２の論理ダイＬＯＧは、バンプを介してシリコンインターポーザ４０に接続され、ＣＰＵ２０２は、バンプを介してシリコンインターポーザ４０に接続される。論理ダイＬＯＧの外部端子（バンプ）の一部およびＣＰＵ２０２の外部端子（バンプ）の一部は、シリコンインターポーザ４０を介してパッケージ基板５０に接続される。パッケージ基板５０において、図３の下側に示すバンプは、例えば、図示しない情報処理装置等（サーバ等）のマザーボード６０等に接続される。図４に示すメモリモジュール３００は、マザーボード６０、パッケージ基板５０およびシリコンインターポーザ４０を介して、論理ダイＬＯＧに接続される。
図４は、図３の積層メモリ１０２の一例を示す。図１と同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。メモリダイＭＥＭ内の破線は、使用されないＴＳＶを示す。なお、図４では、図３に示した入出力インタフェース部ＰＨＹを含むインタフェース領域の記載を省略する。例えば、インタフェース領域は、論理ダイＬＯＧにおいて、スイッチ部１２のＣＰＵ２０２側に設けられてもよく、スイッチ部１２と重複する領域に設けられてもよい。各メモリダイＭＥＭは、ＣＰＵ２０２のチャネルＣＨにそれぞれ対応する２つのメモリ領域ＭＡ（ＭＡ１、ＭＡ２）を有する。メモリ領域ＭＡについては、図５で説明する。
この実施形態の論理ダイＬＯＧは、図１に示した論理ダイＬＯＧと同様に、スイッチ部１２とプログラム部２２と２つのメモリモジュールインタフェース３０（３０ａ、３０ｂ）とを有する。スイッチ部１２は、ＣＰＵ２０２が有する８つのチャネルにそれぞれ接続された８つのスイッチ１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈを有する。スイッチ１２ａ、１２ｅは、第１のスイッチの一例であり、スイッチ１２ｂ、１２ｃ、１２ｄ、１２ｆ、１２ｇ、１２ｈは、第２のスイッチの一例である。
スイッチ１２ａは、チャネルＣＨ１をメモリダイＭＥＭ１のメモリ領域ＭＡ１またはメモリモジュールインタフェース３０ａに接続する。スイッチ１２ｂは、チャネルＣＨ２をメモリダイＭＥＭ１、ＭＥＭ２のメモリ領域ＭＡ１のいずれかに接続する。スイッチ１２ｃは、チャネルＣＨ３をメモリダイＭＥＭ２、ＭＥＭ３のメモリ領域ＭＡ１のいずれかに接続する。スイッチ１２ｄは、チャネルＣＨ４をメモリダイＭＥＭ３、ＭＥＭ４のメモリ領域ＭＡ１のいずれかに接続する。
スイッチ１２ｅは、チャネルＣＨ５をメモリダイＭＥＭ１のメモリ領域ＭＡ２またはメモリモジュールインタフェース３０ｂに接続する。スイッチ１２ｆは、チャネルＣＨ６をメモリダイＭＥＭ１、ＭＥＭ２のメモリ領域ＭＡ２のいずれかに接続する。スイッチ１２ｇは、チャネルＣＨ７をメモリダイＭＥＭ２、ＭＥＭ３のメモリ領域ＭＡ２のいずれかに接続する。スイッチ１２ｈは、チャネルＣＨ８をメモリダイＭＥＭ３、ＭＥＭ４のメモリ領域ＭＡ２のいずれかに接続する。
プログラム部２２は、スイッチ１２ａ−１２ｈの接続状態を切り替える切り替え信号を出力する。例えば、プログラム部２２は、図１に示したプログラム部２０と同様に、プログラム状態に応じて切り替え信号の論理を設定するヒューズまたは不揮発性メモリセルを含む。
メモリモジュールインタフェース３０（３０ａ、３０ｂ）は、図１に示したメモリモジュールインタフェース３０と同様に、ＣＰＵ２０２が出力するアクセスコマンドおよびアドレスに基づいて、メモリモジュール３００にアクセスし、データを読み書きする。
例えば、メモリモジュール３００は、複数のＤＤＲ（Double Data Rate） ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を含み、ＤＤＲインタフェースで動作する。例えば、メモリモジュールインタフェース３０は、ＣＰＵ２０２が出力するＳＤＲ形式の書き込みアクセスコマンドおよび書き込みデータをＤＤＲ形式に変換してメモリモジュール３００に出力する変換部３２を有してもよい。変換部３２は、ＣＰＵ２０２が出力するＳＤＲ形式の読み出しアクセスコマンドに基づいてメモリモジュール３００から出力されるＤＤＲ形式の読み出しデータをＳＤＲ形式に変換してＣＰＵ２０２に出力してもよい。変換部３２により、メモリダイＭＥＭと異なるインタフェースのメモリモジュール３００が積層メモリ１０２に接続される場合にも、共通のチャネルＣＨを介してメモリモジュール３００にアクセスすることができる。
変換部３２により、ＣＰＵ２０２から出力される書き込みデータは、ビット数が２分の１に変換され、伝送速度が２倍に変換されてメモリモジュール３００に出力される。同様に、メモリモジュール３００からの読み出しデータは、ビット数が２倍に変換され、伝送速度は２分の１に変換されてＣＰＵ２０２に出力される。例えば、ＣＰＵ２０２とメモリモジュールインタフェース３０との間で伝送されるデータは１２８ビットであり、メモリモジュールインタフェース３０とメモリモジュール３００との間で伝送されるデータは６４ビットである。
なお、積層メモリ１０２は、図２に示した出荷形態と同様に、全てのメモリダイＭＥＭが正常に動作する場合、積層メモリ（高速メモリモード品）として出荷され、一部のメモリダイＭＥＭが正常に動作しない場合、兼用品（混在メモリモード品）として出荷される。また、積層メモリ１０２は、全てのメモリダイＭＥＭが正常に動作しない場合、メモリモジュールインタフェース部品（メモリモジュールモード品）として出荷される。
図５は、図４の積層メモリ１０２のレイアウトの概要の一例を示す。各メモリダイＭＥＭ１−ＭＥＭ４および論理ダイＬＯＧは、ダイの中央部分に図５の縦方向に沿って、ＴＳＶを形成する貫通ビア領域を有する。また、各メモリダイＭＥＭ１−ＭＥＭ４は、例えば、図５の上側にメモリ領域ＭＡ１を有し、図５の下側にメモリ領域ＭＡ２を有する。例えば、各メモリ領域ＭＡ１、ＭＡ２は、１つのチャネルＣＨに対応し、８つのバンクＢＫを有する。貫通ビア領域に形成されるＴＳＶは、各メモリダイＭＥＭのメモリ領域ＭＡ１、ＭＡ２毎に独立している。
論理ダイＬＯＧにおいて、入出力インタフェース部ＰＨＹを含むインタフェース領域は、図５の上側にチャネルＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４のインタフェースを有し、図５の下側にチャネルＣＨ５、ＣＨ６、ＣＨ７、ＣＨ８のインタフェースを有する。なお、図５では、スイッチ部１２の記載を省略している。
図６は、図５の論理ダイＬＯＧのレイアウトの概要の一例を示す。図６の横方向に延在する太い実線は、信号線を示し、インタフェース領域内の太い破線枠は、スイッチ部１２のスイッチ１２ａ−１２ｈを示す。なお、スイッチ部１２は、インタフェース領域とは異なる領域に設けられてもよい。
貫通ビア領域は、各メモリダイＭＥＭ１−ＭＥＭ４のメモリ領域ＭＡ１、ＭＡ２毎に独立して設けられる。スイッチ１２ａからの２本の配線（実際には、多数の配線）は、メモリモジュールインタフェース３０ａとメモリダイＭＥＭ１のメモリ領域ＭＡ１に接続されるＴＳＶを含む貫通ビア領域とに接続される。
チャネルＣＨ１に接続されたスイッチ１２ｂからの２本の配線は、メモリダイＭＥＭ１のメモリ領域ＭＡ１に接続されるＴＳＶを含む貫通ビア領域と、メモリダイＭＥＭ２のメモリ領域ＭＡ１に接続されるＴＳＶを含む貫通ビア領域とに接続される。チャネルＣＨ２に接続されたスイッチ１２ｂからの２本の配線は、メモリダイＭＥＭ１のメモリ領域ＭＡ１に接続されるＴＳＶを含む貫通ビア領域と、メモリダイＭＥＭ２のメモリ領域ＭＡ１に接続されるＴＳＶを含む貫通ビア領域とに接続される。
チャネルＣＨ３に接続されたスイッチ１２ｃからの２本の配線は、メモリダイＭＥＭ２のメモリ領域ＭＡ１に接続されるＴＳＶを含む貫通ビア領域と、メモリダイＭＥＭ３のメモリ領域ＭＡ１に接続されるＴＳＶを含む貫通ビア領域とに接続される。チャネルＣＨ４に接続されたスイッチ１２ｃからの２本の配線は、メモリダイＭＥＭ３のメモリ領域ＭＡ１に接続されるＴＳＶを含む貫通ビア領域と、メモリダイＭＥＭ４のメモリ領域ＭＡ１に接続されるＴＳＶを含む貫通ビア領域とに接続される。
チャネルＣＨ５−ＣＨ６にそれぞれ接続されるスイッチ１２ｅ−１２ｈの各々からの２本の配線は、メモリ領域ＭＡ２に接続されることを除き、スイッチ１２ａ−１２ｄの各々からの２本の配線と同様に接続される。
図６に示す配線レイアウトにより、メモリダイＭＥＭ１、ＭＥＭ２、ＭＥＭ３の各々は、スイッチ部１２を介して２つのチャネルＣＨのいずれかに接続することができる。これにより、２つのチャネルＣＨの一方に接続された貫通ビア領域に接続不良がある場合にも、メモリダイＭＥＭをチャネルの他方に接続することで、メモリダイＭＥＭにアクセスすることができる。すなわち、貫通ビア領域に接続不良を救済することができる。
図７は、図３のシステム・イン・パッケージＳｉＰの一例を示す。図７に示す積層メモリ１０２は、全てのメモリダイＭＥＭ１−ＭＥＭ４が正常に動作する。この場合、積層メモリ１０２は、図２に示した高速メモリモード品としてプログラム部２２がプログラムされ、スイッチ１２ａ−１２ｈが図７に示す状態に切り替えられて出荷される。図７において、太い実線で示す信号線は、ＣＰＵ２０２のチャネルＣＨのいずれかに接続された信号線であり、スイッチ部１２により選択された有効な信号線を示す。
全てのメモリダイＭＥＭ１−ＭＥＭ４が正常に動作する高速メモリモード品では、システム・イン・パッケージＳｉＰにメモリモジュール３００（図４）は接続されない。この場合、図３に示したシリコンインターポーザ４０、パッケージ基板５０およびマザーボード６０は、メモリモジュール３００に接続される配線を含まなくてもよい。そして、ＣＰＵ２０２は、積層メモリ１０２のメモリダイＭＥＭ１−ＭＥＭ４に対してデータの読み書きを実行する。
図８は、図３のシステム・イン・パッケージＳｉＰの別の例を示す。図８に示すＸ印は、メモリダイＭＥＭのいずれかと論理ダイＬＯＧとの間に接続不良があることを示しており、メモリダイＭＥＭ４のＴＳＶに不良があることを示すものではない。
図８に示す積層メモリ１０２は、メモリダイＭＥＭ３のメモリ領域ＭＡ１と論理ダイＬＯＧとの間のチャネルＣＨ４に対応する貫通ビア領域に接続不良があり、チャネルＣＨ４を用いる場合、メモリダイＭＥＭ３のメモリ領域ＭＡ１を正常にアクセスできない。しかしながら、スイッチ１２ｃを介してチャネルＣＨ３にメモリダイＭＥＭ３のメモリ領域ＭＡ１を接続することで、ＣＰＵ２０２は、メモリダイＭＥＭ３のメモリ領域ＭＡ１にアクセスできる。このため、図７と同様に、積層メモリ１０２を、全てのメモリダイＭＥＭ１−ＭＥＭ４が正常に動作する高速メモリモード品として出荷することができる。このため、図８においても、システム・イン・パッケージＳｉＰにメモリモジュール３００（図４）は接続されない。
図９は、図３のシステム・イン・パッケージＳｉＰの別の例を示す。図９に示す積層メモリ１０２は、Ｘ印に示すように、メモリダイＭＥＭ２のメモリ領域ＭＡ１と論理ダイＬＯＧとの間のチャネルＣＨ２に対応する貫通ビア領域に接続不良がある。このため、チャネルＣＨ２を用いる場合、メモリダイＭＥＭ２のメモリ領域ＭＡ１を正常にアクセスできない。また、メモリダイＭＥＭ２のメモリ領域ＭＡ１をチャネルＣＨ３に接続する場合、チャネルＣＨ４にメモリダイＭＥＭ３、ＭＥＭ４のメモリ領域ＭＡ１の一方しか接続できない。この場合、全てのメモリダイＭＥＭ１−ＭＥＭ４のメモリ領域ＭＡ１にアクセスすることができない。
このため、積層メモリ１０２は、図２に示した兼用品（混在メモリモード品）としてプログラム部２２がプログラムされ、スイッチ１２ａ−１２ｈが図９に示す状態に切り替えられて出荷される。兼用品の場合、システム・イン・パッケージＳｉＰにメモリモジュール３００が接続される。ＣＰＵ２０２は、メモリダイＭＥＭ１、ＭＥＭ３、ＭＥＭ４とメモリモジュール３００の両方にアクセスすることができる。
例えば、メモリ領域ＭＡ２に対応するスイッチ１２ａ−１２ｄの状態と、メモリ領域ＭＡ２に対応するスイッチ１２ｅ−１２ｈの状態とは、同じ状態に設定される。しかしながら、貫通ビア領域に不良がないメモリ領域ＭＡ１に対応するスイッチ１２ｅ−１２ｈの状態は、図８のスイッチ１２ｅ−１２ｈの状態と同じ状態に設定されてもよい。この場合、メモリモジュール３００は１つしか接続できないが、ＣＰＵ２０２は、全てのメモリダイＭＥＭ１−ＭＥＭ４のメモリ領域ＭＡ２にアクセスすることができる。
図１０は、図３のシステム・イン・パッケージＳｉＰの別の例を示す。図１０に示す積層メモリ１０２は、Ｘ印に示すように、メモリダイＭＥＭ１のメモリ領域ＭＡ２と論理ダイＬＯＧとの間のチャネルＣＨ５、ＣＨ６に対応する貫通ビア領域に接続不良がある。また、メモリダイＭＥＭ２のメモリ領域ＭＡ２と論理ダイＬＯＧとの間のチャネルＣＨ６に対応する貫通ビア領域に接続不良がある。
この場合、積層メモリ１０２は、図９と同様に、図２に示した兼用品（混在メモリモード品）としてプログラム部２２がプログラムされ、スイッチ１２ａ−１２ｈが図１０に示す状態に切り替えられて出荷される。システム・イン・パッケージＳｉＰには、メモリモジュール３００が接続される。
なお、図１０では、スイッチ１２ｂ、１２ｆは、オープン状態に設定されるが、メモリダイＭＥＭ１、ＭＥＭ２のいずれかに接続される状態に設定されてもよい。また、貫通ビア領域に不良がないメモリ領域ＭＡ１に対応するスイッチ１２ａ−１２ｄの状態は、図８のスイッチ１２ａ−１２ｄの状態と同じ状態に設定されてもよい。この場合、メモリモジュール３００は１つしか接続できないが、ＣＰＵ２０２は、全てのメモリダイＭＥＭ１−ＭＥＭ４のメモリ領域ＭＡ１にアクセスすることができる。
図１１は、図３のシステム・イン・パッケージＳｉＰの別の例を示す。図１１に示す積層メモリ１０２は、Ｘ印に示すように、全てのメモリダイＭＥＭ１−ＭＥＭ４の全てのメモリ領域ＭＡ１、ＭＡ２と論理ダイＬＯＧとの間の貫通ビア領域に接続不良がある。
この場合、積層メモリ１０２は、図２に示したメモリモジュールインタフェース部品（メモリモジュールモード品）としてプログラム部２２がプログラムされ、スイッチ１２ａ−１２ｈが図１１に示す状態に切り替えられて出荷される。システム・イン・パッケージＳｉＰには、メモリモジュール３００が接続される。なお、図１０では、スイッチ１２ｂ、１２ｆは、オープン状態に設定されるが、メモリダイＭＥＭ１、ＭＥＭ２のいずれかに接続される状態に設定されてもよい。
図１２は、図３のＣＰＵ２０２の一例を示す。ＣＰＵ２０２は、演算部、メモリアドレス生成部およびレジスタファイル等を含むＣＰＵコア７０と、積層メモリ１０２用のメモリアクセスコントローラ７２と、メモリモジュール３００用のメモリアクセスコントローラ７４とを有する。また、ＣＰＵ２０２は、選択部７６および入出力インタフェース部ＰＨＹを有する。メモリアクセスコントローラ７２は、第１のメモリアクセス制御部の一例であり、メモリアクセスコントローラ７４は、第２のメモリアクセス制御部の一例である。
メモリアクセスコントローラ７２は、図２に示した高速メモリモード品または混在メモリモード品の積層メモリ１０２にアクセスする場合に使用される。例えば、メモリアクセスコントローラ７２は、ＣＰＵコア７０からの指示に基づいて、メモリアクセス要求を選択部７６に出力する。メモリアクセスコントローラ７４は、図２に示した混在メモリモード品またはメモリモジュールモード品の積層メモリ１０２にアクセスする場合に使用される。例えば、メモリアクセスコントローラ７４は、ＣＰＵコア７０からの指示に基づいて、メモリアクセス要求を選択部７６に出力する。メモリアクセスコントローラ７２が出力するメモリアクセス要求は、第１のメモリアクセス要求の一例であり、メモリアクセスコントローラ７４が出力するメモリアクセス要求は、第２のメモリアクセス要求の一例である。
選択部７６は、メモリアクセス要求に含まれるアクセスアドレスに基づいて、予めアクセスアドレス毎に割り当てられたチャネルＣＨの信号線（制御信号線、アドレス信号線、データ信号線等）を選択し、選択した信号線にメモリアクセス要求を出力する。なお、選択部７６の機能を、メモリアクセスコントローラ７２、７４のそれぞれに含めてもよい。この場合、メモリアクセスコントローラ７２は、チャネルＣＨ１−ＣＨ８のいずれかにメモリアクセス要求を出力し、メモリアクセスコントローラ７４は、チャネルＣＨ１またはチャネルＣＨ５にメモリアクセス要求を出力する。
この実施形態では、ＣＰＵ２０２は、２種類のメモリアクセスコントローラ７２、７４を内蔵する。このため、ＣＰＵ２０２を、図２に示した高速メモリモード品、混在メモリモード品およびメモリモジュールモード品のいずれの積層メモリ１０２にも接続することができる。この結果、高速メモリモード品、混在メモリモード品およびメモリモジュールモード品毎にＣＰＵ２０２を開発する場合に比べて、ＣＰＵ２０２の開発コストを削減することができる。
以上、図３から図１２に示す実施形態においても、図１および図２示す実施形態と同様に、メモリダイＭＥＭのいずれかまたは全部が動作しない場合にも、積層メモリ１０２を、混在メモリモードまたはメモリモジュールモードとして使用することができる。これにより、全てのメモリダイＭＥＭが動作しないと出荷できない場合に比べて、積層メモリ１０２の破棄率を削減することができ、積層メモリ１０２の製造コストを削減することができる。
さらに、図３から図１２に示す実施形態では、スイッチ部１２を介してメモリダイＭＥＭを２つのチャネルＣＨのいずれかに接続することができるため、貫通ビア領域の一部に接続不良がある場合にも、接続不良を救済することができる。各メモリダイＭＥＭ１−ＭＥＭ３に、２つのチャネルＣＨにそれぞれに対応するＴＳＶを設けることで、信号の伝送経路を独立させることができ、共通のＴＳＶにより信号経路を共通にする場合に比べて、耐ノイズ性を向上することができる。
論理ダイＬＯＧのメモリモジュールインタフェース３０に変換部３２を設けることで、共通のチャネルＣＨを介して、メモリダイＭＥＭと異なるインタフェースのメモリモジュール３００にアクセスすることができる。
ＣＰＵ２０２は、積層メモリ１０２のアクセスに使用するメモリアクセスコントローラ７２と、メモリモジュール３００のアクセスに使用するメモリアクセスコントローラ７４を有する。これにより、ＣＰＵ２０２を、高速メモリモード品、混在メモリモード品およびメモリモジュールモード品のいずれの積層メモリ１０２にも接続することができ、ＣＰＵ２０２の開発コストを削減することができる。
図１３は、別の実施形態における半導体装置が搭載されるシステム・イン・パッケージの一例を示す。図１および図４に示した要素と同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。
図１３に示すシステム・イン・パッケージＳｉＰは、メモリダイＭＥＭ１−ＭＥＭ４および論理ダイＬＯＧに設けられるＴＳＶの構成が図４と異なり、論理ダイＬＯＧにセレクタＳＥＬが設けられる点が図４と異なる。システム・イン・パッケージＳｉＰのその他の構成は、図４に示したシステム・イン・パッケージＳｉＰと同様である。
論理ダイＬＯＧにおいて、各セレクタＳＥＬは、各チャネルＣＨ１−ＣＨ８に対応しており、スイッチ部１２とメモリダイＭＥＭ４との間に設けられる。各セレクタＳＥＬは、スイッチ部１２により選択されたチャネルＣＨの信号線を選択してメモリダイＭＥＭ４に接続する。これにより、各メモリダイＭＥＭおよび論理ダイＬＯＧに形成するＴＳＶの本数を図４に比べて半減することができる。ＴＳＶの本数を減らすことで、積層メモリ１０２の製造工程での接続不良の発生頻度を減らすことができ、積層メモリ１０２の歩留まりを向上することができる。なお、反射等のノイズの影響を無視できる場合、論理ダイＬＯＧにセレクタＳＥＬを設けずに、セレクタＳＥＬで選択される信号線を直接接続してもよい（ワイヤードオア接続）。
図１４は、別の実施形態における半導体装置が搭載されるシステム・イン・パッケージＳｉＰの一例を示す。図１、図３および図４に示した要素と同一または同様の要素については、同じ符号を付し、詳細な説明は省略する。
図１３に示すシステム・イン・パッケージＳｉＰは、図２に示したメモリモジュールインタフェース部品（メモリモジュールモード品）のために専用に開発され、論理ダイＬＯＧには、メモリダイＭＥＭが接続されていない。このように、論理ダイＬＯＧおよびＣＰＵ２０２を流用して、メモリモジュール３００にアクセスするシステム・イン・パッケージＳｉＰを製造することで、システム・イン・パッケージＳｉＰの開発コストを削減することができ、開発期間を削減することができる。
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
１０ スイッチ部
１０ａ、１０ｂ スイッチ
２０ プログラム部
３０ メモリモジュールインタフェース
４０ シリコンインターポーザ
５０ パッケージ基板
６０ マザーボード
７０ ＣＰＵコア
７２、７４ メモリアクセスコントローラ
７６ 選択部
１００、１０２ 積層メモリ（半導体装置）
２００、２０２ ＣＰＵ
３００、３０２ メモリモジュール
ＬＯＧ 論理ダイ
ＭＥＭ メモリダイ
ＳＥＬ セレクタ
ＴＥ 貫通電極

Claims (7)

  1. 複数のメモリダイと論理ダイとが積層された半導体装置であって、
    前記論理ダイは、
    前記半導体装置に接続されるメモリ装置用のメモリインタフェースと、
    前記半導体装置を制御する制御装置が有する複数のチャネルの各々に接続されたスイッチを含むスイッチ部と、を有し、
    前記スイッチ部は、
    前記複数のチャネルのいずれかを、前記メモリインタフェースまたは前記複数のメモリダイのいずれかに接続する第１のスイッチと、
    前記複数のチャネルの他のいずれかを、互いに異なる前記メモリダイのいずれかに接続する第２のスイッチと、を有することを特徴とする半導体装置。
  2. 積層された前記複数のメモリダイは、前記複数のメモリダイの各々に設けられる貫通電極を介して、メモリダイ毎に前記論理ダイに接続され、
    前記複数のメモリダイのいずれかは、互いに異なる貫通電極を介して、互いに異なる前記スイッチに接続されること、を特徴とする請求項１に記載の半導体装置。
  3. 積層された前記複数のメモリダイは、前記複数のメモリダイの各々に設けられる貫通電極を介して、メモリダイ毎に前記論理ダイに接続され、
    前記複数のメモリダイのいずれかは、共通の貫通電極を介して、互いに異なる前記スイッチに接続されること、を特徴とする請求項１に記載の半導体装置。
  4. 前記メモリ装置は、ＤＤＲインタフェースで動作し、
    前記メモリインタフェースは、前記制御装置が出力する前記メモリ装置に対するメモリアクセス要求を、ＤＤＲインタフェースに変換する変換部を有すること、を特徴とする請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  5. 積層された前記複数のメモリダイが正常に動作するかに基づいて、前記スイッチ部の切り替え状態がプログラムされるプログラム部を有すること、を特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置。
  6. 複数のメモリダイと論理ダイとが積層された半導体装置と、前記半導体装置を制御する制御装置とを有するシステムであって、
    前記論理ダイは、
    前記半導体装置に接続されるメモリ装置用のメモリインタフェースと、
    前記半導体装置を制御する制御装置が有する複数のチャネルの各々に接続されたスイッチを含むスイッチ部と、を有し、
    前記スイッチ部は、
    前記複数のチャネルのいずれかを、前記メモリインタフェースまたは前記複数のメモリダイのいずれかに接続する第１のスイッチと、
    前記複数のチャネルの他のいずれかを、互いに異なる前記メモリダイのいずれかに接続する第２のスイッチと、を有することを特徴とするシステム。
  7. 前記制御装置は、
    前記メモリダイのアクセスを制御する第１のメモリアクセス制御部と、
    前記メモリインタフェースを介して前記半導体装置に接続される前記メモリ装置のアクセスを制御する第２のメモリアクセス制御部と、
    前記第１のメモリアクセス制御部が生成する第１のメモリアクセス要求および前記第２のメモリアクセス制御部が生成する第２のメモリアクセス要求を前記複数のチャネルのいずれに出力するかを選択する選択部と、を有することを特徴とする請求項６に記載のシステム。
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