JP2016091576A - 半導体装置 - Google Patents

Abstract

【課題】出力段のドライブ能力を確認するテストモードを備えた半導体装置を提供する。【解決手段】半導体装置は、少なくとも１つの第１トランジスタＴＲＰ１と少なくとも１つの第２トランジスタＴＲＮ１との直列回路を含む出力バッファＯＢと、第１トランジスタＴＲＰ１と第２トランジスタＴＲＮ１との接続点に接続されたデータ端子７０と、出力バッファＯＢをテストモードで動作させるテストモード制御回路７３とを備える。テストモード制御回路７３は、前記テストモードにおいて第１及び第２トランジスタＴＲＰ１，ＴＲＮ１をオンにする。【選択図】図６

Description

本発明は、半導体装置に関し、特に、出力バッファのテスト機能を有する半導体装置に関するものである。

近年、ＤＲＡＭ（Dynamic Random Access Memory）においては、スマートフォンやタブレットＰＣなどのモバイル機器向けの次世代規格である「ＷｉｄｅＩＯ」が注目されている。

ＷｉｄｅＩＯは、１６ビットや３２ビットといった従来のモバイルＤＲＡＭのＩ／Ｏビット幅を５１２ビットまで拡張し、１２．８ＧＢ／ｓｅｃの高速なデータ転送レートを実現する。従来のモバイルＤＲＡＭのパッケージではこのようなＩ／Ｏビット幅は実現できないが、ＷｉｄｅＩＯでは、ＤＲＡＭメモリチップとＳｏＣ（System on Chip）と呼ばれるコントローラチップとを重ねてワンパッケージ化し、積層したチップ間の接続にＴＳＶ（Through Substrate Via）と呼ばれる貫通電極を採用し、ＴＳＶ間をマイクロバンプで接続する。これによって、メモリチップとコントローラチップとの間を多数の配線で接続することが可能となり、チップ間をつなぐ入出力インターフェースのＩ／Ｏビット幅を拡げることができる。また、多くのメモリチップを積層することにより、大容量化を図ることも可能である。

ＷｉｄｅＩＯ ＤＲＡＭは、コントローラチップに接続される端子の数が通常のＤＲＡＭに比べて極めて多いため、各端子はマイクロバンプと呼ばれる微小電極によって構成される。マイクロバンプは非常に狭ピッチで多数配置されることから、テスト動作時においてテスタのプローブをマイクロバンプに直接接触させることは困難である。このため、ＷｉｄｅＩＯ ＤＲＡＭには、ダイレクトアクセス端子と呼ばれるテスト用のパッド電極がマイクロバンプとは別に設けられており、テスト動作時にテスタのプローブをダイレクトアクセス端子に接触させることによって信号の入出力が行われる。

またＷｉｄｅＩＯ ＤＲＡＭには、マイクロバンプに直接触れることなく、Ｉ／Ｏ回路のデータ入出力動作が正しく行われているかどうかをチェックするバウンダリスキャン機能が設けられている（例えば特許文献１、２参照）。一般に、バウンダリスキャンは、テスト回路を使ってデータ入出力端子の状態を検査する。バウンダリスキャンでは、外部からテスト信号を送り込み、その結果として得られる出力信号の状態が予期した値か否かを判断することによって信号線のオープン、ショートなどの状態を検査する。バウンダリスキャンを用いればロジックデバイスの動作状態に影響を与えることなくデータ入出力端子の状態を検査することが可能である。特許文献１には、半導体記憶装置において、高速なランダムサイクルのライト動作とバウンダリスキャンテスト動作とを選択的に実行する技術が記載されている。また、特許文献２には、半導体チップ側からリード端子に出力されるテスト電位を測定することでボンディングの良否を判別する機能を内蔵する半導体装置が記載されている。

特開２００４−２８０９２６号公報 特開平７−２２５２８５号公報

しかしながら、上述したバウンダリスキャン機能では出力段の詳細な動作確認を行うことができない。ＷｉｄｅＩＯは高集積化によってデータ端子からＩＯ回路までの距離が極めて短いため、出力段のインピーダンスを補正するためのキャリブレーション機能も省略されている。したがって、出力段のドライブ能力を確認できる新たな機能が望まれている。

上記課題を解決するため、本発明の第１の側面による半導体装置は、少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとの直列回路を含む出力バッファと、前記第１トランジスタと前記第２トランジスタの接続点に接続されたデータ端子と、前記出力バッファをテストモードで動作させるテストモード制御回路と、を備え、前記テストモード制御回路は、前記テストモードにおいて前記第１及び第２トランジスタをオンにすることを特徴とする。

また、本発明の第２の側面による半導体装置は、少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとの直列回路をそれぞれ含む複数の出力バッファと、前記複数の出力バッファに対応して設けられ、前記第１トランジスタと前記第２トランジスタの接続点にそれぞれ接続された複数のデータ端子と、前記複数の出力バッファの少なくとも一つをテストモードで動作させるテストモード制御回路と、を備え、前記テストモード制御回路は、前記テストモードにおいて前記第１及び第２トランジスタをオンにすることを特徴とする。

本発明によれば、データ入出力回路の出力段のドライブ能力を確認するテストモードを備えた半導体装置を提供することができる。

本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 半製品１０Ａの構造を説明するための模式的な断面図である。 メモリチップ２０の主面２０Ｆの平面図である。 メモリチップ２０の回路構成を説明するためのブロック図である。 本発明の第１の実施形態によるチャネルＣｈＡの回路構成を説明するためのブロック図である。 データ入出力回路６４の出力段の構成の一例を示す回路図である。 本発明の第２の実施形態であって、データ入出力回路６４の出力段の構成の他の例を示す回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。

図１に示すように、本実施形態による半導体装置１０は、メモリチップ２０とコントロールチップ３０が積層された構成を有している。メモリチップ２０はいわゆるＷｉｄｅＩＯ ＤＲＡＭであり、その主面２０Ｆには複数の表面マイクロバンプＭＦＢ及び複数のテストパッドＴＰが設けられている。主面２０Ｆとは、トランジスタなどの回路素子が形成されている側の面であり、図１に示す例ではメモリチップ２０の主面２０Ｆは下側を向いている。つまり、本実施形態ではメモリチップ２０がコントロールチップ３０上にフェイスダウン方式で積層されている。

コントロールチップ３０は、メモリチップ２０の動作を制御する半導体チップ（ＳＯＣ）であり、回路基板４０上にフェイスダウン方式で搭載されている。つまり、コントロールチップ３０は、主面３０Ｆが回路基板４０側を向き、裏面３０Ｂがメモリチップ２０側を向くように搭載されている。コントロールチップ３０の主面３０Ｆには複数の表面マイクロバンプＣＦＢが形成され、コントロールチップ３０の裏面３０Ｂには複数の裏面マイクロバンプＣＢＢが形成されている。表面マイクロバンプＣＦＢは回路基板４０に設けられた基板電極４１に接合され、裏面マイクロバンプＣＢＢはメモリチップ２０に設けられた表面マイクロバンプＭＦＢに接合されている。そして、コントロールチップ３０に設けられた内部回路は、表面マイクロバンプＣＦＢに接続されるとともに、コントロールチップ３０を貫通して設けられた貫通電極ＴＳＶ（Through Substrate Via）を介して裏面マイクロバンプＣＢＢに接続されている。

回路基板４０は、メモリチップ２０及びコントロールチップ３０が搭載された上面側に基板電極４１が設けられ、下面側に外部端子４２が設けられた構造を有している。基板電極４１と外部端子４２は、回路基板４０を貫通して設けられた図示しないスルーホール導体を介して相互に接続されている。また、基板電極４１の上面には、メモリチップ２０及びコントロールチップ３０を覆うように封止樹脂５０が設けられ、これにより１パッケージの半導体装置１０として提供される。

かかる構成により、外部端子４２を介して入力される信号（アドレス信号、コマンド信号、クロック信号、ライトデータなど）は、まずコントロールチップ３０に入力され、コントロールチップ３０による必要な信号処理を経て、メモリチップ２０に供給される。一方、メモリチップ２０から出力される信号（リードデータなど）は、コントロールチップ３０に入力され、コントロールチップ３０による必要な信号処理を経て、外部端子４２から外部に出力される。

半導体装置１０の製造工程においては、回路基板４０上にコントロールチップ３０及びメモリチップ２０を搭載した後、封止樹脂５０によってこれらのチップ２０，３０を封止しても構わないし、図２に示す半製品１０Ａを用意し、これをコントロールチップ３０及び回路基板４０に接続しても構わない。図２に示す半製品１０Ａは、メモリチップ２０とその主面２０Ｆを除く各面を覆う封止樹脂５０からなる。このような半製品１０Ａを用いれば、仕様や用途によって異なるコントロールチップ３０を適宜接続することができるため、汎用性を高めることが可能となる。

図３は、メモリチップ２０の主面２０Ｆの平面図である。

図３に示すように、メモリチップ２０の主面２０Ｆには、Ｘ方向およびＹ方向にマトリクス状に配置された４つのチャネルＣｈＡ〜ＣｈＤが設けられる。各チャネルＣｈＡ〜ＣｈＤは、それぞれが単独のＤＲＡＭとして動作可能な回路ブロックであり、したがって、メモリチップ２０は４つの独立したＤＲＡＭが１チップ化された構成を有している。

メモリチップ２０の主面２０Ｆには、各チャネルＣｈＡ〜ＣｈＤに対応する複数のマイクロバンプＭＦＢａ〜ＭＦＢｄが設けられている。各チャネルＣｈＡ〜ＣｈＤに割り当てられるデータ用のマイクロバンプＭＦＢａ〜ＭＦＢｄの数は、それぞれ例えば１２８個と非常に多く、また、電源用のマイクロバンプＭＦＢａ〜ＭＦＢｄなども多数必要であることから、チャネルＣｈＡ〜ＣｈＤごとに例えば３００個程度のマイクロバンプＭＦＢａ〜ＭＦＢｄが設けられる。このため、チップ全体で１０００個を超えるマイクロバンプＭＦＢが用いられることになる。

これらマイクロバンプＭＦＢの中には、ダイレクトアクセス端子と呼ばれるテスト用の端子が含まれる。但し、マイクロバンプＭＦＢのサイズは非常に微小であることから、テスタのプローブをダイレクトアクセス端子に接触させることは困難である。このため、各ダイレクトアクセス端子には、テスタのプローブを接触させるためのテストパッドＴＰがそれぞれ割り当てられている。テストパッドＴＰは、テスタのプローブを容易に接触させられるよう、マイクロバンプＭＦＢよりも大きな平面サイズを有している。かかる構成により、積層前、例えばウェハ状態のメモリチップ２０に対しては、テストパッドＴＰを用いて動作テストを行うことができ、コントロールチップ３０に積層した後は、コントロールチップ３０を用いてダイレクトアクセス用のマイクロバンプＭＦＢを介して動作テストを行うことができる。

図４は、メモリチップ２０の回路構成を説明するためのブロック図である。

図４において二重丸で示しているのはマイクロバンプＭＦＢであり、二重四角で示しているのはテストパッドＴＰである。また、信号名の先頭に「ＤＡ」が付されている信号及びテスト信号ＴＥＳＴは、ダイレクトアクセス端子を介して入力（又は出力）される信号である。図４に示すように、ダイレクトアクセス端子には、それぞれ対応するテストパッドＴＰが設けられている。また、信号名の末尾に「ａ」〜「ｄ」が付されている信号は、それぞれチャネルＣｈＡ〜ＣｈＤに対応する信号である。

例えば、図４に示す信号ＳＩＧａは、チャネルＣｈＡに供給される入力信号であり、アドレス信号ＡＤＤａ、コマンド信号ＣＭＤａ、チップセレクト信号ＣＳ０ａ、クロック信号ＣＬＫａ、クロックイネーブル信号ＣＫＥ０ａなどからなる。チャネルＣｈＡは、これらの入力信号ＳＩＧａを受け、リード動作やライト動作などを行う。チャネルＣｈＡがリード動作を行った場合、読み出されたリードデータＤＱａがマイクロバンプＭＦＢａを介して出力される。一方、チャネルＣｈＡがライト動作を行う場合、マイクロバンプＭＦＢａを介して入力されたリードデータＤＱａがチャネルＣｈＡに供給される。

他のチャネルＣｈＢ〜ＣｈＤも同様であり、それぞれ対応する入力信号ＳＩＧｂ〜ＳＩＧｄを受け、リードデータＤＱｂ〜ＤＱｄの出力又はライトデータＤＱｂ〜ＤＱｄの入力を行う。

一方、ダイレクトアクセス端子を介して入力される信号は、各チャネルＣｈＡ〜ＣｈＤに対して共通に入力される。ダイレクトアクセス端子を介して入力される信号としては、アドレス信号ＤＡ＿ＡＤＤ、コマンド信号ＤＡ＿ＣＭＤ、チップセレクト信号ＤＡ＿ＣＳ０、クロック信号ＤＡ＿ＣＬＫ、クロックイネーブル信号ＤＡ＿ＣＫＥ０、テスト信号ＴＥＳＴなどがある。これらの信号はチャネルＣｈＡ〜ＣｈＤに対して共通に割り当てられているため、テスト動作時においてはチャネルＣｈＡ〜ＣｈＤが並列に動作を行い、テスト結果である信号ＤＡ＿ＤＱａ〜ＤＡ＿ＤＱｄをそれぞれ対応するダイレクトアクセス用のマイクロバンプＭＦＢ又はテストパッドＴＰに出力する。

図５は、本発明の第１の実施形態によるチャネルＣｈＡの回路構成を説明するためのブロック図である。他のチャネルＣｈＢ〜ＣｈＤも基本的にチャネルＣｈＡと同じ回路構成を有していることから、重複する説明は省略する。

図５に示すように、チャネルＣｈＡは、メモリセルアレイ６０と、メモリセルアレイ６０に対するアクセス動作を行うアクセス制御回路６１を備えている。アクセス制御回路６１は、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ、チップセレクト信号ＣＳ、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥからなる入力信号ＳＩＧに基づいてメモリセルアレイ６０に対するアクセス動作を実行する。入力信号ＳＩＧは入力切替回路６２から供給される。入力切替回路６２は、通常動作用の入力信号ＳＩＧａ及びテスト動作用の入力信号ＤＡ＿ＳＩＧを受け、テスト信号ＴＥＳＴに基づいて選択した一方を入力信号ＳＩＧとしてアクセス制御回路６１に出力する。これにより、通常動作時においては通常動作用の入力信号ＳＩＧａがアクセス制御回路６１に供給され、テスト動作時においてはテスト動作用の入力信号ＤＡ＿ＳＩＧがアクセス制御回路６１に供給される。

そして、通常動作時及びテスト動作時のいずれにおいても、リード動作が実行されると、メモリセルアレイ６０から読み出されたリードデータＤＱａが切替回路６３を介してデータ入出力回路６４に供給される。そして、通常動作時においては、データ入出力回路６４に含まれる出力バッファＯＢを介して、リードデータＤＱａが外部に出力される一方、テスト動作時においては、データ入出力回路６４に含まれる出力バッファＯＢを及び入力バッファＩＢを介して、テストリードデータｔＲＤがデータ比較回路６５に供給される。かかるテスト動作の詳細については追って説明する。

また、通常動作時においてライト動作が実行されると、外部から入力されたライトデータＤＱａが入力バッファＩＢ及び切替回路６３を介してメモリセルアレイ６０に供給される。一方、テスト動作時においてライト動作が実行されると、テストデータレジスタ６６に保持されているテストライトデータｔＷＤが切替回路６３を介してメモリセルアレイ６０に供給される。テストデータレジスタ６６は、イネーブル信号ＴＰｅｎによって活性化され、アドレス用のダイレクトアクセス端子を介して入力されたテストライトデータｔＷＤを一時的に保持する役割を果たす。

テストデータレジスタ６６に保持されたテストライトデータｔＷＤと、メモリセルアレイ６０から読み出されたテストリードデータｔＲＤは、データ比較回路６５によって比較される。データ比較回路６５は、イネーブル信号ＣＭＰｅｎに応答してこれらを比較し、その結果に応じて生成したパスフェイル信号Ｐ／Ｆを出力回路６７に出力する。

イネーブル信号ＴＰｅｎ，ＣＭＰｅｎは、テストモード制御回路６８によって生成される。テストモード制御回路６８は、テスト動作時においてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤに基づいてイネーブル信号ＴＰｅｎ，ＣＭＰｅｎを生成するとともに、切替回路６３を制御する選択信号ＳＷＣ、データ入出力回路６４を制御する選択信号ＢＬＣＴＬなどを生成する。データ入出力回路６４には、クロック信号ＳＣＬＫ、バウンダリスキャン信号ＢＳＣＴＬ１，２なども供給される。

図６は、データ入出力回路６４の出力段の構成の一例を示す回路図である。

図６に示すように、データ入出力回路６４は、複数のデータ端子７０にそれぞれ接続された複数の出力バッファＯＢと、一又は複数の出力バッファＯＢをテストモードで動作させるテストモード制御回路７３と、テストモードの出力バッファＯＢの出力ノードをモニタ用テストパッドＴＰに接続するための出力回路６７とを備えている。複数のデータ端子７０は上述のデータ用マイクロバンプＭＦＢａに対応するものである。

各出力バッファＯＢは、ＰＭＯＳトランジスタＴＲ_Ｐ１及びＮＭＯＳトランジスタＴＲ_Ｎ１の直列回路からなり、ＰＭＯＳトランジスタＴＲ_Ｐ１（第１トランジスタ）は電圧源ＶＤＤＱとデータ端子７０との間に設けられたプルアップ回路７１を構成しており、ＮＭＯＳトランジスタＴＲ_Ｎ１（第２トランジスタ）はデータ端子７０とグランドとの間に設けられたプルダウン回路７２を構成している。すなわち、ＰＭＯＳトランジスタＴＲ_Ｐ１のソースは電圧源ＶＤＤＱに接続されており、ＰＭＯＳトランジスタＴＲ_Ｐ１のドレインはＮＭＯＳトランジスタＴＲ_Ｎ１のドレイン及びデータ端子７０に接続されており、ＮＭＯＳトランジスタＴＲ_Ｎ１のソースはグランドに接続されている。そしてＰＭＯＳトランジスタＴＲ_Ｐ１及びＮＭＯＳトランジスタＴＲ_Ｎ１のドレインは出力バッファＯＢの出力ノードを構成している。ＰＭＯＳトランジスタＴＲ_Ｐ１とＮＭＯＳトランジスタＴＲ_Ｎ１は、互いに実質同一のドライブ能力を有するように設計されている。

テストモード制御回路７３は、複数の出力バッファＯＢに対応して設けられた複数のＸＮＯＲゲート７４を含み、各ＸＮＯＲゲート７４の出力ノードは、対応する一つの出力バッファＯＢのＮＭＯＳトランジスタＴＲ_Ｎ１のゲートにそれぞれ接続されている。また、各ＸＮＯＲゲート７４の一方の入力ノードには、ＮＭＯＳトランジスタＴＲ_Ｎ１のゲートに入力されるデータ出力制御信号φ_１〜φ_ｎが個別に入力され、各ＸＮＯＲゲート７４の他方の入力ノードには、各ＸＮＯＲゲート７４に共通のテストモード選択信号ＴＳＳが入力される。テストモード選択信号ＴＳＳが「Ｌ」、且つ、データ出力制御信号φ_１〜φ_ｎが「Ｌ」のとき、各ＸＮＯＲゲート７４の出力レベルが「Ｈ」となるので、すべての出力バッファＯＢのＮＭＯＳトランジスタＴＲ_Ｎ１がオン状態となる。なおテストモード制御信号は各ＸＮＯＲゲート７４に対して別々に供給される独立の信号であってもよい。

出力回路６７は、複数のトランスファゲート７６を含み、各トランスファゲート７６の一端は対応する一つのデータ端子７０（出力バッファＯＢの出力ノード）に接続されている。また各トランスファゲート７６の他端はモニタ用テストパッドＴＰに対して並列接続されている。テストパッドＴＰは、すべてのデータ端子７０に共通の外部端子であり、テストモードではいずれか一つのデータ端子とテストパッドＴＰとの間の導通が確保されるように各トランスファゲート７６が制御される。

以上の構成において、通常モードではテストモード選択信号ＴＳＳに「Ｈ」レベルが供給され、各ＸＮＯＲゲート７４の出力信号は一方の入力ノードに入力されるデータ出力制御信号φ_１〜φ_ｎに応じて変化し、これにより各ＮＭＯＳトランジスタＴＲ_Ｎ１のゲートにはデータ出力制御信号φ_１〜φ_ｎがそのまま供給される。データ端子７０の出力信号を「Ｈ」とするときにはＰＭＯＳトランジスタＴＲ_Ｐ１がオン、ＮＭＯＳトランジスタＴＲ_Ｎ１がオフとなるように「Ｌ」のデータ出力制御信号φ_１〜φ_ｎが供給される。またデータ端子７０の出力信号を「Ｌ」とするときにはＰＭＯＳトランジスタＴＲ_Ｐ１がオフ、ＮＭＯＳトランジスタＴＲ_Ｐ１がオンとなるように「Ｈ」のデータ出力制御信号φ_１〜φ_ｎが供給される。すなわち、通常モードでは、ＰＭＯＳトランジスタＴＲ_Ｐ１及びＮＭＯＳトランジスタＴＲ_Ｎ１のどちらか一方のみがオンとなるように制御される。

一方、テストモードではテストモード選択信号ＴＳＳに「Ｌ」レベルが供給される。したがって、データ出力制御信号φ_１〜φ_ｎが「Ｌ」になると、ＰＭＯＳトランジスタＴＲ_Ｐ１とＮＭＯＳトランジスタＴＲ_Ｎ１の両方が同時にオンになり、ＰＭＯＳトランジスタＴＲ_Ｐ１及びＮＭＯＳトランジスタＴＲ_Ｎ１には電圧源ＶＤＤＱからグランドＧＮＤに向かう電流Ｉｄが流れる。

上記のように、本実施形態においてはテストモード選択信号ＴＳＳが「Ｌ」レベルのときにすべての出力バッファＯＢのＰＭＯＳトランジスタＴＲ_Ｐ１とＮＭＯＳトランジスタＴＲ_Ｎ１がオンとなるが、テスト対象として選択された一つの出力バッファＯＢのＰＭＯＳトランジスタＴＲ_Ｐ１とＮＭＯＳトランジスタＴＲ_Ｎ１だけがオンとなるように各ＸＮＯＲゲート７４を個別に制御にすることも可能である。

次に、データ端子７０に接続された複数のトランスファゲート７６のうちの一つをオンにする。これにより、テストパッドＴＰにはＮＭＯＳトランジスタＴＲ_Ｎ１のドレイン・ソース間電圧Ｖｄｓ_Ｎが現れる。このとき、ＰＭＯＳトランジスタＴＲ_Ｐ１のドレイン・ソース間電圧Ｖｄｓ_ＰはＶＤＤＱ−Ｖｄｓである。また電流Ｉｄは電圧源ＶＤＤＱに流れる電流であり、当該半導体装置の消費電流から知ることができる。したがって、ＰＭＯＳトランジスタＴＲ_Ｐ１とＮＭＯＳトランジスタＴＲ_Ｎ１のドライブ能力（インピーダンス）が分かり、異常がある場合にはそれを検出することが可能となる。

以上により、１つの出力バッファＯＢのドライブ能力をテストが完了する。その後、オンにするトランスファゲート７６を順次切り替えることにより、すべての出力バッファＯＢ全体のドライブ能力をテストすることができる。

以上説明したように、本実施形態による半導体装置１０は、出力バッファＯＢを構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方を同時にオンにするテストモード制御回路７３と、出力バッファＯＢの出力ノードとテストパッドＴＰとを接続する出力回路６７とを備えるので、出力バッファＯＢのドライブ能力をテストすることができる。

図７は、本発明の第２の実施形態であって、データ入出力回路６４の出力段の構成の他の例を示す回路図である。

図７に示すように、このデータ入出力回路６４は、各出力バッファＯＢのプルアップ回路７１が２つのＰＭＯＳトランジスタＴＲ_Ｐ１、ＴＲ_Ｐ２の並列回路からなり、プルダウン回路７２が２つのＮＭＯＳトランジスタＴＲ_Ｎ１、ＴＲ_Ｎ２の並列回路からなることを特徴としている。第２のＰＭＯＳトランジスタＴＲ_Ｐ２は、第１のＰＭＯＳトランジスタＴＲ_Ｐ１の２倍のチャネル幅を有しており、第２のＮＭＯＳトランジスタＴＲ_Ｎ２は、第１のＮＭＯＳトランジスタＴＲ_Ｎ１の２倍のチャネル幅を有している。すなわち、各出力バッファＯＢは、ドライブ能力が異なる複数の出力ドライバの並列回路を備えている。

出力バッファＯＢの出力インピーダンスは適宜キャリブレーションされるものではなく固定的である。だたし、出力バッファＯＢのドライブ強度はモードレジスタ（不図示）からの制御により「ノーマル（強）」と「ウィーク（弱）」のどちらかに設定可能である。ドライブ強度「ノーマル」が選択されたときにはドライブ能力が１倍（ｘ１）及び２倍（ｘ２）のすべてのトランジスタ（ＴＲ_Ｐ１、ＴＲ_Ｐ２、ＴＲ_Ｎ１、ＴＲ_Ｎ２）が使用される。また、ドライブ強度「ウィーク」が選択されたときにはドライブ能力が２倍（ｘ２）のトランジスタ（ＴＲ_Ｐ１、ＴＲ_Ｎ１）だけが使用され、ドライブ能力が１倍（ｘ１）のトランジスタ（ＴＲ_Ｐ２、ＴＲ_Ｎ２）は使用されない。

本実施形態において、各出力バッファＯＢの２つのＮＭＯＳトランジスタＴＲ_Ｎ１、ＴＲ_Ｎ２は２つのＸＮＯＲゲート７４ａ，７４ｂによって互いに独立に制御される。例えば、第１のテストモード選択信号ＴＳＳａだけが「Ｌ」、且つ、データ出力制御信号φ_１〜φ_ｎが「Ｌ」のときには第１のＮＭＯＳトランジスタＴＲ_Ｎ１だけがオンになるため、図６の場合と同様に、ＰＭＯＳトランジスタＴＲ_Ｐ１及びＮＭＯＳトランジスタＴＲ_Ｎ１には電圧源ＶＤＤＱからグランドＧＮＤに向かう電流Ｉｄが流れる。

また、第２のテストモード選択信号ＴＳＳｂだけが「Ｌ」、且つ、データ出力制御信号φ_１〜φ_ｎが「Ｌ」のときには第２のＮＭＯＳトランジスタＴＲ_Ｎ２だけがオンになるため、ＰＭＯＳトランジスタＴＲ_Ｐ２及びＮＭＯＳトランジスタＴＲ_Ｎ２には電圧源ＶＤＤＱからグランドＧＮＤに向かって２倍の電流２Ｉｄが流れる。

さらに、第１及び第２のテストモード選択信号ＴＳＳａ，ＴＳＳｂの両方が「Ｌ」、且つ、データ出力制御信号φ_１〜φ_ｎが「Ｌ」のときには第１及び第２のＮＭＯＳトランジスタＴＲ_Ｎ１、ＴＲ_Ｎ２の両方がオンになるため、電圧源ＶＤＤＱからグランドＧＮＤに向かって３倍の電流３Ｉｄが流れる。

以上のように、本実施形態においては、出力バッファＯＢのプルダウン回路７２を構成する第１及び第２のＮＭＯＳトランジスタＴＲ_Ｎ１、ＴＲ_Ｎ２の中からオンにするものを選択し、ドライブ能力比を変えることで異なるＩｄ、Ｖｄｓの特性を確認することができ、出力バッファのドライブ能力のさらに詳細な解析が可能である。本テストは、例えば、パッケージング前のテスタを用いるウエハテストで実施されるものであるが、本テストの結果をモードレジスタに書込むことにより、各出力バッファＯＢのドライブ能力を「ノーマル」又は「ウィーク」に適切に設定することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態においては、ＷｉｄｅＩＯ ＤＲＡＭのデータ入出力回路を例に挙げたが、本発明はドライブ能力のテストを必要とする種々のデータ入出力回路に適用可能である。また、第２の実施形態においては、プルアップ回路７１及びプルダウン回路７２が２つのトランジスタでそれぞれ構成されているが、３つ以上のトランジスタを用いて構成されていてもよい。更に、第２の実施の形態では、ドライブ能力が１倍、２倍のトランジスタが設けられていたが、例えば、４倍、８倍及び１６倍のトランジスタを更に並列に設けても良い。また、図１の実施形態では、積層されたメモリチップは単層であるが、４層等の多層のメモリチップをコントロールチップ上に積層しても良い。

１０ 半導体装置
１０Ａ 半導体装置の半製品
２０ メモリチップ
２０Ｆ メモリチップの主面
３０ コントロールチップ
３０Ｂ コントロールチップの裏面
３０Ｆ コントロールチップの主面
４０ 回路基板
４１ 基板電極
４２ 外部端子
５０ 封止樹脂
６０ メモリセルアレイ
６１ アクセス制御回路
６２ 入力切替回路
６３ 切替回路
６４ データ入出力回路
６５ データ比較回路
６６ テストデータレジスタ
６７ 出力回路
６８ テストモード制御回路
７０ データ端子
７１ プルアップ回路
７１ 出力バッファ
７１ プルアップ回路
７２ プルダウン回路
７３ テストモード制御回路
７４ ＸＮＯＲゲート
７４ａ，７４ｂ ＸＮＯＲゲート
７６ モニタ用トランスファゲート
ＴＲ_Ｐ１，ＴＲ_Ｐ２ ＰＭＯＳトランジスタ
ＴＲ_Ｎ１，ＴＲ_Ｎ２ ＮＭＯＳトランジスタ

Claims (13)

1. 少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとの直列回路を含む出力バッファと、
   前記第１トランジスタと前記第２トランジスタの接続点に接続されたデータ端子と、
   前記出力バッファをテストモードで動作させるテストモード制御回路と、を備え、
   前記テストモード制御回路は、前記テストモードにおいて前記第１及び第２トランジスタをオンにすることを特徴とする半導体装置。
2. 前記データ端子よりも大きな平面サイズを有するテストパッドと、
   前記テストモードで動作する出力バッファの前記接続点を前記テストパッドに接続するトランスファゲートとをさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記第１トランジスタはＰＭＯＳトランジスタであり、
   前記第２トランジスタはＮＭＯＳトランジスタであり、
   前記ＰＭＯＳトランジスタのソースは第１の電圧源に接続されており、
   前記ＰＭＯＳトランジスタのドレインは前記ＮＭＯＳトランジスタのドレイン及び前記データ端子に接続されており、
   前記ＮＭＯＳトランジスタのソースは前記第１の電圧源よりも低い第２の電圧源に接続されている、請求項１又は２に記載の半導体装置。
4. 前記テストモード制御回路は、前記ＮＭＯＳトランジスタに対応して設けられたＸＮＯＲゲートを含み、
   前記ＸＮＯＲゲートは、データ出力制御信号が入力される第１の入力ノードと、テストモード選択信号が入力される第２の入力ノードと、前記ＮＭＯＳトランジスタのゲートに接続された出力ノードとを有し、前記データ出力制御信号の論理レベルによらず前記テストモード選択信号に従って前記ＮＭＯＳトランジスタをオンにする、請求項３に記載の半導体装置。
5. 前記出力バッファは、
   複数の第１トランジスタの並列回路と複数の第２トランジスタの並列回路との直列回路を含み、
   前記テストモード制御回路は、前記テストモードにおいて少なくとも一つの前記第１トランジスタ及び少なくとも一つの前記第２トランジスタをオンにする、請求項１又は２に記載の半導体装置。
6. 前記複数の第１トランジスタの各々はＰＭＯＳトランジスタであり、
   前記複数の第２トランジスタの各々はＮＭＯＳトランジスタであり、
   前記複数のＰＭＯＳトランジスタの各々のソースは第１の電圧源に接続されており、
   前記複数のＰＭＯＳトランジスタの各々のドレインは前記複数のＮＭＯＳトランジスタの各々のドレイン及び前記データ端子に接続されており、
   前記複数のＮＭＯＳトランジスタの各々のソースは前記第１の電圧源よりも低い第２の電圧源に接続されている、請求項５に記載の半導体装置。
7. 前記テストモード制御回路は、前記複数のＮＭＯＳトランジスタに対応して設けられた複数のＸＮＯＲゲートを含み、
   前記複数のＸＮＯＲゲートの各々は、データ出力制御信号が入力される第１の入力ノードと、テストモード選択信号が入力される第２の入力ノードと、前記ＮＭＯＳトランジスタのゲートに接続された出力ノードとを有し、前記データ出力制御信号の論理レベルによらず前記テストモード選択信号に従って前記ＮＭＯＳトランジスタをオンにする、請求項６に記載の半導体装置。
8. 前記複数のＰＭＯＳトランジスタの並列回路は、第１のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタよりも大きなチャネル幅を有する第２のＰＭＯＳトランジスタとを含み、
   前記複数のＮＭＯＳトランジスタの並列回路は、第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタよりも大きなチャネル幅を有する第２のＮＭＯＳトランジスタとを含む、請求項６又は７に記載の半導体装置。
9. 半導体基板と、
   前記半導体基板上に形成された半導体集積回路と、
   前記半導体基板を貫通するように設けられた貫通電極とを備え、
   前記半導体集積回路は、前記出力バッファ、前記テストモード制御回路、及び前記トランスファゲートを含み、
   前記出力バッファの前記出力ノードは、前記貫通電極に接続されており、
   前記データ端子は、前記貫通電極の一端に設けられたマイクロバンプであり、
   前記テストパッドは、前記マイクロバンプと同一平面上に設けられている、請求項１乃至８のいずれか一項に記載の半導体装置。
10. 少なくとも１つの第１トランジスタと少なくとも１つの第２トランジスタとの直列回路をそれぞれ含む複数の出力バッファと、
    前記複数の出力バッファに対応して設けられ、前記第１トランジスタと前記第２トランジスタの接続点にそれぞれ接続された複数のデータ端子と、
    前記複数の出力バッファの少なくとも一つをテストモードで動作させるテストモード制御回路と、を備え、
    前記テストモード制御回路は、前記テストモードにおいて前記第１及び第２トランジスタをオンにすることを特徴とする半導体装置。
11. 前記データ端子よりも大きな平面サイズを有するテストパッドと、
    前記テストモードで動作する一つの出力バッファ又は複数の出力バッファのうちの一つの前記接続点を前記テストパッドに接続する出力回路とをさらに備える、請求項１０に記載の半導体装置。
12. 前記テストモード制御回路は、前記複数の出力バッファのすべてを同時にテストモードで動作させる、請求項１０又は１１に記載の半導体装置。
13. 前記複数の出力バッファの各々は、
    複数の第１トランジスタの並列回路と複数の第２トランジスタの並列回路との直列回路を含み、
    前記テストモード制御回路は、前記テストモードにおいて少なくとも一つの前記第１トランジスタ及び少なくとも一つの前記第２トランジスタをオンにする、請求項１０乃至１２のいずれか一項に記載の半導体装置。

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