JP2013131533A - 半導体装置 - Google Patents

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Abstract

【課題】チップ内の配線領域の増加を抑制することができる半導体装置を提供する。
【解決手段】第１の半導体チップ（Ｃ１）は、テスト信号が供給され得るテスト用パッドであって外部端子とは接続されない当該テスト用パッド（ｔｐａ １〜ｌ、ｔｐｃｍ １〜ｍ、ｔｐｃｓ １、ｔｐｃｋ、ｔｐｃｋｅ １、ｔｐＤＱ １ｉ−ｋｉ（ｉ＝ａ、ｂ、ｃ、ｄ））と、テスト信号が供給され得るテスト端子であって第２の半導体チップを介さずに外部端子（ＤＡ）と接続された当該テスト端子（ｔｂａ １〜ｌ、ｔｂｃｍ １〜ｍ、ｔｂｃｓ １、ｔｂｃｋ、ｔｂｃｋｅ １、ｔｂＤＱ １ｉ〜ｋｉ）と、テスト信号と制御信号とのいずれかを選択する選択回路（ＳＷＵ２１〜ＳＷＵ２４）と、を有し、テスト用パッドとテスト端子とが選択回路の１つの入力ノード（ｔ１Ｎ２ １〜ｌ、ｔ２Ｎ２ １〜ｍ＋１、ｔ３Ｎ２ １〜２、ｔＢＮ２ １ａ〜ｋａ）に共通に接続される。
【選択図】図６

Description

本発明は、半導体装置に関する。
特許文献１には、回路基板上に、複数の半導体装置（貫通電極を有した半導体チップ）を積み重ね、該貫通電極を介して、複数の半導体装置を電気的に接続することで、回路基板に対して半導体チップを高密度に実装可能な構成とされた積層型半導体装置が開示されている。
特開２００９−１０３９０号公報
特許文献１に記載の積層型半導体装置は、それぞれの半導体チップを積層する前の段階において、各半導体チップが備えるパッド１２０（テスト用パッド）を用いて、まず各半導体チップのテストを行う。そしてテスト後、各半導体チップのパッド１２０が形成された領域にパッド１２０を貫通し、かつ、パッド１２０と絶縁された第１貫通電極１５５を形成する。そして、半導体チップを積層後に、この第１貫通電極１５５をチップ選択信号の伝達に使用している。
つまり、特許文献１に記載されているような積層型半導体装置を、半導体チップの積層後にテストする際には、通常動作に使用する貫通電極を用いてテスト信号を入出力することでそれぞれの半導体チップのテストを行うこととなる。しかしながら、この方法で積層型半導体装置のテストを行う場合、次のような問題があった。
すなわち、メモリチップと、このメモリチップを制御する制御用チップとを互いに積層して貫通電極で接続した積層型半導体装置において、通常動作では制御用半導体チップを経由してメモリチップの動作が制御される。従って、メモリチップと制御用チップとを積層して積層型半導体装置とした後に、メモリチップをテストする場合、制御用チップの各種回路を経由してメモリチップにテスト信号を供給してメモリチップをテストする必要がある。そのため、不良があった場合には、メモリチップと制御用チップのどちらに欠陥があるかを特定することが困難であった。このことから、複数の半導体チップを互いに積層し貫通電極で接続した積層型半導体装置において、通常動作時とは異なる経路でテスト信号を伝送するテスト専用の貫通電極を配置することが望まれている。
しかしながら、テスト専用の貫通電極として半導体チップの動作を制御するためには、メモリチップ内に、複数のテスト用貫通電極を配置する領域が必要となる。このため、これら複数のテスト用貫通電極から供給されたテスト信号を、メモリチップ内を伝達させるための配線が増加し、メモリチップ内の配線領域が増加し、メモリチップのチップサイズが増大してしまうという問題があった。
本発明は、第１の半導体チップと、前記第１の半導体チップを制御する制御信号を出力する第２の半導体チップと、を含んで構成される半導体装置であって、前記第１の半導体チップは、テスト信号が供給され得るテスト用パッドであって外部端子とは接続されない当該テスト用パッドと、前記テスト信号が供給され得るテスト端子であって前記第２の半導体チップを介さずに外部端子と接続された当該テスト端子と、前記テスト信号と前記制御信号とのいずれかを選択する選択回路と、を有し、前記テスト用パッドと前記テスト端子とが前記選択回路の１つの入力ノードに共通に接続されることを特徴とする半導体装置である。
本発明によれば、テスト用パッドとテスト端子（テスト用貫通電極）とが選択回路の１つの入力ノードに共通に接続される。この選択回路の１つの入力ノードを、第１の半導体チップ内を伝達するテスト信号に用いることができる。そのため、テスト端子を配置した際の第１の半導体チップ（メモリチップ）において、テスト端子からテスト信号用の配線を設ける必要はなくなり、第１の半導体チップ内の配線領域の増加を抑制でき、第１の半導体チップのチップサイズの増大を抑制することができる。
積層型半導体装置１０の概略構成を示す断面図である。 貫通電極ＴＳＶの接続関係を模式的に表した図である。 貫通電極ＴＳＶＭ１の基本構造を示す断面図である。 積層型半導体装置１０における各チップ間の電気的接続を示す概念図である。 チップＣ１の平面図である。 チップＣ１の詳細を示すブロック図である。 チップＣ０〜Ｃ４を積層したときの、各チップ間の接続関係を示す図である。 第２の実施形態におけるチップＣ１の詳細を示すブロック図である。 積層型半導体装置１０ｂの概略構成を示す断面図である。
［第１の実施形態］
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
本実施形態では、一例として、積層型半導体装置１０が、４つのメモリチップと、ＳＯＣ（System-on-a-chip）チップとを備える場合について説明する。また、本実施形態では、積層型半導体装置が、この５つの半導体チップを貫通電極ＴＳＶ（Through Silicon Via）技術を用いて、１つのパッケージに実装する一例について説明する。
図１は、本実施形態における積層型半導体装置１０の概略構成を示す断面図である。
図１において、積層型半導体装置１０は、４つのメモリチップ（以下、チップＣ１〜チップＣ４とする）と、ＳＯＣチップ（以下、チップＣ０とする）と、パッケージ基板１１と、を備えている。
チップＣ０及びチップＣ１〜チップＣ４は、パッケージ基板１１上に積層されており、封止樹脂１２で封止されている。すなわち、パッケージ基板１１は、複数の半導体チップを実装し、複数の半導体チップ及びパッケージ基板１１が同一の封止樹脂１２によって封止されている。なお、チップＣ０に積層されるチップの数は４つに限定されるものではない。また、以下では、チップＣ０〜Ｃ４は、フェースダウン型で互いに積層されていることとして、本実施形態の積層型半導体装置１０について説明するが、チップＣ０〜Ｃ４の積層形態はフェースダウン型に限定されるものではなく、フェースアップ型であっても構わない。
また、パッケージ基板１１において、封止樹脂１２で覆われている面の反対側の面には、一群の外部接続端子ＴＥが形成されている。一群の外部接続端子ＴＥ各々は、例えば、半田ボールであり、積層型半導体装置１０と外部装置（図１において不図示）とを電気的に接続する。
チップＣ０〜チップＣ４各々は、複数の貫通電極ＴＳＶを含んでいる。チップＣ０〜チップＣ４は、これら貫通電極ＴＳＶ、及びバンプ電極１３を介して接続される。例えば、チップＣ１における貫通電極ＴＳＶとチップＣ２における貫通電極ＴＳＶとは、チップＣ１の裏面側（図１において上方向）に設けられたバンプ電極１３とチップＣ２の表面側（図１において下方向）に設けられたバンプ電極１３とにより接続される。
さらに、チップＣ０の貫通電極ＴＳＶは、チップＣ０の表面側に設けられたバンプ電極１３、及びパッケージ基板１１の再配線層（図１において不図示）を介して、一群の外部接続端子ＴＥに接続される。このようにして、チップＣ１〜チップＣ４は、チップＣ０、及び一群の外部接続端子ＴＥを介して積層型半導体装置１０の外部にある外部装置、例えば、ＣＰＵ等の演算装置やテスト動作時においては、テスト装置と接続され、チップＣ０の制御のもと、各チップにおける動作を実行する。
チップＣ０の複数の貫通電極ＴＳＶは、制御回路と電気的に接続された４群の貫通電極ＴＳＶ ｃｈ Ａ〜貫通電極ＴＳＶ ｃｈ Ｄを構成する貫通電極ＴＳＶ’と、制御回路と電気的に接続されない１群の貫通電極ＴＳＶ ＤＡを構成する貫通電極ＴＳＶとを含む。
チップＣ１〜チップＣ４に形成された複数の貫通電極ＴＳＶのうち、チップＣ０の貫通電極ＴＳＶ’とバンプ電極１３を介して図中縦方向に接続される複数の貫通電極ＴＳＶは、貫通電極ＴＳＶ’、及び複数のバンプ電極１３とともに、４群の貫通電極ＴＳＶ ｃｈ Ａ〜ＴＳＶ ｃｈ Ｄを構成する。また、チップＣ１〜チップＣ４に形成された複数の貫通電極ＴＳＶのうち、チップＣ０の貫通電極ＴＳＶとバンプ電極１３を介して図中縦方向に接続される複数の貫通電極ＴＳＶは、貫通電極ＴＳＶ、及び複数のバンプ電極１３とともに、１群の貫通電極ＴＳＶ ＤＡを構成する。
図２は、チップＣ０の貫通電極ＴＳＶ及びチップＣ１〜チップＣ４の貫通電極ＴＳＶの接続関係を模式的に表した図である。図２（ａ）は、チップＣ０に形成された貫通電極の接続関係として、貫通電極ＴＳＶＳ１と貫通電極ＴＳＶＳ２の２種類を示している。貫通電極ＴＳＶＳ１は、チップＣ０内の制御回路を介して後述のチップＣ１〜Ｃ４に形成された貫通電極ＴＳＶＭと接続されるものであり、例えば、上述のチップＣ０の４群の貫通電極ＴＳＶ ｃｈ Ａ〜貫通電極ＴＳＶ ｃｈ Ｄを構成する貫通電極ＴＳＶ’に対応する。
また、貫通電極ＴＳＶＳ２は、チップＣ０の内部の制御回路を介さずに貫通電極ＴＳＶＭと接続されるものであり、例えば、上述のチップＣ０の１群の貫通電極ＴＳＶ ＤＡを構成する貫通電極ＴＳＶに対応する。
一方、図２（ｂ）は、チップＣ１〜Ｃ４に形成された貫通電極の接続関係として、貫通電極ＴＳＶＭ１と貫通電極ＴＳＶＭ２の２種類を示している。貫通電極ＴＳＶＭ１は、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶＭ１が短絡され、これら貫通電極ＴＳＶＭ１によって１本の配線が構成され、チップＣ１〜Ｃ４のそれぞれに設けられた内部回路が接続されている。例えば上述の４群の貫通電極ＴＳＶ ｃｈ Ａ〜貫通電極ＴＳＶ ｃｈ Ｄの一部や１群の貫通電極ＴＳＶ ＤＡを構成する貫通電極が、貫通電極ＴＳＶＭ１に相当する。
また、貫通電極ＴＳＶＭ２は、平面視で異なる位置に設けられた他チップの貫通電極ＴＳＶＭ２と短絡されている。この種の貫通電極ＴＳＶＭ２に対しては、各チップにおいて平面視で所定の位置に設けられた貫通電極ＴＳＶＭ２ａに各チップの内部回路が接続されている。これにより、各チップに設けられた内部回路に対して選択的に情報を入力することが可能となる。例えば、上述の４群の貫通電極ＴＳＶ ｃｈ Ａ〜ＴＳＶ ｃｈ Ｄの一部であり、後述のチップセレクト信号、テストチップセレクト信号、クロックイネーブル信号、及び、テストクロックイネーブル信号を伝送する貫通電極が貫通電極ＴＳＶＭ２に相当する。
図３は、図２（ｂ）の貫通電極ＴＳＶＭ１の基本構造を示す断面図である。図３に示すように、貫通電極ＴＳＶＭ１はシリコン基板３０及びその表面の層間絶縁膜３１１を貫通する基板貫通部３２、各配線層３１２〜３１５に設けられたパッド３６１〜３６４、パッド間を接続する複数のスルーホール電極ＴＨ、裏面バンプ３４及び表面バンプ３５を含む。尚、基板貫通部３２の周囲には、絶縁リング３３が設けられており、これによってＴＳＶＭ１とトランジスタ領域との絶縁が確保される。
シリコン基板３０の裏面側における基板貫通部３２の端部は、裏面バンプ３４で覆われている。裏面バンプ３４は、他のチップに設けられた表面バンプ３５と接続する電極であり、これら裏面バンプ３４及び表面バンプ３５は、図１のバンプ電極１３に対応する。表面バンプ３５は、各配線層３１２〜３１５に設けられたパッド３６１〜３６４及びパッド間を接続する複数のスルーホール電極ＴＨを介して、基板貫通部３２の端部に接続される。なお、図示しない内部回路との接続は、配線層３１２〜３１５に設けられたパッド３６１〜３６４から引き出される内部配線（不図示）を介して行われる。
図４は、図１に示す積層型半導体装置１０における各チップ間の電気的接続を示す概念図である。図４においては、チップＣ１〜チップＣ４の一例として、いわゆるワイドＩＯＤＲＡＭと呼ばれる半導体チップを用いた場合の積層型半導体装置１０を示している。
ワイドＩＯＤＲＡＭとは、複数のＤＲＡＭ（Dynamic Random Access Memory）を１つの半導体チップ（以下、単にチップと呼ぶことがある）上に配置して構成したものである。チップ上のＤＲＡＭは、それぞれチャネルと呼ばれる。つまり、図４は、４つのＤＲＡＭをそれぞれチャネルｃｈ Ａ〜チャネルｃｈ ＤとするワイドＩＯＤＲＡＭを、チップＣ０上に４つ積層した積層型半導体装置１０の一例を示している。なお、１チップにおけるＤＲＡＭ（つまり、チャネル）の個数は４個に限られるものではない。
図４において、１つのチップにおけるチャネルｃｈ Ａ〜チャネルｃｈ Ｄには、チップＣ０から、それぞれ互いに独立にデータＤＱ、コマンド並びにアドレス（アドレス信号Ａｄｄ／コマンド信号ＣＭＤ）、及びクロック信号ＣＬＫ等の制御信号が供給される。この構成により、１つのチップのチャネルｃｈ Ａ〜チャネルｃｈ Ｄ各々は、チップＣ０に配置された制御回路（制御回路ｃｈ Ａ〜制御回路ｃｈ Ｄ）の制御により、例えば、リード動作、ライト動作、リフレッシュ動作などの各種動作を独立に実行することができる。
また、図４に示すように、複数のチップ間において、同一のチャネル同士では、データＤＱ、コマンド並びにアドレス（アドレス信号Ａｄｄ／コマンド信号ＣＭＤ）、及び、クロック信号ＣＬＫ等の制御信号が、各チャネルに対応して設けられた制御回路から共通に供給される。
チップＣ０の複数の制御回路から複数のチップに共通に供給されるデータＤＱ、コマンド並びにアドレス（アドレス信号Ａｄｄ／コマンド信号ＣＭＤ）、及び、クロック信号ＣＬＫ等の制御信号は、図１に示す４群の貫通電極ＴＳＶ ｃｈ Ａ〜貫通電極ＴＳＶ ｃｈ Ｄを介して伝達される。ここで、４群の貫通電極ＴＳＶ ｃｈ Ａ〜貫通電極ＴＳＶ ｃｈ Ｄは、それぞれ各チップのチャネルｃｈ Ａ〜チャネルｃｈ Ｄに対応して設けられる。つまり、複数の制御信号を伝達する制御信号経路各々は、図１に示す１群の貫通電極ＴＳＶ ｃｈ Ａ〜貫通電極ＴＳＶ ｃｈ Ｄから構成される。
更に、チップＣ０からは、複数の制御回路を介さずに、つまり、図１に示す積層型半導体装置１０の一群の外部接続端子ＴＥから、チップＣ０とチップＣ１が接続されるバンプ電極１３までの間に制御回路を挿入せずに接続された信号経路を経て、テストデータｔＤＱ、テストアドレス並びにテストコマンド（テストアドレス信号ｔＡｄｄ／テストコマンド信号ｔＣＭＤ）、及び、テストクロック信号ｔＣＬＫ等のテスト信号が、複数のチップ（チップＣ１〜チップＣ４）に供給される。つまり、複数のテスト信号を伝達するテスト信号経路各々は、図１に示す１群の貫通電極ＴＳＶ ＤＡから構成される。
これら複数のテスト信号を伝達する複数の信号経路は、チップＣ０と複数のチップＣ１〜チップＣ４を積層した積層型半導体装置１０において、積層型半導体装置１０の一群の外部接続端子ＴＥから、チップＣ０の複数の制御回路を通過することなく各チップに接続されている。つまり、これらの複数のテスト信号を伝達する複数の信号経路に対応して設けられた積層型半導体装置１０の一群の外部接続端子ＴＥからテスト信号を供給することで、チップＣ０とチップＣ１〜チップＣ４を積層した後でも、チップＣ０の制御回路を介することなく各チップにアクセスすることが可能となる。なお、詳細は後述するが、第１の実施形態においては、複数のテスト信号は、各チップの４つのチャネルで互いに共有される。
図５は、チップＣ１の平面図である。他のチップＣ２〜チップＣ４もこのチップＣ１と同一の構成である。以下、チップＣ１の構成について説明する。
図４で示した４つのチャネルｃｈ Ａ〜チャネルｃｈ Ｄは、図５に示すように平面的に２×２の行列状に配置されている。
各チャネルが形成される領域には、各チャネルに対応する内部制御回路やメモリセルアレイを含む記憶領域部等（図５において不図示）が形成される。
さらに、各チャネルが形成される領域に隣接して、複数の貫通電極がマトリクス状に配置される貫通電極アレイ（ＴＳＶアレイ）が、チャネル毎に形成される。
つまり、図１に示した４群の貫通電極ＴＳＶ ｃｈ Ａ〜貫通電極ＴＳＶ ｃｈ Ｄが、それぞれ対応するチャネルが形成される領域の貫通電極アレイに配置される。例えば、複数の貫通電極ＴＳＶ ｃｈ Ａは、チャネルｃｈ Ａが形成される領域に隣接したＴＳＶアレイ(ｃｈ Ａ ＆ＤＡ)に配置される。他の３群の貫通電極ＴＳＶ ｃｈ Ｂ〜貫通電極ＴＳＶ ｃｈ Ｄについても、同様に各チャネルが形成される領域に隣接したＴＳＶアレイに配置される。また、図１に示す１群の貫通電極ＴＳＶ ＤＡは、４つのＴＳＶアレイに分割して配置される。
つまり、それぞれのＴＳＶアレイ（ｃｈ ｉ ＆ＤＡ）には（ｉ＝ａ，ｂ，ｃ，ｄ）、自身が対応するチャネルの制御信号を転送する１群の貫通電極ＴＳＶ ｃｈ ｉと、テスト信号を転送する貫通電極ＴＳＶ ＤＡの一部が配置されることになる。
また、チップＣ１には、図３に示すように複数のテストパッドＰａｄが、ＴＳＶアレイ（ｃｈ ａ ＆ＤＡ）とＴＳＶアレイ（ｃｈ ｂ ＆ＤＡ）とを含むＴＳＶアレイ列とＴＳＶアレイ（ｃｈ ｃ ＆ＤＡ）とＴＳＶアレイ（ｃｈ ｄ ＆ＤＡ）とを含むＴＳＶアレイ列とに挟まれて配置されている。これら複数のテストパッドＰａｄは、チップＣ１をウェハ状態で試験するときに、つまり、チップＣ１をチップＣ０（コントローラチップ）に積層する前にチップ（ＤＲＡＭチップ）を試験するときに使用される。
具体的には、外部のテスト装置のプローブを各パッドに接触させ、テスト装置とメモリチップとの間でテストデータｔＤＱ、テストアドレス並びにテストコマンド（テストアドレス信号ｔＡｄｄ／テストコマンド信号ｔＣＭＤ）、及び、テストクロック信号ｔＣＬＫ等のテスト信号をやり取りさせる。テスト信号をやり取りすることにより、チップＣ０内のメモリセルアレイにおける各メモリセルにテストデータを書き込み、書き込んだテストデータが正しく読み出されるか否かをテスト装置により判定する。
なお、詳細は後述するが、これら複数のテストパッドＰａｄは、それぞれ対応する１つの貫通電極ＴＳＶ ＤＡに対応して設けられる。好ましくは、互いに対応して設けられたテストパッドと貫通電極ＴＳＶ ＤＡとは、実質的に同一のテスト信号を受け取るように構成される。
続いて、チップＣ１〜チップＣ４の内部構成について、メモリチップＣ１を例にして、図６を用いて詳細に説明する。図６は、チップＣ１の詳細を示すブロック図である。
なお、図６において、二重丸で示す符号はチップＣ１の入出力端子としての貫通電極、表面バンプ及び裏面バンプを包括して示している。以降、図６の説明においては、発明の理解を容易にするためにこれら二重丸で示す符号を単にバンプと呼ぶこともある。また、二重四角で示す符号は、図４に示したテストパッドＰａｄを示す。
チップＣ１は、テスト信号入力部ＴＩＮＵ、４つのチャネルｃｈ Ａ〜チャネルｃｈ Ｄを含んで構成される。
また、チップＣ１は、図１の貫通電極ＴＳＶ ｃｈ Ａに対応するノーマルバンプ群ｎｂＡ（ノーマルアドレスバンプｎｂａ １ａ−ｌａ、ノーマルコマンドバンプｎｂｃｍ １ａ−ｍａ、ノーマルチップセレクトバンプｎｂｃｓ ａ１、ノーマルクロックバンプｎｂｃｋ ａ、ノーマルクロックイネーブルバンプｎｂｃｋｅ ａ１）、ノーマルデータ入出力バンプｎｂＤＱ １ａ−ｎａを備える。これらのノーマルバンプは、チャネルｃｈ Ａに接続される。
同様に、チップＣ１は、貫通電極ＴＳＶ ｃｈ Ｂ〜チャネルｃｈ Ｄに対応するノーマルバンプ群ｎｂＢ、ノーマルデータ入出力バンプｎｂＤＱ １ｂ−ｎｂ、ノーマルバンプ群ｎｂＣ、ノーマルデータ入出力バンプｎｂＤＱ １ｃ−ｎｃ、ノーマルバンプ群ｎｂＤ、ノーマルデータ入出力バンプｎｂＤＱ １ｄ−ｎｄを備える。これらのノーマルバンプは、チャネルｃｈＢ〜チャネルｃｈ Ｄに接続される。ここで、ノーマルバンプ群ｎｂＢ、ノーマルバンプ群ｎｂＣ、及び、ノーマルバンプ群ｎｂＤは、ノーマルバンプ群ｎｂＡと同じ機能の複数のバンプを含むものとする。また、ノーマルデータ入出力バンプｎｂＤＱ １ｃ−ｎｃ、ノーマルデータ入出力バンプｎｂＤＱ １ｃ−ｎｃ、及び、ノーマルデータ入出力バンプｎｂＤＱ １ｄ−ｎｄは、ノーマルデータ入出力バンプｎｂＤＱ １ａ−ｎａと同じ機能の複数のバンプを含むものとする。
また、チップＣ１は、図１の貫通電極ＴＳＶ ＤＡに対応する複数のテストバンプ（テストアドレスバンプｔｂａ １〜ｌ、テストコマンドバンプｔｂｃｍ １〜ｍ、テストチップセレクトバンプｔｂｃｓ １、テストクロックバンプｔｂｃｋ、テストクロックイネーブルバンプｔｂｃｋｅ １、テストデータ入出力バンプｔｂＤＱ １ａ〜ｋａ、テストデータ入出力バンプｔｂＤＱ １ｂ−ｋｂ、テストデータ入出力バンプｔｂＤＱ １ｃ−ｋｃ、テストデータ入出力バンプｔｂＤＱ １ｄ−ｋｄ）を備える。これらのテストバンプのうち、テストデータ入出力バンプを除くテストバンプは、テスト信号入力部ＴＩＮＵに接続され、テストデータ入出力バンプは、それぞれチャネルｃｈＡ〜チャネルｃｈ Ｄに接続される。
また、チップＣ１は、図４の複数のテストパッドＰａｄに対応する複数のテストパッド（テストアドレスパッドｔｐａ １〜ｌ、テストコマンドパッドｔｐｃｍ １〜ｍ、テストチップセレクトパッドｔｐｃｓ １、テストクロックパッドｔｐｃｋ、テストクロックイネーブルパッドｔｐｃｋｅ １、テストデータ入出力パッドｔｐＤＱ １ａ〜ｋａ、テストデータ入出力パッドｔｐＤＱ １ｂ−ｋｂ、テストデータ入出力パッドｔｐＤＱ １ｃ−ｋｃ、テストデータ入出力パッドｔｐＤＱ １ｄ−ｋｄを備える。これらのテストパッドのうち、テストデータ入出力パッドを除くテストパッドは、テスト信号入力部ＴＩＮＵに接続され、テストデータ入出力パッドは、それぞれチャネルｃｈＡ〜チャネルｃｈ Ｄに接続される。
図６では、４つのチャネルｃｈ Ａ〜チャネルｃｈ Ｄのうち、チャネルｃｈ Ａについて詳細な構成を示している。他のチャネルに関しても実質的に同一構成であり、以下チャネルｃｈ Ａについて詳細に説明する。
ノーマルバンプ群ｎｂＡは、チャネルｃｈ Ａの制御信号入力端子として働くバンプであって、複数のノーマルアドレスバンプｎｂａ １ａ−ｌａ、複数のノーマルコマンドバンプｎｂｃｍ １ａ−ｍａ、ノーマルチップセレクトバンプｎｂｃｓ ａ１、ノーマルクロックバンプｎｂｃｋ ａ、及びノーマルクロックイネーブルバンプｎｂｃｋｅ ａ１を含む。
複数のノーマルアドレスバンプｎｂａ １ａ−ｌａは、チップ外部から供給される複数のアドレス信号Ａｄｄを受け取る。
複数のノーマルコマンドバンプｎｂｃｍ １ａ−ｍａは、チップ外部から供給される複数のコマンド信号ＣＭＤを受け取る。
ノーマルチップセレクトバンプｎｂｃｓ ａ１は、チップ外部から供給されるチップセレクト信号ＣＳ（コマンド信号ＣＭＤの一部）を受け取る。
ノーマルクロックバンプｎｂｃｋ ａは、チップ外部から供給されるクロック信号ＣＬＫを受け取る。
ノーマルクロックイネーブルバンプｎｂｃｋｅ ａ１は、チップ外部から供給されるクロックイネーブル信号ＣＫＥ（クロック信号ＣＬＫの一部）を受け取る。
また、ノーマルデータ入出力バンプｎｂＤＱ １ａ−ｎａは、通常モードにおいて、チャネルｃｈ Ａのデータ入出力端子として働くバンプであり、書き込み動作時には、外部から供給される複数のデータＤＱ（ライトデータ）を受け取り、読み出し動作時にはチャネルｃｈ Ａから出力される複数のデータＤＱ（リードデータ）を受け取る。
複数のテストバンプは、チップＣ１のテスト信号入出力端子として働くバンプであって、複数のテストアドレスバンプｔｂａ １〜ｌ、複数のテストコマンドバンプｔｂｃｍ １〜ｍ、テストチップセレクトバンプｔｂｃｓ １、テストクロックバンプｔｂｃｋ、及びテストクロックイネーブルバンプｔｂｃｋｅ １を含む。
複数のテストアドレスバンプｔｂａ １〜ｌは、チップ外部から供給される複数のテストアドレス信号ｔＡｄｄを受け取る。
複数のテストコマンドバンプｔｂｃｍ １〜ｍは、チップ外部から供給される複数のテストコマンド信号ｔＣＭＤを受け取る。
テストチップセレクトバンプｔｂｃｓ １は、チップ外部から供給されるテストチップセレクト信号ｔＣＳ(テストコマンド信号ｔＣＭＤの一部)を受け取る。
テストクロックバンプｔｂｃｋは、チップ外部から供給されるテストクロック信号ｔＣＬＫを受け取る。
テストクロックイネーブルバンプｔｂｃｋｅ １は、チップ外部から供給されるテストクロックイネーブル信号ｔＣＫＥ(テストクロック信号ｔＣＬＫの一部)を受け取る。
また、テストデータ入出力バンプｔｂＤＱ １ａ〜ｋａは、テストモードにおいて、チャネルｃｈ Ａのデータ入出力端子として働くバンプであり、書き込み動作時においては、外部から供給される複数のテストデータｔＤＱ（テストライトデータ）を受け取り、読み出し動作時にはチャネルｃｈ Ａから出力されるテストデータｔＤＱ（テストリードデータ）を受け取る。好ましくは、チャネルｃｈ Ａに対応する複数のテストデータ入出力バンプｔｂＤＱ １ａ〜ｋａの数（ｋ）は、複数チャネルｃｈ Ａに対応するノーマルデータ入出力バンプｎｂＤＱ １ａ−ｎａの数（ｎ）よりも少ない（ｋ＜ｎ）。
複数のテストパッドは、複数のテストバンプと同様に、チップＣ１のテスト信号入出力端子として働くパッドであって、複数のテストアドレスパッドｔｐａ １〜ｌ、複数のテストコマンドパッドｔｐｃｍ １〜ｍ、テストチップセレクトパッドｔｐｃｓ １、テストクロックパッドｔｐｃｋ、及びテストクロックイネーブルパッドｔｐｃｋｅ １を含む。
複数のテストアドレスパッドｔｐａ １〜ｌは、チップ外部から供給される複数のテストアドレス信号ｔＡｄｄを受け取る。
複数のテストコマンドパッドｔｐｃｍ １〜ｍは、チップ外部から供給される複数のテストコマンド信号ｔＣＭＤを受け取る。
テストチップセレクトパッドｔｐｃｓ １は、チップ外部から供給されるテストチップセレクト信号ｔＣＳ(テストコマンド信号ｔＣＭＤの一部)を受け取る。
テストクロックパッドｔｐｃｋは、チップ外部から供給されるテストクロック信号ｔＣＬＫを受け取る。
テストクロックイネーブルパッドｔｐｃｋｅ １は、チップ外部から供給されるテストクロックイネーブル信号ｔＣＫＥ(テストクロック信号ｔＣＬＫの一部)を受け取る。
また、テストデータ入出力パッドｔｐＤＱ １ａ〜ｋａは、テストモードにおいて、チャネルｃｈ Ａのデータ入出力端子として働くバンプであり、書き込み動作時においては、外部から供給される複数のテストデータｔＤＱ（テストライトデータ）を受け取り、読み出し動作時にはチャネルｃｈ Ａから出力されるテストデータｔＤＱ（テストリードデータ）を受け取る。好ましくは、チャネルｃｈ Ａに対応する複数のテストデータ入出力バンプｔｂＤＱ １ａ〜ｋａの数（ｋ）は、複数チャネルｃｈ Ａに対応するノーマルデータ入出力バンプｎｂＤＱ １ａ−ｎａの数（ｎ）よりも少ない（ｋ＜ｎ）。
このように、チップＣ１には複数のテストバンプと複数のテストパッドとの２種類のテスト信号入力端子が設けられている。
複数のテストバンプは、例えば、チップＣ１〜Ｃ４をチップＣ０と積層した後、即ち、複数のテストパッドに外部から直接テスト装置等のプローブを接触させることができないときに、チップＣ１〜Ｃ４のテスト信号入出力端子として用いることができる。上述のとおり、複数のテストバンプは、図１に示す貫通電極ＴＳＶ ＤＡに対応しているので、複数のテストバンプを備えることで、チップＣ０と積層した後でも、外部から直接チップＣ１〜Ｃ４にアクセスすることが可能となる。
次に、テスト信号入力部ＴＩＮＵの構成について説明する。
テスト信号入力部ＴＩＮＵは、チップＣ１に供給されたテスト信号を各チャネルに共通に供給する部分である。テスト信号入力部ＴＩＮＵは、３個のテスト入力バッファ部ｔＢＵ ａ、テスト入力バッファ部ｔＢＵ ｃｍ／ｃｓ、及びテスト入力バッファ部ｔＢＵ ｃｋ／ｃｋｅを含む。
テスト入力バッファ部ｔＢＵ ａは、各々の入力ノードが、複数のテストアドレスバンプｔｂａ １〜ｌのうちの対応する１つと複数のテストアドレスパッドｔｐａ １〜ｌのうちの対応する１つとの接続ノードｔ１Ｎ１ １〜ｌに共通に接続された複数のテストアドレス入力バッファを含む。
テスト入力バッファ部ｔＢＵ ｃｍ／ｃｓは、各々の入力ノードが、複数のテストコマンドバンプｔｂｃｍ １〜ｍ及びテストチップセレクトバンプｔｂｃｓ １のうちの対応する１つと複数のテストコマンドパッドｔｐｃｍ １〜ｍ及びテストチップセレクトパッドｔｐｃｓ １との接続ノードｔ２Ｎ１ １〜ｍ＋１に共通に接続された複数のテストコマンド入力バッファを含む。
テスト入力バッファ部ｔＢＵ ｃｋ／ｃｋｅは、各々の入力ノードが、テストクロックバンプｔｂｃｋ及びテストクロックイネーブルバンプｔｂｃｋｅ １のうちの対応する１つとテストクロックバンプｔｂｃｋ及びテストクロックイネーブルバンプｔｂｃｋｅ １との接続ノードｔ３Ｎ１ １〜２に共通に接続された２つのテストクロック入力バッファを含む。
このように、本実施例のテスト信号入力部ＴＩＮＵは、各々１つのテストバンプと１つのテストパッドとを含む複数のテスト入力端子ペアに対応して設けられた複数のテスト入力バッファを含み、これら複数のテスト入力バッファの入力ノードが、対応するテスト入力端子ペアに含まれるテストバンプ及びテストパッドと共通に接続されている。
言い換えれば、複数のテスト入力端子ペアに含まれる１つのテストバンプと１つのテストパッドとは、チップ内の配線により互いに接続されており、このチップ内配線上のノードが対応するテスト入力バッファの入力ノードに接続されている。
一方、複数のテストテスト入力バッファの出力ノードは、４つのチャネルに共通に接続されている。
続いて、チャネルｃｈ Ａの内部構成について説明する。なお、チャネルｃｈ Ｂ〜チャネルｃｈ Ｄについては、チャネルｃｈ Ａと同一構成であるので、その説明を適宜省略する。
チャネルｃｈ Ａは、３個のノーマル入力バッファ部ｎＢＵ ａ、ノーマル入力バッファ部ｎＢＵ ｃｍ／ｃｓ、ノーマル入力バッファ部ｎＢＵ ｃｋ／ｃｋｅ、４個のスイッチ回路部ＳＷＵ２１〜スイッチ回路部ＳＷＵ２４、アクセス制御回路４１、メモリセルアレイ４２、データ入出力回路４３、ノーマルデータ入出力バッファ部ｎＢＵＤＱ、及びテストデータ入出力バッファ部ｔｂＢＵＤＱを備える。チャネルｃｈ Ｂ〜チャネルｃｈ Ｄについても、これら各回路を備える。
ノーマル入力バッファ部ｎＢＵ ａは、各々の入力ノードが、複数のノーマルアドレスバンプｎｂａ １ａ−ｌａのうちの対応する１つに接続された複数のノーマルアドレス入力バッファを含む。ノーマル入力バッファ部ｎＢＵ ｃｍ／ｃｓは、各々の入力ノードが、複数のノーマルコマンドバンプｎｂｃｍ １ａ−ｍａ及びノーマルチップセレクトバンプｎｂｃｓ ａ１のうちの対応する１つに接続された複数のノーマルコマンド入力バッファを含む。ノーマル入力バッファ部ｎＢＵ ｃｋ／ｃｋｅは、各々の入力ノードが、ノーマルクロックバンプｎｂｃｋ ａ及びテストクロックイネーブルバンプｔｂｃｋｅ ａ１のうちの対応する１つに接続された２つのノーマルクロック入力バッファを含む。
スイッチ回路部ＳＷＵ２１〜スイッチ回路部ＳＷＵ２３は、ノーマル入力バッファ部ｎＢＵ ａ，ｎＢＵ ｃｍ／ｃｓ，ｎＢＵ ｃｋ／ｃｋｅの出力ノードとテスト入力バッファ部ｔＢＵ ａ，ｔＢＵ ｃｍ／ｃｓ，ｔＢＵ ｃｋ／ｃｋｅの出力ノードとに接続され、制御信号又はテスト信号のいずれか一方をアクセス制御回路４１に供給する。
具体的には、スイッチ回路部ＳＷＵ２１は、それぞれが、ノーマル入力バッファ部ｎＢＵ ａの複数のノーマルアドレス入力バッファのうちの対応する１つの出力ノードとテスト入力バッファ部ｔＢＵ ａの複数のテストアドレス入力バッファのうちの対応する１つの出力ノード（接続ノードｔ１Ｎ２ １〜ｌ）とに接続され、それぞれアドレス信号Ａｄｄ（制御信号）のうちの対応する１つ又はテストアドレス信号ｔＡｄｄ（テスト信号）のうちの対応する１つのいずれか一方を、出力ノードからアクセス制御回路４１に供給する複数のスイッチ回路を含む。
スイッチ回路部ＳＷＵ２２は、それぞれが、ノーマル入力バッファ部ｎＢＵ ｃｍ／ｃｓの複数のノーマルコマンド入力バッファのうちの対応する１つの出力ノードとテスト入力バッファ部ｔＢＵ ｃｍ／ｃｓの複数のテストコマンド入力バッファのうちの対応する１つの出力ノード（接続ノードｔ２Ｎ２ １〜ｍ＋１）とに接続され、それぞれ、コマンド信号ＣＭＤ及びチップセレクト信号ＣＳ（制御信号）のうちの対応する１つ又はテストコマンド信号ｔＣＭＤ（テスト信号）及びテストチップセレクト信号ｔＣＳのうちの対応する１つのいずれか一方を、出力ノードからアクセス制御回路４１に供給する複数のスイッチ回路を含む。
スイッチ回路部ＳＷＵ２３は、それぞれが、ノーマル入力バッファ部ｎＢＵ ｃｋ／ｃｋｅの２つのノーマルクロック入力バッファのうちの対応する１つの出力ノードとテスト入力バッファ部ｔＢＵ ｃｋ／ｃｋｅの２つのテストクロック入力バッファのうちの対応する１つの出力ノード（接続ノードｔ３Ｎ２ １〜２）とに接続され、それぞれ、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥのうちの対応する１つ（制御信号）又はテストクロック信号ｔＣＬＫ及びテストクロックイネーブル信号ｔＣＫＥのうちの対応する１つ（テスト信号）のいずれか一方を、出力ノードからアクセス制御回路４１に供給する。
なお図６には図示していないが、これらスイッチ回路部ＳＷＵ２１〜スイッチ回路部ＳＷＵ２３は、テストイネーブル信号によって制御される構成とする。例えば、アクセス制御回路４１が、所定のテストコマンドと所定テストアドレスの組み合せに応じてテストイネーブル信号を活性化することができる。
アクセス制御回路４１は、チップＣ１の外部からスイッチ回路部ＳＷＵ２１〜スイッチ回路部ＳＷＵ２３を介して供給された制御信号又はテスト信号に応じて、チップＣ１内部の各種動作、例えばリード動作、ライト動作、リフレッシュ動作などの各種動作を制御する回路である。
メモリセルアレイ４２は、複数のメモリセルＭＣを含む。アクセス制御回路４１は、コマンド信号ＣＭＤ及びチップセレクト信号ＣＳ（又はテストコマンド信号ｔＣＭＤ及びテストチップセレクト信号ｔＣＳ）、及びアドレス信号Ａｄｄ（又はテストアドレス信号ｔＡｄｄ）に応じてメモリセルＭＣにアクセスし、リード動作ではメモリセルＭＣが記憶するリードデータをデータ入出力回路４３に対して出力させる。また、ライト動作ではデータ入出力回路４３が出力するライトデータをメモリセルＭＣに記憶させる。
データ入出力回路４３は、クロック信号ＣＬＫ（又はテストクロック信号ｔＣＬＫ）に応じて動作し、リード動作時にはメモリセルアレイ４２から受け取ったリードデータを、データ入出力部を介してメモリチップ外部に出力し、ライト動作時にはデータ入出力部を介してチップ外部から供給されたライトデータをメモリセルアレイ４２に供給する。
チャネルｃｈ Ａはデータ入出力部として、スイッチ回路部ＳＷＵ２４，ノーマルデータ入出力バッファ部ｎＢＵＤＱ、及びテストデータ入出力バッファ部ｔＢＵＤＱを備える。ノーマルデータ入出力バッファ部ｎＢＵＤＱは、複数のノーマルデータ入力バッファｎＢＩＤＱ １ａ−ｎａと複数のノーマルデータ出力バッファｎＢＯＤＱ １ａ−ｎａとを含む。以下では、ノーマルデータ入力バッファｎＢＩＤＱ １ａ−ｎａの１つと複数のノーマルデータ出力バッファｎＢＯＤＱ １ａ−ｎａのうちの対応する１つとをまとめてノーマルデータ入出力バッファとも呼ぶ。
１つのノーマルデータ入出力バッファ内において、ノーマルデータ入力バッファｎＢＩＤＱの入力ノードとノーマルデータ出力バッファｎＢＯＤＱの出力ノードが共通に接続され、このノードをノーマルデータ入出力バッファの第１の接続ノードｎＢＮ１（１ａ−ｎａ）とする。
また、１つのノーマルデータ入出力バッファ内において、ノーマルデータ入力バッファｎＢＩＤＱの出力ノードとノーマルデータ出力バッファｎＢＯＤＱの入力ノードが共通に接続され、このノードをノーマルデータ入出力バッファの第２の接続ノードｎＢＮ２（１ａ−ｎａ）とする。ノーマルデータ入出力バッファ部ｎＢＵＤＱの複数のノーマルデータ入出力バッファの第１の接続ノードｎＢＮ１（１ａ−ｎａ）は、複数のノーマルデータ入出力バンプｎｂＤＱ １ａ−ｎａに対応して接続され、第２の接続ノードｎＢＮ２は、スイッチ回路部ＳＷＵ２４に接続される。
テストデータ入出力バッファ部ｔＢＵＤＱは、複数のテストデータ入力バッファｔＢＩＤＱ １ａ〜ｋａと複数のテストデータ出力バッファｔＢＯＤＱ １ａ〜ｋａとを含む。以下では、テストデータ入力バッファｔＢＩＤＱ １ａ〜ｋａの１つと複数のテストデータ出力バッファｔＢＯＤＱ １ａ〜ｋａのうちの対応する１つとをまとめてテストデータ入出力バッファとも呼ぶ。
１つのテストデータ入出力バッファ内において、テストデータ入力バッファｔＢＩＤＱの入力ノードとテストデータ出力バッファｔＢＯＤＱの出力ノードが共通に接続され、このノードをテストデータ入出力バッファの第１の接続ノードｔＢＮ１ １ａ〜ｋａとする。
また、１つのテストデータ入出力バッファ内において、テストデータ入力バッファｔＢＩＤＱの出力ノードとテストデータ出力バッファｔＢＯＤＱの入力ノードが共通に接続され、このノードをテストデータ入出力バッファの第２の接続ノードｔＢＮ２ １ａ〜ｋａとする。
テストデータ入出力バッファ部ｔＢＵＤＱの複数のテストデータ入出力バッファのそれぞれの第１の接続ノードｔＢＮ１は、複数のテストデータ入出力バンプｔｂＤＱ １ａ〜ｋａの対応する１つ及び複数のテストデータ入出力パッドｔｐＤＱ １ａ〜ｋａの対応する１つに共通に接続され、第２の接続ノードｔＢＮ２は、スイッチ回路部ＳＷＵ２４に接続される。
このように、本実施例のテストデータ入出力バッファ部ｔＢＵＤＱは、各々１つのテストデータ入出力バンプと１つのテストデータ入出力パッドとを含む複数のテストデータ入出力端子ペアに対応して設けられた複数のテストデータ入出力バッファを含み、これら複数のテストデータ入出力バッファの第１の接続ノードが、対応するテストデータ入出力端子ペアに含まれるテストデータ入出力バンプ及びテストデータ入出力パッドと共通に接続されている。
言い換えれば、複数のテストデータ入出力端子ペアに含まれる１つのテストデータ入出力バンプと１つのテストデータ入出力パッドとは、チップ内の配線により接続されており、このチップ内配線上のノードが対応するテストデータ入出力バッファの第１の接続ノードに接続されている。
尚、図６では、テストデータ入出力バッファ部ｔＢＵＤＱは、複数のテストデータ入力バッファｔＢＩＤＱ １ａ〜ｋａと複数のテストデータ出力バッファｔＢＯＤＱ １ａ〜ｋａとの両方を含む構成を示したが、他の構成として、テストデータ入出力バッファ部ｔＢＵＤＱが、複数のテストデータ入力バッファｔＢＩＤＱ １ａ〜ｋａと複数のテストデータ出力バッファｔＢＯＤＱ １ａ〜ｋａとのいずれか一方のみを含む構成とすることもできる。
スイッチ回路部ＳＷＵ２４は、それぞれが、ノーマルデータ入出力バッファ部ｎＢＵＤＱの複数のノーマルデータ入出力バッファのうちの対応する１つの第２の接続ノードｎＢＮ２とテストデータ入出力バッファ部ｔＢＵＤＱの複数のテストデータ入出力バッファのうちの対応する１つの第２の接続ノードｔＢＮ２とに接続される複数のスイッチ回路を含む。
スイッチ回路部ＳＷＵ２４に含まれる複数のスイッチ回路それぞれは、リード動作において、データ入出力回路４３からの複数のリードデータのうちの対応する１つを受け取り、複数のノーマルデータ入出力バッファのうちの対応する１つ、又は、テストデータ入出力バッファ部ｔＢＵＤＱの複数のテストデータ入出力バッファのうちの対応する１つに供給する。
また、スイッチ回路部ＳＷＵ２４に含まれる複数のスイッチ回路のそれぞれは、ライト動作において、複数のノーマルデータ入出力バッファのうちの対応する１つ、又は、テストデータ入出力バッファ部ｔＢＵＤＱの複数のテストデータ入出力バッファのうちの対応する１つから供給されるライトデータを受け取り、データ入出力回路４３に対して供給する。
チャネルｃｈ Ｂ〜チャネルｃｈ Ｄ各々も、チャネルｃｈ Ａと同様の回路構成を有し、図６に示すようにテストデータ入出力パッドｔｐＤＱ １ｉ〜ｋｉ（ｉ＝ｂ、ｃ、ｄ）、ノーマルデータ入出力バンプｎｂＤＱ １ｉ〜ｎｉ（ｉ＝ｂ、ｃ、ｄ）、テストデータ入出力バンプｔｂＤＱ １ｉ〜ｋｉ（ｉ＝ｂ、ｃ、ｄ）を備えている。
このように、各チャネルの入力側はテスト用信号を共有する構成となっているが、出力側は、テストデータ入出力パッド及びテストデータ入出力バンプがチャネル毎に独立した構成となっており、テストモードにおいて、テストリードデータの読み出し、テストライトデータの書き込みをチャネル毎に独立に行うことができる。
次に、図６に示した複数のノーマルバンプ及び複数のテストバンプが、チップＣ０〜Ｃ４を積層したときに貫通電極ＴＳＶを介してどのように接続されるかについて説明する。
図７は、チップＣ０〜Ｃ４を積層したときの、各チップ間の接続関係を示す図である。まず、複数のノーマルバンプの接続関係について、説明する。
図７に示すように、チップＣ１〜Ｃ４のそれぞれの、複数のノーマルアドレスバンプｎｂａ １ｉ−ｌｉ（ｉ＝ａ，ｂ、ｃ、ｄ）、複数のノーマルコマンドバンプｎｂｃｍ １ｉ−ｍｉ（ｉ＝ａ，ｂ、ｃ、ｄ）、ノーマルクロックバンプｎｂｃｋ ｉ（ｉ＝ａ，ｂ、ｃ、ｄ）、及び、ノーマルデータ入出力バンプｎｂＤＱ １ｉ−ｎｉ（ｉ＝ａ，ｂ、ｃ、ｄ）は、それぞれ図２（ｂ）に示した貫通電極ＴＳＶＭ１の型で互いに接続される。また、互いに接続されたノーマルバンプ各々は信号経路（第１の制御信号経路）を構成し、第１の制御信号経路各々は、ＳＯＣチップＣ０の制御回路に接続される。第１の制御信号経路各々は、アドレス信号Ａｄｄ、コマンド信号ＣＭＤ、クロック信号ＣＬＫ、及び、データＤＱをそれぞれ伝送する。
また、チップＣ１〜Ｃ４のそれぞれの、ノーマルチップセレクトバンプｎｂｃｓ ｉｊ（ｉ＝ａ，ｂ、ｃ、ｄ、ｊ＝１，２，３，４）、及び、ノーマルクロックイネーブルバンプｎｂｃｋｅ ｉｊ（ｉ＝ａ，ｂ、ｃ、ｄ、ｊ＝１，２，３，４）は、それぞれ図２（ｂ）に示した貫通電極ＴＳＶＭ２の型で互いに接続される。また、互いに接続されたノーマルバンプ各々は信号経路（第２の制御信号経路）を構成し、第２の制御信号経路各々は、ＳＯＣチップＣ０の制御回路に接続される。第２の制御信号経路各々は、コマンド信号ＣＭＤの一部としてのチップセレクト信号ＣＳｉｊ（ｉ＝ａ，ｂ、ｃ、ｄ、ｊ＝１，２，３，４）及びクロック信号の一部としてのクロックイネーブル信号ＣＫＥｉｊ（ｉ＝ａ，ｂ、ｃ、ｄ、ｊ＝１，２，３，４）をそれぞれ伝送する。
この構成により、通常モード時には、チップＣ０〜Ｃ４のそれぞれのチャネルｃｈ Ａ〜ｃｈ Ｄの各々に独立してチップセレクト信号ＣＳ及びクロックイネーブル信号ＣＫＥを供給することができる。
次に、複数のテストバンプの接続について説明する。図７に示すように、チップＣ１〜Ｃ４のそれぞれの、複数のテストアドレスバンプｔｂａ １〜ｌ、複数のテストコマンドバンプｔｂｃｍ １〜ｍ、テストクロックバンプｔｂｃｋ、及び、テストデータ入出力バンプｔｂＤＱ １ｉ−ｋｉ（ｉ＝ａ，ｂ、ｃ、ｄ）は、それぞれ図２（ｂ）に示した貫通電極ＴＳＶＭ１の型で互いに接続される。また、互いに接続されたテストバンプ各々は信号経路（第１のテスト信号経路）を構成し、第１のテスト信号経路各々は、ＳＯＣチップＣ０の制御回路とは接続されず、ＳＯＣチップＣ０に形成された図２（ａ）に示す貫通電極ＴＳＶＳ２の型の貫通電極に接続される。第１のテスト信号経路各々は、テストアドレス信号ｔＡｄｄ、テストコマンド信号ｔＣＭＤ、テストクロック信号ｔＣＬＫ、及び、テストデータｔＤＱをそれぞれ伝送する。
また、チップＣ１〜Ｃ４のそれぞれの、テストチップセレクトバンプｔｂｃｓ ｊ（ｊ＝１，２，３，４）、及び、複数のテストクロックイネーブルバンプｔｂｃｋｅ ｊ（ｊ＝１，２，３，４）は、それぞれ図２（ｂ）に示した貫通電極ＴＳＶＭ２の型で互いに接続される。また、互いに接続されたテストバンプ各々は信号経路（第２のテスト信号経路）を構成し、第２のテスト信号経路各々は、ＳＯＣチップＣ０の制御回路とは接続されず、ＳＯＣチップＣ０に形成された図２（ａ）に示す貫通電極ＴＳＶＳ２の型の貫通電極に接続される。第２のテスト信号経路各々は、テストコマンド信号ｔＣＭＤの一部としてのテストチップセレクト信号ｔＣＳｊ（ｊ＝１，２，３，４）及びテストクロック信号ｔＣＬＫの一部としてのテストクロックイネーブル信号ｔＣＫＥｊ（ｊ＝１，２，３，４）をそれぞれ伝送する。
この構成により、テストモード時には、チップＣ０〜Ｃ４のそれぞれに独立してテストチップセレクト信号ｔＣＳ及びテストクロックイネーブル信号ｔＣＫＥを供給することができる。
このように、テストパッドとテストバンプとが選択回路（スイッチ回路部ＳＷＵ２１〜スイッチ回路部ＳＷＵ２４）の１つの入力ノード（ｔ１Ｎ２ １〜ｌ、ｔ２Ｎ２ １〜ｍ＋１、ｔ３Ｎ２ １〜２、ｔＢＮ２ １ａ〜ｋａ）に、バッファ（テスト入力バッファ部ｔＢＵ ａ、ｔＢＵ ｃｍ／ｃｓ、ｔＢＵ ｃｋ／ｃｋｅ、テストデータ入出力バッファ部ｔＢＵＤＱ）を介して共通に接続される。この選択回路の１つの入力ノードを、第１の半導体チップ（チップＣ１）内を伝達するテスト信号（テストアドレス信号ｔＡｄｄ、テストコマンド信号ｔＣＭＤ，テストクロック信号ｔＣＬＫ、テストデータｔＤＱ）に用いることができる。
そのため、本発明によれば、チップＣ１をチップＣ０に積層する前と積層する後で別々のテスト信号用の配線を設ける必要はなくなり、積層用半導体装置の半導体チップにテスト端子を配置した際の半導体チップ内の配線の増加を抑制することができる。
［第２の実施形態］
続いて、第２の実施形態について説明する。第２の実施形態では、スイッチ回路部ＳＷＵ２１〜スイッチ回路部ＳＷＵ２４と、テストバンプ及びテストバンプとの間に、スイッチ回路部を設け、テストバンプからのテスト信号とテストパッドからのテスト信号とを切り替える構成とした。
図８は、第２の実施形態におけるチップＣ１の詳細を示すブロック図である。なお、図８において、図６と同一の部分には同一の符号を付し、その説明を適宜省略する。
具体的には、第１の実施形態と比較して、第２の実施形態は以下の構成上の相違点を有する。
テスト信号入力部ＴＩＮＵは、図６に示す、３個のテスト入力バッファ部ｔＢＵ ａ、テスト入力バッファ部ｔＢＵ ｃｍ／ｃｓ、及びテスト入力バッファ部ｔＢＵ ｃｋ／ｃｋｅに替えて、以下に説明するテスト入力バッファ部、スイッチ回路部を備える。
すなわち、テスト信号入力部ＴＩＮＵは、４個のテスト入力バッファ部ｔｂＢＵ ａ、テスト入力バッファ部ｔｐＢＵ ａ、テスト入力バッファ部ｔｂＢＵ ｃｍ、及びテスト入力バッファ部ｔｐＢＵ ｃｍを備える。また、テスト信号入力部ＴＩＮＵは、６個のテスト入力バッファｔｂＢＵ ｃｓ、テスト入力バッファｔｐＢＵ ｃｓ、テスト入力バッファｔｂＢＵ ｃｋ、テスト入力バッファｔｐＢＵ ｃｋ、テスト入力バッファｔｂＢＵ ｃｋｅ、及びテスト入力バッファｔｐＢＵ ｃｋｅを備える。また、テスト信号入力部ＴＩＮＵは、３個のスイッチ回路部ＳＷＵ１１〜スイッチ回路部ＳＷＵ１３を備える。
テスト入力バッファ部ｔｂＢＵ ａは、各々の入力ノードが、複数のテストアドレスバンプｔｂａ １〜ｌのうちの対応する１つに接続された複数のテストアドレス入力バッファを含む。
テスト入力バッファ部ｔｐＢＵ ａは、各々の入力ノードが、複数のテストアドレスパッドｔｐａ １〜ｌのうちの対応する１つに接続された複数のテストアドレス入力バッファを含む。
テスト入力バッファ部ｔｂＢＵ ｃｍは、各々の入力ノードが、複数のテストコマンドバンプｔｂｃｍ １〜ｍのうちの対応する１つに接続された複数のテストコマンド入力バッファを含む。
テスト入力バッファ部ｔｐＢＵ ｃｍは、各々の入力ノードが、複数のテストコマンドパッドｔｐｃｍ １〜ｍのうちの対応する１つに接続された複数のテストコマンド入力バッファを含む。
テスト入力バッファｔｂＢＵ ｃｓは、入力ノードが、テストチップセレクトバンプｔｂｃｓ １に接続されたテストコマンド入力バッファである。
テスト入力バッファｔｐＢＵ ｃｓは、入力ノードが、テストチップセレクトパッドｔｐｃｓ １に接続されたテストコマンド入力バッファである。
テスト入力バッファｔｂＢＵ ｃｋは、入力ノードが、テストクロックバンプｔｂｃｋに接続されたテストクロック入力バッファである。
テスト入力バッファｔｐＢＵ ｃｋは、入力ノードが、テストクロックパッドｔｐｃｋに接続されたテストクロック入力バッファである。
テスト入力バッファｔｂＢＵ ｃｋｅは、入力ノードが、テストクロックイネーブルバンプｔｂｃｋｅに接続されたテストクロック入力バッファである。
テスト入力バッファｔｐＢＵ ｃｋｅは、入力ノードが、テストクロックイネーブルパッドｔｐｃｋｅに接続されたテストクロック入力バッファである。
スイッチ回路部ＳＷＵ１１〜スイッチ回路部ＳＷＵ１３は、テスト入力バッファ部またはテスト入力バッファの出力ノードに接続され、テストバンプまたはテストパッドに入力されるテスト信号のいずれか一方を後段のスイッチ回路部ＳＷＵ２１〜スイッチ回路部ＳＷＵ２３に供給する。
具体的には、スイッチ回路部ＳＷＵ１１は、それぞれが、テスト入力バッファ部ｔｂＢＵ ａの複数のテストアドレス入力バッファのうちの対応する１つの出力ノードとテスト入力バッファ部ｔｐＢＵ ａの複数のテストアドレス入力バッファのうちの対応する１つの出力ノードとに接続される。スイッチ回路部ＳＷＵ１１は、それぞれテストバンプから入力されるテストアドレス信号ｔＡｄｄ（テスト信号）のうちの対応する１つ又はテストパッドから入力されるテストアドレス信号ｔＡｄｄのうちの対応する１つのいずれか一方を、出力ノード（接続ノードｔ１Ｎ２ １〜ｌ）からスイッチ回路部ＳＷＵ１１に供給する複数のスイッチ回路を含む。
スイッチ回路部ＳＷＵ１２は、それぞれが、テスト入力バッファ部ｔｂＢＵ ｃｍの複数のテストコマンド入力バッファのうちの対応する１つの出力ノードと、テスト入力バッファ部ｔｐＢＵ ｃｍの複数のテストコマンド入力バッファのうちの対応する１つの出力ノードとに接続される。スイッチ回路部ＳＷＵ１２は、それぞれテストバンプから入力されるテストコマンド信号ｔＣＭＤ（テスト信号）のうちの対応する１つ又はテストパッドから入力されるテストコマンド信号ｔＣＭＤのうちの対応する１つのいずれか一方を、出力ノード（接続ノードｔ２Ｎ２ １〜ｍ）からスイッチ回路部ＳＷＵ２２に供給する複数のスイッチ回路を含む。
また、スイッチ回路部ＳＷＵ１２は、テスト入力バッファｔｂＢＵ ｃｓの出力ノードと、テスト入力バッファｔｐＢＵ ｃｓの出力ノードとに接続される。スイッチ回路部ＳＷＵ１２は、テストバンプから入力されるテストチップセレクト信号ｔＣＳ（テスト信号）又はテストパッドから入力されるテストチップセレクト信号ｔＣＳのいずれか一方を、出力ノード（接続ノードｔ２Ｎ２ ｍ＋１）からスイッチ回路部ＳＷＵ２２に供給するスイッチ回路を含む。
スイッチ回路部ＳＷＵ１３は、テスト入力バッファｔｂＢＵ ｃｋの出力ノードとテスト入力バッファｔｐＢＵ ｃｋの出力ノードとに接続され、テストバンプから入力されるテストクロック信号ｔＣＬＫ（テスト信号）又はテストパッドから入力されるテストクロック信号ｔＣＬＫのいずれか一方を、出力ノード（接続ノードｔ３Ｎ２ １）からスイッチ回路部ＳＷＵ２３に供給する。
また、スイッチ回路部ＳＷＵ１３は、テスト入力バッファｔｂＢＵｃｋｅの出力ノードとテスト入力バッファｔｐＢＵｃｋｅの出力ノードとに接続され、テストバンプから入力されるテストクロックイネーブル信号ｔＣＫＥ（テスト信号）又はテストパッドから入力されるテストクロックイネーブル信号ｔＣＫＥのいずれか一方を、出力ノード（接続ノードｔ３Ｎ２ ２）からスイッチ回路部ＳＷＵ２３に供給する。
続いて、チャネルｃｈ Ａの内部構成について、図６に示すチャネルｃｈ Ａの内部構成との相違する部分について説明する。なお、チャネルｃｈ Ｂ〜チャネルｃｈ Ｄについては、チャネルｃｈ Ａと同一構成であるので、その説明を適宜省略する。
チャネルｃｈ Ａはデータ入出力部として、テストデータ入出力バッファ部ｔＢＵＤＱに替えて、テストデータ入出力バッファ部ｔｂＢＵＤＱ、テストデータ入出力バッファ部ｔｐＢＵＤＱ、及びスイッチ回路部ＳＷＵ１４を備える。
テストデータ入出力バッファ部ｔｂＢＵＤＱは、複数のテストデータ入力バッファｔｂＢＩＤＱ １ａ〜ｋａと複数のテストデータ出力バッファｔｂＢＯＤＱ １ａ〜ｋａとを含む。以下では、テストデータ入力バッファｔｂＢＩＤＱ １ａ〜ｋａの１つと複数のテストデータ出力バッファｔｂＢＯＤＱ １ａ〜ｋａのうちの対応する１つとをまとめてテストデータ入出力バッファとも呼ぶ。
１つのテストデータ入出力バッファ内において、テストデータ入力バッファｔｂＢＩＤＱの入力ノードとテストデータ出力バッファｔｂＢＯＤＱの出力ノードが共通に接続され、このノードをテストデータ入出力バッファの第１の接続ノードｔｂＢＮ１ １ａ〜ｋａとする。
また、１つのテストデータ入出力バッファ内において、テストデータ入力バッファｔｂＢＩＤＱの出力ノードとテストデータ出力バッファｔｂＢＯＤＱの入力ノードが共通に接続され、このノードをテストデータ入出力バッファの第２の接続ノードｔｂＢＮ２ １ａ〜ｋａとする。
テストデータ入出力バッファ部ｔｂＢＵＤＱの複数のテストデータ入出力バッファのそれぞれの第１の接続ノードｔｂＢＮ１は、複数のテストデータ入出力バンプｔｂＤＱ １ａ〜ｋａの対応する１つに共通に接続され、第２の接続ノードｔｂＢＮ２は、スイッチ回路部ＳＷＵ１４に接続される。
このように、本実施例のテストデータ入出力バッファ部ｔｂＢＵＤＱは、複数のテストデータ入出力バンプに対応して設けられた複数のテストデータ入出力バッファを含み、これら複数のテストデータ入出力バッファの第１の接続ノードが、対応するテストデータ入出力バンプと共通に接続されている。
テストデータ入出力バッファ部ｔｐＢＵＤＱは、複数のテストデータ入力バッファｔｐＢＩＤＱ １ａ〜ｋａと複数のテストデータ出力バッファｔｐＢＯＤＱ １ａ〜ｋａとを含む。以下では、テストデータ入力バッファｔｐＢＩＤＱ １ａ〜ｋａの１つと複数のテストデータ出力バッファｔｐＢＯＤＱ １ａ〜ｋａのうちの対応する１つとをまとめてテストデータ入出力バッファとも呼ぶ。
１つのテストデータ入出力バッファ内において、テストデータ入力バッファｔｐＢＩＤＱの入力ノードとテストデータ出力バッファｔｐＢＯＤＱの出力ノードが共通に接続され、このノードをテストデータ入出力バッファの第１の接続ノードｔｐＢＮ１ １ａ〜ｋａとする。
また、１つのテストデータ入出力バッファ内において、テストデータ入力バッファｔｐＢＩＤＱの出力ノードとテストデータ出力バッファｔｐＢＯＤＱの入力ノードが共通に接続され、このノードをテストデータ入出力バッファの第２の接続ノードｔｐＢＮ２ １ａ〜ｋａとする。
テストデータ入出力バッファ部ｔｐＢＵＤＱの複数のテストデータ入出力バッファのそれぞれの第１の接続ノードｔｐＢＮ１は、複数のテストデータ入出力パッドｔｐＤＱ １ａ〜ｋａの対応する１つに共通に接続され、第２の接続ノードｔｐＢＮ２は、スイッチ回路部ＳＷＵ１４に接続される。
このように、本実施例のテストデータ入出力バッファ部ｔｐＢＵＤＱは、複数のテストデータ入出力パッドに対応して設けられた複数のテストデータ入出力バッファを含み、これら複数のテストデータ入出力バッファの第１の接続ノードが、対応するテストデータ入出力パッドと共通に接続されている。
言い換えれば、複数のテストデータ入出力端子ペアに含まれる１つのテストデータ入出力バンプと１つのテストデータ入出力パッドとは、第１の実施形態とは相違して、チップ内の配線により接続されることなく、それぞれの対応するテストデータ入出力バッファの第１の接続ノードに接続されている。
スイッチ回路部ＳＷＵ１４は、それぞれが、テストデータ入出力バッファ部ｔｂＢＵＤＱの複数のノーマルデータ入出力バッファのうちの対応する１つの第２の接続ノードｔｂＢＮ２とテストデータ入出力バッファ部ｔｐＢＵＤＱの複数のテストデータ入出力バッファのうちの対応する１つの第２の接続ノードｔｐＢＮ２とに接続される複数のスイッチ回路を含む。
スイッチ回路部ＳＷＵ１４に含まれる複数のスイッチ回路それぞれは、リード動作において、データ入出力回路４３からの複数のリードデータのうちの対応する１つをスイッチ回路部ＳＷＵ２４を介して受け取り、テストデータ入出力バッファ部ｔｂＢＵＤＱの複数のテストデータ入出力バッファのうちの対応する１つ、又は、テストデータ入出力バッファ部ｔｐＢＵＤＱの複数のテストデータ入出力バッファのうちの対応する１つに供給する。
また、スイッチ回路部ＳＷＵ１４に含まれる複数のスイッチ回路のそれぞれは、ライト動作において、テストデータ入出力バッファ部ｔｂＢＵＤＱの複数のテストデータ入出力バッファのうちの対応する１つ、又は、テストデータ入出力バッファ部ｔｐＢＵＤＱの複数のテストデータ入出力バッファのうちの対応する１つから供給されるライトデータを受け取り、スイッチ回路部ＳＷＵ２４を介してデータ入出力回路４３に対して供給する。
チャネルｃｈ Ｂ〜チャネルｃｈ Ｄ各々も、チャネルｃｈ Ａと同様、テストデータ入出力バンプｔｂＤＱ １ｉ〜ｋｉ（ｉ＝ｂ、ｃ、ｄ）に対応するテストデータ入出力バッファ部ｔｂＢＵＤＱ、テストデータ入出力パッドｔｐＤＱ １ｉ〜ｋｉ（ｉ＝ｂ、ｃ、ｄ）に対応するテストデータ入出力バッファ部ｔｐＢＵＤＱ、及びスイッチ回路部ＳＷＵ１４を備えている。
第２の実施形態では、例えばチップＣ１〜チップＣ４のチップＣ０への積層後のテスト時において、チャネル内のテストパッドにチャネル内の回路あるいは配線などからノイズが印加されて誤った電圧が印加された場合でも、テストパッドをスイッチ回路部ＳＷＵ１１〜スイッチ回路部ＳＷＵ１４により各チャネルの内部回路から電気的に切り離すことができるため、誤ってテスト動作することを抑制できる。
また、第１の実施形態または第２の実施形態において、各チップの各チャネルにおいてリード動作、ライト動作等を独立にテストすることが可能となる。
例えば、テスト装置からテスト信号のうち、テストアドレス信号ｔＡｄｄ、テストコマンド信号ｔＣＭＤ、テストクロック信号ｔＣＬＫ、及び、テストデータｔＤＱを、図２（ｂ）に示した貫通電極ＴＳＶＭ１の型で互いに接続される第１のテスト信号経路に供給する。
また、テスト装置からテスト信号のうち、テストチップセレクト信号ｔＣＳｊ（ｊ＝１〜２，３，４）及びテストクロック信号ｔＣＬＫの一部としてのテストクロックイネーブル信号ｔＣＫＥｊ（ｊ＝１，２，３，４）を、それぞれ図２（ｂ）に示した貫通電極ＴＳＶＭ２の型で互いに接続される第２のテスト信号経路（テスト信号経路のうち、チップＣ１〜チップＣ４のうち１チップの選択に係るテスト信号が伝達されるテスト信号経路）に供給する。
これにより、積層型半導体装置１０において、チップＣ１〜チップＣ４のいずれかのチップにおいて、チャネルｃｈ Ａ〜チャネルｃｈ Ｄをそれぞれ選択状態にし、例えばテストデータｔＤＱをチャネル間で独立に入出力して、ライトテストまたはリードテストを行うことができる。
本願の技術思想は、メモリ機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
例えば、本実施形態では、貫通電極ＴＳＶにより信号経路を構成し、各チップ間を接続する例について説明したが、貫通電極ＴＳＶを用いず、ワイヤーボンディング技術によりチップ間を接続する場合についても本願は有効である。
図９は、ワイヤーボンディング技術を用いてチップを接続した積層型半導体装置１０ｂの概略構成を示す断面図である。
図９において、図１と同様の部分については同じ符号を付し、その説明を省略する。図９に示すように、チップＣ０における制御回路は、ボンディングワイヤＢＷ ＮＷ０により入力端子９１（図１におけるバンプ電極１３に相当する）が、パッケージ基板１１の再配線層（図９において不図示）に接続される。この入力端子９１には、外部装置から外部接続端子ＴＥを介して制御信号が供給される。
また、チップＣ０の上に積層されたチップＣ１の入力端子９３（図１におけるノーマル用のバンプ電極１３に相当する）は、ボンディングワイヤＢＷ ＮＷにより、チップＣ０における制御回路の出力端子９２に接続される。このチップＣ１の入力端子９３には、チップＣ０における制御回路から制御信号（例えば、第１の実施形態におけるコマンド信号ＣＭＤ）が供給される。
また、チップＣ１の入力端子９４（図１におけるテスト用のバンプ電極１３に相当する）は、ボンディングワイヤＢＷ ＤＡにより、パッケージ基板１１の再配線層に接続される。この入力端子９４には、外部装置から外部接続端子ＴＥを介してテスト信号が供給される。
このように、第１の実施形態においてチップの積層後のテスト時に用いるテスト信号経路は、一群の貫通電極ＴＳＶから構成されるテスト信号経路であったが、本例ではボンディングワイヤＢＷ ＤＡにより構成されるテスト信号経路である。つまり、本発明は、貫通電極を使用した積層型半導体装置のみでなく、ボンディングワイヤ技術を使用した積層型半導体装置にも適用可能である。
１０，１０ｂ…積層型半導体装置、１１…パッケージ基板、１２…封止樹脂、ＴＥ…外部接続端子、１３…バンプ電極、ＴＳＶ，ＴＳＶＳ１，ＴＳＶＳ２，ＴＳＶＭ，ＴＳＶＭ１，ＴＳＶＭ２，ＴＳＶＭ２ａ，１５５…貫通電極、ｎｂＡ，ｎｂＢ，ｎｂＣ，ｎｂＤ…ノーマルバンプ群、ｎｂａ…ノーマルアドレスバンプ、ｎｂｃｍ…ノーマルコマンドバンプ、ｎｂｃｋ…ノーマルクロックバンプ、ｎｂｃｋｅ…ノーマルクロックイネーブルバンプ、ｎｂＤＱ…ノーマルデータ入出力バンプ、ｔｂａ…テストアドレスバンプ、ｔｂｃｍ…テストコマンドバンプ、ｔｂｃｓ…テストチップセレクトバンプ、ｔｂｃｋ…テストクロックバンプ、ｔｂｃｋｅ…テストクロックイネーブルバンプ、ｔｂＤＱ…テストデータ入出力バンプ、Ｐａｄ…テストパッド、ｔｐａ…テストアドレスパッド、ｔｐｃｍ…テストコマンドパッド、ｔｐｃｓ…テストチップセレクトパッド、ｔｐｃｋ…テストクロックパッド、ｔｐｃｋｅ…テストクロックイネーブルパッド、ｔｐＤＱ…テストデータ入出力パッド、Ａｄｄ…アドレス信号、ＣＭＤ…コマンド信号、ＣＳ，ＣＳｉｊ…チップセレクト信号、ＣＬＫ…クロック信号、ＣＫＥ，ＣＫＥｉｊ…クロックイネーブル信号、ＤＱ…データ、ｔＡｄｄ…テストアドレス信号、ｔＣＭＤ…テストコマンド信号、ｔＣＳ，ｔＣＳｊ…テストチップセレクト信号、ｔＣＬＫ…テストクロック信号、ｔＣＫＥ，ｔＣＫＥｊ…テストクロックイネーブル信号、ｔＤＱ…テストデータ、ＳＷＵ２１，ＳＷＵ２２，ＳＷＵ２３，ＳＷＵ２４，ＳＷＵ１１，ＳＷＵ１２，ＳＷＵ１３，ＳＷＵ１４…スイッチ回路部、４１…アクセス制御回路、４２…メモリセルアレイ、４３…データ入出力回路、ｎＢＵ…ノーマル入力バッファ部、ｔＢＵ，ｔｂＢＵ，ｔｐＢＵ…テスト入力バッファ部、ｎＢＵＤＱ…ノーマルデータ入出力バッファ部、ｎＢＩＤＱ…ノーマルデータ入力バッファ、ｎＢＯＤＱ…ノーマルデータ出力バッファ、ｔＢＵＤＱ，ｔｂＢＵＤＱ，ｔｐＢＵＤＱ…テストデータ入出力バッファ部、ｔＢＩＤＱ，ｔｂＢＩＤＱ，ｔｐＢＩＤＱ…テストデータ入力バッファ、ｔＢＯＤＱ，ｔｂＢＯＤＱ，ｔｐＢＯＤＱ…テストデータ出力バッファ、ｔ１Ｎ１，ｔ２Ｎ１，ｔ３Ｎ１，ｔ１Ｎ２，ｔ２Ｎ２，ｔ３Ｎ２，ｎＢＮ１，ｎＢＮ２，ｔＢＮ１，ｔＢＮ２，ｔｂＢＮ１，ｔｂＢＮ２，ｔｐＢＮ１，ｔｐＢＮ２…接続ノード、３０…シリコン基板、３１１…層間絶縁膜、３２…基板貫通部、３１２…配線層、３６１，１２０…パッド、ＴＨ…スルーホール電極、３４…裏面バンプ、３５…表面バンプ、３３…絶縁リング、９１，９３，９４…入力端子、９２…出力端子、ＢＷ…ボンディングワイヤ

Claims (8)

  1. 第１の半導体チップと、前記第１の半導体チップを制御する制御信号を出力する第２の半導体チップと、を含んで構成される半導体装置であって、
    前記第１の半導体チップは、
    テスト信号が供給され得るテスト用パッドであって外部端子とは接続されない当該テスト用パッドと、
    前記テスト信号が供給され得るテスト端子であって前記第２の半導体チップを介さずに外部端子と接続された当該テスト端子と、
    前記テスト信号と前記制御信号とのいずれかを選択する選択回路と、を有し、
    前記テスト用パッドと前記テスト端子とが前記選択回路の１つの入力ノードに共通に接続されることを特徴とする半導体装置。
  2. 前記テスト用パッドと前記テスト端子とから引き出された配線が１つのバッファの入力ノードに共通接続され、当該１つのバッファの出力ノードが、前記選択回路の前記１つの入力ノードである、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記テスト用パッドから引き出された配線が第１のバッファの入力ノードに接続され、前記テスト端子から引き出された配線が第２のバッファの入力ノードに接続され、
    前記第１のバッファの出力ノード、及び前記第２のバッファの出力ノードを入力ノードとし、前記１つの入力ノードを出力ノードとする、前記選択回路の前段に設けられる第２の選択回路を備える、
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記テスト用パッドは、前記第１の半導体チップが前記第２の半導体チップに積層される前に前記テスト信号が入力されるパッドであり、
    前記テスト端子は、前記第１の半導体チップが前記第２の半導体チップに積層された後に前記テスト信号が入力される端子である、
    ことを特徴とする請求項１から請求項３いずれか一項に記載の半導体装置。
  5. 前記テスト端子は、前記第２の半導体チップにおける前記制御信号を出力する制御回路に接続されないテスト信号経路に接続され、当該テスト信号経路に前記テスト信号が外部から供給される、
    ことを特徴とする請求項１から請求項４いずれか一項に記載の半導体装置。
  6. 前記第１の半導体チップは、前記制御信号または前記テスト信号により動作が制御され複数のチャネルを有する半導体チップであって、当該複数のチャネルごとに前記テスト信号経路が設けられる、
    ことを特徴とする請求項５に記載の半導体装置。
  7. 前記第２の半導体チップにおける前記制御信号を出力する制御回路に接続される制御信号経路に接続される前記第１の半導体チップを複数有し、
    前記制御信号経路、前記テスト信号経路のうち、前記第１の半導体チップの選択に係る制御信号、及び当該制御信号に対応するテスト信号をそれぞれ伝達する制御信号経路、及びテスト信号経路は複数の前記第１の半導体チップ各々に対して独立に設けられる、
    ことを特徴とする請求項６に記載の半導体装置。
  8. 前記制御信号経路、及び前記テスト信号経路は、前記第１のチップまたは前記第２のチップを裏面側から表面側へと貫通する貫通電極により形成される、
    ことを特徴とする請求項７に記載の半導体装置。
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