JP5932324B2 - 半導体装置及びその試験方法 - Google Patents

半導体装置及びその試験方法 Download PDF

Info

Publication number
JP5932324B2
JP5932324B2 JP2011279216A JP2011279216A JP5932324B2 JP 5932324 B2 JP5932324 B2 JP 5932324B2 JP 2011279216 A JP2011279216 A JP 2011279216A JP 2011279216 A JP2011279216 A JP 2011279216A JP 5932324 B2 JP5932324 B2 JP 5932324B2
Authority
JP
Japan
Prior art keywords
terminal
internal
potential
test
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011279216A
Other languages
English (en)
Other versions
JP2013131264A (ja
Inventor
畠山　淳
淳 畠山
石川　透
透 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PS4 Luxco SARL
Original Assignee
PS4 Luxco SARL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by PS4 Luxco SARL filed Critical PS4 Luxco SARL
Priority to JP2011279216A priority Critical patent/JP5932324B2/ja
Priority to US13/722,977 priority patent/US9515001B2/en
Publication of JP2013131264A publication Critical patent/JP2013131264A/ja
Application granted granted Critical
Publication of JP5932324B2 publication Critical patent/JP5932324B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2607—Circuits therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Description

本発明は半導体装置及びその試験方法に関し、特に、内部電位配線の断線や高抵抗化を検出可能に構成された半導体装置及びその試験方法に関する。
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置には、外部から電力の供給を受けるための電源端子と、外部との間で信号の入出力を行うための信号端子とを含む各種の端子が設けられる。電源端子は、半導体装置外部の電源配線（外部電源配線）と接続されており、この外部電源配線を通じて、外部電源から電力の供給を受ける。一方、電源端子は、半導体装置内部の電源配線（内部電源配線）にも接続されており、外部電源から電源端子に供給された電力は、この内部電源配線を通じて半導体装置内部の各所に送り届けられる。
特許文献１には、信号端子としてのボンディングパッドと、リードフレーム上のリード端子とをボンディングテープ又はボンディングワイヤを介して接続する半導体装置が開示されている。
特開平７−２２５２５８号公報
ところで、上述した内部電源配線には、断線や高抵抗化が発生する場合がある。この場合、半導体装置の動作に不具合が発生する可能性があるので、このような断線や高抵抗化は、出荷前の段階で検出しておくことが好ましい。
しかしながら、従来、このような検出を直接実現する方法はなく、半導体装置の動作確認の結果から、電源が正常に供給されているか否かを間接的に判定するしかなかった。なお、特許文献１にはボンディングの良否を判定する発明が開示されているが、確認できるのはボンディングの良否だけであり、この発明によって内部電源配線の断線や高抵抗化を検出することはできない。
以上の点は、内部電源配線だけでなく、例えば基準電圧など、何らかの電圧が供給される内部配線（内部電位配線）に共通の課題である。したがって、内部電位配線の断線や高抵抗化を、直接的に検出できる技術が望まれている。
本発明による半導体装置は、第１の内部回路と、第１の電圧が供給される第１の端子と、前記第１の端子と前記第１の内部回路とを接続する第１の内部電位配線と、電位モニタ端子と、前記第１の内部電位配線と前記電位モニタ端子との間に配置された第１のスイッチであって、導通したときに前記第１の内部電位配線を前記電位モニタ端子に接続し、非導通のときに前記第１の内部電位配線を前記電位モニタ端子から切り離す前記第１のスイッチと、を備えることを特徴とする。
本発明の他の一側面による半導体装置は、第１の内部回路と、第１の電圧が供給される第１の端子と、前記第１の電位と異なる第２の電圧が供給される第２の端子と、前記第１の端子と前記第１の内部回路とを接続する第１の内部電位配線と、前記第２の端子と前記第１の内部回路とを接続する第２の内部電位配線と、テスト動作時に、前記第１の内部電位配線及び前記第２の内部電位配線のいずれか一方に選択的に接続される電位モニタ端子と、を備えることを特徴とする。
本発明による半導体装置の試験方法は、第１の端子に第１の電圧を供給して、第１の内部回路に対する前記第１の電圧の供給を開始する工程と、前記第１の内部回路に動作を開始させる工程と、前記第１の内部回路に前記第１の電圧が供給され、かつ前記第１の内部回路が動作している状態で、電位モニタ端子に現れる電位を測定する工程とを備えることを特徴とする。
（ａ）は、本発明の好ましい第１の実施の形態による半導体装置１の構造を説明するための模式的な断面図であり、（ｂ）は、半導体装置１が組み込まれる複合型半導体装置１０の構造を説明するための模式的な断面図である。 （ａ）（ｂ）はそれぞれ、各半導体チップＣ１〜Ｃ４に設けられる貫通電極ＴＳＶの接続状態を示す図である。 図２（ａ）に示す貫通電極ＴＳＶ１の構造を示す断面図である。 図２（ｂ）に示す貫通電極ＴＳＶ２の構造を示す断面図である。 半導体チップＣ１の下面Ｃ１ａの平面図である。 （ａ）〜（ｃ）はそれぞれ、コントローラチップＣ０に設けられる貫通電極ＴＳＶの接続状態を示す図である。 半導体チップＣ２の機能ブロックを示す略ブロック図である。 半導体チップ間及び半導体チップ内部における各配線の接続状態を示す模式図である。 本発明の好ましい第２の実施の形態による半導体装置１における、半導体チップ間及び半導体チップ内部における各配線の接続状態を示す模式図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態による半導体装置及びその試験方法について詳細に説明する。
図１（ａ）は、本発明の好ましい第１の実施の形態による半導体装置１の構造を説明するための模式的な断面図である。以下では、初めに半導体装置１の全体的な構造について概略的に説明し、その後、本発明に特徴的な構成について詳しく説明する。
図１（ａ）に示すように、本実施の形態による半導体装置１はいわゆるワイドＩＯＤＲＡＭであり、互いに同一の機能、構造を持ち、同一の製造マスクで製作された４個の半導体チップＣ１〜Ｃ４が、下から順にこの順で積層された構造を有している。半導体チップＣ１〜Ｃ４は、それぞれが単体でいわゆるＤＲＡＭとして機能するチップであり、メモリセルアレイと、メモリセルアレイの周辺回路とを有している（図１（ａ）には図示していない）。周辺回路には、メモリセルアレイと外部との間でデータの入出力を行うデータ入出力回路や、外部から入力されるコマンドに応じてデータの入出力を制御する制御回路などが含まれる。以下、メモリセルアレイと周辺回路を「内部回路」と総称する場合がある。半導体チップＣ１〜Ｃ４は、積層された状態で樹脂封止されており、一体的にパッケージングされたメモリデバイスとして機能する。
半導体装置１は半製品であり、エンドユーザには、図１（ｂ）に示すようにコントローラチップＣ０とともにパッケージ基板１１（インターポーザ）上に積層されてなる複合型半導体装置１０として販売される。コントローラチップＣ０は、それぞれＤＲＡＭである４つの半導体チップＣ１〜Ｃ４の動作を制御するロジック回路が半導体基板の上面又は下面に形成された半導体チップであり、ＳＯＣ(System On Chip)とも呼ばれる。コントローラチップＣ０と半導体装置１とは、図１（ｂ）に示すように一体的に樹脂封止される。したがって、半導体チップＣ１の下面Ｃ１ａは、エンドユーザからは見えなくなっている。複合型半導体装置１０の構成については、後ほど詳しく説明する。
半導体チップＣ１〜Ｃ４はそれぞれ、図１（ａ）に示すように半導体基板（シリコン基板）２０を有しており、上述した内部回路はこの半導体基板２０の下面に形成される。各半導体チップＣ１〜Ｃ４の上面には入出力端子ＰＴが形成され、下面には入出力端子ＰＬが設けられる。端子ＰＬと内部回路とは、下面内に設けられた配線によって相互に接続される。また、端子ＰＬと端子ＰＴとは、半導体基板２０を貫通して設けられる貫通電極ＴＳＶによって相互に接続される。さらに、半導体チップＣ１〜Ｃ３の端子ＰＴは、すぐ上の層にある他の半導体チップの端子ＰＬと接触している。これにより、各半導体チップＣ１〜Ｃ４の入出力端子は、最下層の半導体チップＣ１の下面Ｃ１ａまで引き出されている。
図２（ａ）（ｂ）はそれぞれ、各半導体チップＣ１〜Ｃ４に設けられる貫通電極ＴＳＶの接続状態を示す図である。図２（ａ）（ｂ）では、端子ＰＴ，ＰＬの図示は省略している。貫通電極ＴＳＶの接続状態には、図２（ａ）に示すものと図２（ｂ）に示すものとの２種類があり、以下では、それぞれに対応する貫通電極ＴＳＶを、貫通電極ＴＳＶ１，ＴＳＶ２と称する。
図２（ａ）に示す貫通電極ＴＳＶ１は、積層方向から見た平面視で、すなわち図１（ａ）に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶ１と短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の電流パスが構成されている。この電流パスは、各半導体チップＣ１〜Ｃ４の内部回路２に接続されている。したがって、この電流パスに対し、半導体チップＣ１の下面Ｃ１ａを通じて外部から供給される入力信号（コマンド信号、アドレス信号、クロック信号など）は、各半導体チップＣ１〜Ｃ４の内部回路２に共通に入力される。また、各半導体チップＣ１〜Ｃ４の内部回路２からこの電流パスに供給される出力信号（データなど）は、ワイヤードオアされて、半導体チップＣ１の下面Ｃ１ａから外部に出力される。
図３は、貫通電極ＴＳＶ１の構造を示す断面図である。同図に示すように、貫通電極ＴＳＶ１は半導体基板２０及びその表面の層間絶縁膜２１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング２２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域（内部回路を構成するトランジスタを形成する領域）との絶縁が確保される。なお、絶縁リング２２は二重に設けてもよく、こうすることで、貫通電極ＴＳＶ１と半導体基板２０との間の静電容量が低減される。
貫通電極ＴＳＶ１の下端は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、半導体チップの下面に設けられた端子ＰＬ（表面バンプ）に接続される。一方、貫通電極ＴＳＶ１の上端は、半導体チップの端子ＰＴ（裏面バンプ）に接続される。この端子ＰＴは、上層の半導体チップに設けられた端子ＰＬに接続される。これにより、平面視で同じ位置に設けられた２つの貫通電極ＴＳＶ１は、互いに短絡された状態となる。図２（ａ）に示した内部回路２との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
図２（ｂ）に示す貫通電極ＴＳＶ２は、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶ２と短絡されている。具体的に説明すると、各半導体チップＣ１〜Ｃ４には、平面視で同じ位置に、それぞれ４つ（＝積層数）ずつの貫通電極ＴＳＶ２が設けられる。各半導体チップＣ１〜Ｃ４の内部回路３は、これら４つの貫通電極ＴＳＶ２のうち、平面視で所定の位置に設けられた貫通電極ＴＳＶ２（図２（ｂ）では最も左側の貫通電極ＴＳＶ２）に接続される。内部回路３が接続される貫通電極ＴＳＶ２は、平面視で層ごとに互いに異なる位置に設けられた各層１つずつの貫通電極ＴＳＶ２と短絡され、これにより、半導体チップＣ１〜Ｃ４を貫通する１本の電流パスが構成される。こうすることで、内部回路３ごとに電流パスが形成され、それぞれの電流パスの下端が下面Ｃ１ａに露出することとなる。したがって、これらの電流パスを介し、各層の内部回路３に対して選択的に、外部から情報を入力することが可能となる。このような情報の具体的な例としては、後述するチップセレクト信号やクロックイネーブル信号が挙げられる。
図４は、貫通電極ＴＳＶ２の構造を示す断面図である。同図に示すように、貫通電極ＴＳＶ２は、同じ平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されるのではなく、異なる平面位置にあるパッドＰ１，Ｐ２がスルーホール電極ＴＨ２によって接続されている点で、貫通電極ＴＳＶ１と異なっている。図４では貫通電極ＴＳＶ２を３個だけ示しているが、実際の貫通電極ＴＳＶ２は、各半導体チップＣ１〜Ｃ４において１信号当たり半導体チップの枚数分（４個）設けられる。
図１（ａ）に戻る。各半導体チップＣ１〜Ｃ４の半導体基板の下面には、端子ＰＬの他にテストパッドＴＰも設けられる。テストパッドＴＰは、半導体チップをウエハ状態で試験する際にテスタのプローブ針を接触させるためのパッドであり、同じ下面に設けられる複数の端子ＰＬのいずれかと面内の配線により接続されている。本実施の形態で説明する半導体装置の試験はウエハ状態での試験ではなく組み立て後の試験であるが、下面Ｃ１ａに設けられたこのテストパッドＴＰを利用して行う。詳しくは後述する。
図５は、半導体チップＣ１の下面Ｃ１ａの平面図である。図示していないが、他の半導体チップＣ２〜Ｃ４の下面も、同様の構造を有している。図５に示すように、半導体チップＣ１の下面には、４つのチャネルＣｈ＿ａ〜Ｃｈ＿ｄと、チャネルＣｈ＿ａ〜Ｃｈ＿ｄにそれぞれ対応する各複数の端子ＰＬ＿ａ〜ＰＬ＿ｄと、複数のテストパッドＴＰとが設けられる。チャネルＣｈ＿ａ〜Ｃｈ＿ｄは、互いに独立に、外部との間でコマンド信号、アドレス信号、データ信号などの各種信号を送受信可能に構成された半導体回路であり、それぞれが単体のＤＲＡＭとして機能する。つまり、半導体チップＣ１は、チャネルごとに独立して、リード動作、ライト動作、リフレッシュ動作などのＤＲＡＭとしての各種動作を行えるよう構成されている。
図５に示すように、チャネルＣｈ＿ａ，Ｃｈ＿ｂはＹ方向の一端側に配置され、チャネルＣｈ＿ｃ，Ｃｈ＿ｄはＹ方向の他端側に配置される。チャネルＣｈ＿ａ，Ｃｈ＿ｂとチャネルＣｈ＿ｃ，Ｃｈ＿ｄとの間には端子領域Ｂが設けられており、端子ＰＬ＿ａ〜ＰＬ＿ｄ及びテストパッドＴＰは、この端子領域Ｂの中に配置される。具体的には、端子ＰＬ＿ａ〜ＰＬ＿ｄはそれぞれ、端子領域Ｂ内の対応するチャネルの近傍に複数列に並べて配置され、テストパッドＴＰは、端子ＰＬ＿ａ，ＰＬ＿ｂと端子ＰＬ＿ｃ，ＰＬ＿ｄとの間の領域に、一列に並べて配置される。テストパッドＴＰの面積及び間隔は、図５に示すように、端子ＰＬの面積及び間隔に比べて広く取られている。これは、テスタのプローブ針が接触しやすいようにするためである。このようなテストパッドＴＰを利用して半導体装置１の試験を行うことにより、半導体チップの端子ＰＬ及び貫通電極ＴＳＶを傷つけることなく、試験を行うことが可能になる。
以下、図１（ｂ）を参照しながら、複合型半導体装置１０の構成について詳しく説明する。コントローラチップＣ０の上面及び下面には、半導体チップＣ１〜Ｃ４のものと同様の端子ＰＴ，ＰＬがそれぞれ設けられる。端子ＰＴは、半導体チップＣ１の端子ＰＬと接続される。一方、端子ＰＬは、パッケージ基板１１の上面に設けられるバンプ電極１２（後述）に接続される。また、図１（ｂ）に示すように、コントローラチップＣ０の半導体基板にも貫通電極ＴＳＶが設けられており、端子ＰＴ，ＰＬとコントローラチップＣ０の内部回路とは、この貫通電極ＴＳＶによって相互に接続される。
図６（ａ）〜（ｃ）はそれぞれ、コントローラチップＣ０に設けられる貫通電極ＴＳＶの接続状態を示す図である。図６（ａ）〜（ｃ）でも、端子ＰＴ，ＰＬの図示は省略している。コントローラチップＣ０に設けられる貫通電極ＴＳＶの接続状態には、それぞれ図６（ａ）〜（ｃ）に示す３種類があり、以下では、それぞれに対応する貫通電極ＴＳＶを、貫通電極ＴＳＶ３，ＴＳＶ４，ＴＳＶ５と称する。図６（ａ）（ｂ）に示す貫通電極ＴＳＶ３〜ＴＳＶ５以外の貫通電極ＴＳＶは、半導体チップＣ１に設けられる貫通電極ＴＳＶである。
図６（ａ）に示す貫通電極ＴＳＶ３は、半導体チップＣ１の貫通電極ＴＳＶと接続されるとともに、コントローラチップＣ０の制御回路４にも接続される。このような貫通電極ＴＳＶ３は、例えば電源配線用として用いられる。
図６（ｂ）に示す貫通電極ＴＳＶ４は、コントローラチップＣ０内に設けられる制御回路５を介して、半導体チップＣ１の貫通電極ＴＳＶと接続されている。これにより、コントローラチップＣ０は、例えば外部から後述するバンプ電極１２（図１（ｂ））を介して複合型半導体装置１０に入力されたコマンドをデコードして内部コマンドを生成し、この内部コマンドを半導体チップＣ１〜Ｃ４に送出することができる。
図６（ｃ）に示す貫通電極ＴＳＶ５は、半導体チップＣ１の貫通電極ＴＳＶと接続される一方、コントローラチップＣ０内の回路には接続されない。このような貫通電極ＴＳＶ５を設けたことで、半導体チップＣ１〜Ｃ４と外部との間で直接データの入出力等を行うことが可能になっている。
図１（ｂ）に戻る。パッケージ基板１１は端子ピッチを変換するために設けられているもので、上面には、コントローラチップＣ０の端子ＰＬと接続するバンプ電極１２が設けられ、下面には、上面のバンプ電極１２に比べて広い面積及び間隔で、上面のバンプ電極１２と同数のバンプ電極１３が形成される。上面のバンプ電極１２と下面のバンプ電極１３とは、パッケージ基板１１を貫通する図示しない貫通電極により、一対一に接続される。このバンプ電極１３により、複合型半導体装置１０は、コンピュータや携帯電話などのマザーボード上にフリップチップ実装される。
以上が、半導体装置１の全体的な構造である。このような積層構造を有する半導体装置１においては、積層構造を有しない半導体装置に比べて、内部電源配線の不良が生じやすい。これは、貫通電極ＴＳＶの高抵抗化や、端子ＰＴと端子ＰＬの接触不良などが発生しやすいためである。一方で、各半導体チップが積層されているので、チップ間にある貫通電極ＴＳＶの抵抗値や端子ＰＴと端子ＰＬの接触状態を外部から直接観測することはできない。本実施の形態による半導体装置及びその試験方法によれば、このような半導体装置１において内部電位配線の断線や高抵抗化を、半導体装置の動作確認の結果から間接的に検出するのではなく、直接的に検出できる。以下、詳しく説明する。
図７は、半導体チップＣ２の機能ブロックを示す略ブロック図である。図示していないが、他の半導体チップＣ１，Ｃ３，Ｃ４についても同様である。同図に示すように、半導体チップＣ２は、チャネルごとにアドレス端子３０、コマンド端子３１、チップセレクト端子３２、クロック端子３３、クロックイネーブル端子３４、及びデータ入出力端子３５を有する一方、４つのチャネルＣｈ＿ａ〜Ｃｈ＿ｄに共通に、電源端子３６，３７、電位モニタ端子３８、テストアドレス端子４０、テストコマンド端子４１、テストチップセレクト端子４２、テストクロック端子４３、テストクロックイネーブル端子４４、及びテスト端子４５を有している。これらのうち、チップセレクト端子３２、クロックイネーブル端子３４、テストチップセレクト端子４２、及びテストクロックイネーブル端子４４は、上述した貫通電極ＴＳＶ２に接続される端子ＰＬである。その他の各端子は、上述した貫通電極ＴＳＶ１に接続される端子ＰＬである。
アドレス端子３０、コマンド端子３１、チップセレクト端子３２、クロック端子３３、及びクロックイネーブル端子３４に対応する複数の端子ＰＬは、半製品である半導体装置１が完成品である複合型半導体装置１０に組み込まれた後に各種の制御信号（ノーマル信号群ｎＳｉｇ）を入力するための端子であり、図５などに示したテストパッドＴＰには接続されていない。なお、図７ではこれらの信号の符号末尾に「ａ」を付しているが、これは、その信号がチャネルＣｈ＿ａに供給されるものであることを示している。後掲する各信号についても同様である。したがって、半導体装置１を複合型半導体装置１０に組み込む前、すなわち半導体チップＣ１の下面Ｃ１ａが露出した状態（以下、この状態を「組み立て前」と称する。）では、外部からこれらの端子にアクセスすることはできない。
これに対し、データ入出力端子３５、電源端子３６，３７、電位モニタ端子３８、テストアドレス端子４０、テストコマンド端子４１、テストチップセレクト端子４２、テストクロック端子４３、テストクロックイネーブル端子４４、及びテスト端子４５に対応する複数の端子ＰＬは、それぞれ図５などに示したテストパッドＴＰに接続されている。したがって、これらの端子に対しては、組み立て前の段階で、外部テスタからアクセスすることができる。本実施の形態による半導体装置１の試験では、これを利用してテストパッドＴＰから各種の試験信号を入力するとともに、試験結果を示す各種の信号を取り出す。なお、全てのデータ入出力端子３５がテストパッドＴＰに接続されている必要はなく、データ入出力端子３５のうちの一部のみがテストパッドＴＰに接続される構成としてもよい。
チャネルＣｈ＿ａは、図示するように、アクセス制御回路５０、メモリセルアレイ５１、及びデータ入出力回路５２を有して構成される。図示していないが、他のチャネルＣｈ＿ｂ〜Ｃｈ＿ｄについても同様である。アクセス制御回路５０は、外部から入力されるコマンド信号及びアドレス信号に応じてメモリセルアレイ５１にアクセスすることで、メモリセルアレイ５１に対するリード／ライトなどを実現する。メモリセルアレイ５１は、複数のワード線と複数のビット線の交点にセルキャパシタとセルトランジスタを有するメモリセルが配置された構成を有する。本実施の形態でいうメモリセルアレイ５１には、アクセス制御回路５０の制御に応じてワード線を活性化するロウデコーダや、アクセス制御回路５０の制御に応じてビット線をデータ入出力回路５２に接続するカラムデコーダなどが含まれる。データ入出力回路５２は、リード時にメモリセルアレイ５１から読み出されるリードデータを外部に出力する役割、並びにライト時に外部から供給されるライトデータをメモリセルアレイ５１に供給する役割を担う。
半導体チップＣ２には、テスト用のスイッチ回路（ＴＳＷ）５５も設けられる。このスイッチ回路５５は、後述する内部電源配線Ｖ１，Ｖ２のそれぞれと後述するモニタ配線Ｍとの間に設けられ、チャネルＣｈ＿ａのアクセス制御回路５０による制御にしたがって、これらの間の接続を制御する。
クロック端子３３は外部クロック信号ＣＫが供給される端子であり、クロックイネーブル端子３４はクロックイネーブル信号ＣＫＥ２が入力される端子である。これらの信号は、コントローラチップＣ０から半導体チップＣ２に供給される。なお、符号中の数字「２」は、その信号が半導体チップＣ１，Ｃ３，Ｃ４ではなく半導体チップＣ２に供給されるものであることを示している。後掲する各信号についても同様である。
一方、テストクロック端子４３はテストクロック信号ｔＣＫが供給される端子であり、テストクロックイネーブル端子４４はテストクロックイネーブル信号ｔＣＫＥ２が入力される端子である。これらの信号は、外部テスタから半導体チップＣ２に供給される。外部クロック信号ＣＫとテストクロック信号ｔＣＫ、クロックイネーブル信号ＣＫＥ２＿ａとテストクロックイネーブル信号ｔＣＫＥ２、はそれぞれ、供給される時期及び供給ルートが異なるだけで同じ信号であり、これらを受けたチャネルの動作も同じである。
外部クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ２、テストクロック信号ｔＣＫ、及びテストクロックイネーブル信号ｔＣＫＥ２は、対応するチャネルのアクセス制御回路５０に供給される。アクセス制御回路５０は、クロックイネーブル信号ＣＫＥ２が活性化されている場合に外部クロック信号ＣＫに同期して各種の処理を行い、テストクロックイネーブル信号ｔＣＫＥ２が活性化されている場合にテストクロック信号ｔＣＫに同期して各種の処理を行うよう構成される。
チップセレクト端子３２は、コントローラチップＣ０によって生成されたチップセレクト信号／ＣＳ２が供給される端子である。一方、テストチップセレクト端子４２は、外部テスタによって生成された生成されたテストチップセレクト信号／ｔＣＳ２が供給される端子である。これらの信号も対応するチャネルのアクセス制御回路５０に供給され、アクセス制御回路５０は、チップセレクト信号／ＣＳ２が活性化されている場合に後述するコマンド信号ＣＭＤの入力を受け付け、テストチップセレクト信号／ｔＣＳ２が活性化されている場合に後述するテストコマンド信号ｔＣＭＤの入力を受け付ける。
コマンド端子３１は、コントローラチップＣ０によって生成されたコマンド信号ＣＭＤが供給される端子である。コマンド信号ＣＭＤには、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、及びオンダイターミネーション信号ＯＤＴなどが含まれる。一方、テストコマンド端子４１は、外部テスタによって生成されたテストコマンド信号ｔＣＭＤが供給される端子である。テストコマンド信号ｔＣＭＤの具体的な内容は、コマンド信号ＣＭＤと同様である。
コマンド信号ＣＭＤ及びテストコマンド信号ｔＣＭＤも、対応するチャネルのアクセス制御回路５０に供給される。アクセス制御回路５０は、チップセレクト信号／ＣＳ２が活性化されている場合にコマンド信号ＣＭＤが供給されると、その内容に応じて内部コマンドを生成する。この内部コマンドには、アクトコマンド、ライトコマンド、リードコマンドなどが含まれる。そして、アクセス制御回路５０は、生成した内部コマンドに応じてメモリセルアレイ５１を制御する。これにより、リード／ライトなどの各種処理が実行される。テストコマンド信号ｔＣＭＤについても同様である。すなわち、アクセス制御回路５０は、テストチップセレクト信号／ｔＣＳ２が活性化されている場合にテストコマンド信号ｔＣＭＤが供給されると、その内容に応じて内部コマンドの生成とメモリセルアレイ５１の制御とを行う。これにより、リード／ライトなどの各種処理が実行される。
アドレス端子３０は、コントローラチップＣ０によって生成されたアドレス信号Ａｄｄが供給される端子である。一方、テストアドレス端子４０は、外部テスタによって生成されたテストアドレス信号ｔＡｄｄが供給される端子である。
アドレス信号Ａｄｄ及びテストアドレス信号ｔＡｄｄも、対応するチャネルのアクセス制御回路５０に供給される。アドレス信号Ａｄｄはコマンド信号ＣＭＤと同期して供給され、アクセス制御回路５０は、コマンド信号ＣＭＤが示す動作を、アドレス信号Ａｄｄが示すアドレスに対して行う。具体的な例を挙げると、コマンド信号ＣＭＤがアクトコマンドである場合、アクセス制御回路５０は入力されたアドレス信号Ａｄｄをロウアドレスとして扱い、このロウアドレスに対応するワード線が活性化されるよう、メモリセルアレイ５１を制御する。また、コマンド信号ＣＭＤがライトコマンドである場合、アクセス制御回路５０は入力されたアドレス信号Ａｄｄをカラムアドレスとして扱い、このカラムアドレスに対応するビット線がデータ入出力回路５２に接続されるよう、メモリセルアレイ５１を制御する。テストアドレス信号ｔＡｄｄについても同様である。すなわち、テストアドレス信号ｔＡｄｄは、テストコマンド信号ｔＣＭＤと同期してアクセス制御回路５０に供給される。アクセス制御回路５０は、同時に入力されたテストコマンド信号ｔＣＭＤが示す動作を、テストアドレス信号ｔＡｄｄが示すアドレスに対して行う。
データ入出力端子３５は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子である。データ入出力端子３５はデータ入出力回路５２に接続される。データ入出力回路５２は、リード動作時においては、メモリセルアレイ５１から読み出されたリードデータＤＱをデータ入出力端子３５を通じて外部に出力し、ライト動作時においては、データ入出力端子３５を通じて入力されるライトデータＤＱをメモリセルアレイ５１に供給する。
電源端子３６，３７は、それぞれ電源電圧ＶＤＤ（第１の電圧），電源電圧ＶＳＳ（第２の電圧。ＶＤＤ＞ＶＳＳ）が供給される端子である。電源端子３６，３７は、それぞれ内部電源配線Ｖ１，Ｖ２（第１及び第２の内部電位配線）により半導体チップＣ２の内部回路に接続される。電源端子３６，３７にそれぞれ供給された電源電圧ＶＤＤ，ＶＳＳは、この内部電源配線Ｖ１，Ｖ２を介して、各チャネルＣｈ＿ａ〜Ｃｈ＿ｄを含む半導体チップＣ２内の各回路に供給される。半導体チップＣ２内の各回路は、こうして供給される電源電圧ＶＤＤ，ＶＳＳにより動作する。
テスト端子４５は、テスト信号ＴＥＳＴが供給される端子である。テスト信号ＴＥＳＴは４つのチャネルＣｈ＿ａ〜Ｃｈ＿ｄに共通に供給される。チャネルＣｈ＿ａ〜Ｃｈ＿ｄのアクセス制御回路５０は、テスト信号ＴＥＳＴが供給されるとテストモードにエントリし、テストクロック信号ｔＣＫなど本実施の形態による半導体装置１の試験に関連する各信号の受付を許可する。
電位モニタ端子３８は、外部テスタから内部電源配線Ｖ１，Ｖ２の電圧をモニタするための端子であり、モニタ配線Ｍにより内部電源配線Ｖ１，Ｖ２の両方と接続される。上述したように、モニタ配線と内部電源配線Ｖ１，Ｖ２それぞれとの間にはスイッチ回路５５が設けられる。
スイッチ回路５５の制御は、チャネルＣｈ＿ａのアクセス制御回路５０によって行われる。スイッチ回路５５は、後述するように内部電源配線ごとのトランジスタを含んで構成されている。チャネルＣｈ＿ａのアクセス制御回路５０は、テストアドレス信号ｔＡｄｄ、テストコマンド信号ｔＣＭＤとして供給される、これらのトランジスタのオンオフ制御情報に基づき、スイッチ回路５５のオンオフを制御する。ここで、制御情報は、半導体チップＣ１〜Ｃ４に含まれる計８本の内部電源配線Ｖ１，Ｖ２のうち、いずれか１本のみが電位モニタ端子３８に接続されるよう、予め設定される。これにより、電位モニタ端子３８の電位ｉｎｔＶ＿ｍには、こうして接続された内部電源配線の電位が反映される。
図８は、半導体チップ間及び半導体チップ内部における各配線の接続状態を示す模式図である。なお、以下では「半導体基板２０（Ｃ１）」などの表記を用いることがあるが、これは半導体チップＣ１を構成する半導体基板２０（図３等参照）を表している。
図８に示すように、内部電源配線Ｖ１は、半導体チップＣ１の下面Ｃ１ａで、半導体チップＣ１の電源端子３６（第１の端子）に接続される。そして、この下面Ｃ１ａ内で、半導体チップＣ１の内部回路（チャネルＣｈ＿ａ〜Ｃｈ＿ｄ）に接続される。さらに、内部電源配線Ｖ１は、半導体基板２０（Ｃ１）に設けられた貫通電極ＴＳＶ（第１の貫通電極）、半導体基板２０（Ｃ２）に設けられた貫通電極ＴＳＶ（第４の貫通電極）、及び半導体基板２０（Ｃ３）に設けられた貫通電極ＴＳＶを通って、半導体基板２０（Ｃ２）〜２０（Ｃ４）それぞれの下面に導入され、そこで、それぞれ半導体チップＣ２〜Ｃ４の内部回路（チャネルＣｈ＿ａ〜Ｃｈ＿ｄ）に接続される。なお、内部電源配線Ｖ１を構成する貫通電極ＴＳＶは、図２（ａ）に示した貫通電極ＴＳＶ１である。
内部電源配線Ｖ２についても同様である。すなわち、内部電源配線Ｖ２は、半導体チップＣ１の下面Ｃ１ａで、半導体チップＣ１の電源端子３７（第２の端子）に接続される。そして、この下面Ｃ１ａ内で、半導体チップＣ１の内部回路（チャネルＣｈ＿ａ〜Ｃｈ＿ｄ）に接続される。さらに、内部電源配線Ｖ２は、半導体基板２０（Ｃ１）に設けられた貫通電極ＴＳＶ（第２の貫通電極）、半導体基板２０（Ｃ２）に設けられた貫通電極ＴＳＶ（第５の貫通電極）、及び半導体基板２０（Ｃ３）に設けられた貫通電極ＴＳＶを通って半導体基板２０（Ｃ２）〜２０（Ｃ４）それぞれの下面に導入され、そこで、それぞれ半導体チップＣ２〜Ｃ４の内部回路（チャネルＣｈ＿ａ〜Ｃｈ＿ｄ）に接続される。内部電源配線Ｖ２を構成する貫通電極ＴＳＶも、図２（ａ）に示した貫通電極ＴＳＶ１である。
ここで、図８にも示すように、各半導体チップの電源端子３６，３７は、複数個ずつ設けられる。貫通電極ＴＳＶを含む内部電源配線Ｖ１も電源端子３６ごとに設けられ、各内部電源配線Ｖ１は、半導体基板２０（Ｃ１）〜２０（Ｃ４）それぞれの表面で相互に接続される。内部電源配線Ｖ２についても同様である。つまり、半導体装置１は、複数系統の内部電源配線Ｖ１，Ｖ２を有している。このような構成を採用するのは、複数の電力供給パスを設けることによって、電圧を安定させるためである。
モニタ配線Ｍは、半導体チップＣ１の下面Ｃ１ａで、半導体チップＣ１の電位モニタ端子３８に接続される。そして、それぞれ図示した下面Ｃ１ａ内のノードｎ１，ｎ２で、スイッチ回路５５を介して、内部電源配線Ｖ１，Ｖ２に接続される。さらに、モニタ配線Ｍは、半導体基板２０（Ｃ１）に設けられた貫通電極ＴＳＶ（第３の貫通電極）、半導体基板２０（Ｃ２）に設けられた貫通電極ＴＳＶ（第６の貫通電極）、及び半導体基板２０（Ｃ３）に設けられた貫通電極ＴＳＶを通って半導体基板２０（Ｃ２）〜２０（Ｃ４）それぞれの下面に導入され、そこで、それぞれスイッチ回路５５を介して、面内の内部電源配線Ｖ１，Ｖ２に接続される。モニタ配線Ｍを構成する貫通電極ＴＳＶも、図２（ａ）に示した貫通電極ＴＳＶ１である。
スイッチ回路５５は、図８に示すように、半導体チップごとにトランジスタ５５ａ（第１のスイッチ）とトランジスタ５５ｂ（第２のスイッチ）とを有している。トランジスタ５５ａは、内部電源配線Ｖ１とモニタ配線Ｍとの間に接続される。一方、トランジスタ５５ｂは、内部電源配線Ｖ２とモニタ配線Ｍとの間に接続される。これにより、内部電源配線Ｖ１，Ｖ２とモニタ配線Ｍとは、それぞれ独立に、電気的に切り離し可能に構成されている。なお、図８では、第１及び第２のスイッチのそれぞれをＮ型チャネルＭＯＳトランジスタのシンボルマークで示しているが、実際には、Ｎ型チャネルＭＯＳトランジスタとＰ型チャネルＭＯＳトランジスタとが並列に接続されてなる、いわゆるトランスファーゲートにより第１及び第２のスイッチそれぞれを構成することが、より好ましい。また、第１のスイッチと第２のスイッチとで、異なる導電型のトランジスタを用いてもよい。
下面Ｃ１ａ内に設けられるテストアドレス端子４０、テストコマンド端子４１、及びテストクロック端子４３は、それぞれ図２（ａ）に示した貫通電極ＴＳＶ１を含む内部信号配線に接続され、これによって半導体チップＣ１〜Ｃ４それぞれの内部回路（チャネルＣｈ＿ａ〜Ｃｈ＿ｄ）に共通に接続される。また、テストチップセレクト端子４２及びテストクロックイネーブル端子４４は下面Ｃ１ａ内に半導体チップごとに設けられ、それぞれ図２（ｂ）に示した貫通電極ＴＳＶ２を含む内部信号配線に接続される。そして、各テストチップセレクト端子４２及び各テストクロックイネーブル端子４４は、これらの内部信号配線を介して、対応する半導体チップの内部回路（チャネルＣｈ＿ａ〜Ｃｈ＿ｄ）に接続される。
以下、図８を参照しながら、本実施の形態による半導体装置１の試験方法について説明する。
本実施の形態による半導体装置１の試験では、まず初めに、半導体チップＣ１の下面Ｃ１ａの電源端子３６，３７に対して、外部テスタから電源電圧ＶＤＤ，ＶＳＳの供給を開始する。なお、上述したように電源端子３６，３７は下面Ｃ１ａ内にそれぞれ複数個ずつ設けられるが、このうちのひとつずつのみに対して電源電圧ＶＤＤ，ＶＳＳを供給することとしてもよいし、複数個ずつに対して電源電圧ＶＤＤ，ＶＳＳを供給することとしてもよい。また、外部テスタから電源端子３６，３７への電圧供給は、図５等に示したテストパッドＴＰを介して行われる。この点は、他の端子に対して供給される信号についても同様である。
次に、外部テスタからテストクロック端子４３に対して、テストクロック信号ｔＣＫの供給を開始する。さらに、外部テスタからテストクロックイネーブル端子４４に対して、テストクロックイネーブル信号ｔＣＫＥ１〜ｔＣＫＥ４の供給を開始する。これにより、半導体チップＣ１〜Ｃ４のチャネルＣｈ＿ａ〜Ｃｈ＿ｄがそれぞれ動作を開始する。なお、必ずしもすべての半導体チップＣ１〜Ｃ４の動作させなければならないわけではなく、一部の半導体チップのみを動作させることとしてもよい。一方、すべての半導体チップが動作しない状態で試験を行うことは好ましくない。以下、この理由を説明する。
初めに、本試験方法により内部電源配線Ｖ１，Ｖ２の高抵抗化を判定できる理由について説明する。本試験方法では、上述したように、試験中に半導体チップの内部回路を動作させる。内部回路が動作していると電流の消費が発生し、消費された電流は内部電源配線Ｖ１，Ｖ２を通じて補充される。ここで、仮に内部電源配線Ｖ１，Ｖ２の少なくとも一方が高抵抗化しているとすると、内部電源配線Ｖ１，Ｖ２は、内部回路に十分な電流を供給することができなくなる。電流が不足すると、結果として内部電源配線Ｖ１の電位が低下し、かつ内部電源配線Ｖ２の電位が上昇することになり、これは、電位モニタ端子３８の電位ｉｎｔＶ＿ｍに反映される。したがって、電位ｉｎｔＶ＿ｍを測定すれば、内部電源配線Ｖ１，Ｖ２の高抵抗化を判定できることになる。
これに対し、もし試験中に半導体チップの内部回路を動作させないこととすれば、電流がほとんど消費されないため、仮に内部電源配線Ｖ１，Ｖ２の少なくとも一方が高抵抗化していたとしても、内部電源配線Ｖ１，Ｖ２の電位にはほとんど変化が生じない。当然、電位ｉｎｔＶ＿ｍもほとんど変化しないため、電位ｉｎｔＶ＿ｍを測定しても、内部電源配線Ｖ１，Ｖ２の高抵抗化を判定することは困難である。これが、すべての半導体チップが動作しない状態で試験を行うことが好ましくない理由である。
なお、半導体チップＣ１〜Ｃ４の動作を開始させた後には、テストチップセレクト信号ｔＣＳ、テストコマンド信号ＣＭＤ、及びテストアドレス信号ｔＡｄｄに対し、外部テスタから適宜必要な信号を入力することにより、さらにリード／ライト等の各種動作を行わせてもよい。こうすることで、半導体チップＣ１〜Ｃ４の電流消費量がより大きくなることから、内部電源配線Ｖ１，Ｖ２の高抵抗化の検出を、より容易に行えるようになる。
半導体チップの動作が開始したら、外部テスタから、電位モニタ端子３８の電位ｉｎｔＶ＿ｍの測定を開始する。そのために、前もってテスト端子４５からテスト信号ＴＥＳＴを入力することにより、各半導体チップＣ１〜Ｃ４に設けられる各４個のトランジスタ５５ａ，５５ｂのうち、いずれか１つをオンに、他をオフに制御しておく。こうすることで、内部電源配線Ｖ１，Ｖ２の電位を所望の位置で測定できるようになる。実際の試験では、トランジスタのオン／オフを切り替えながら測定を行うことで、測定可能なすべての位置で内部電源配線Ｖ１，Ｖ２の電位を測定することが好ましい。こうして内部電源配線Ｖ１，Ｖ２の電位が測定されるので、本試験方法によって、内部電源配線Ｖ１，Ｖ２の断線又は高抵抗化を検出することが可能になる。
以上説明したように、本実施の形態による半導体装置１によれば、電位モニタ端子３８と、この電位モニタ端子３８を半導体装置１内部の内部電源配線Ｖ１，Ｖ２に接続するモニタ配線Ｍとを設けたので、外部テスタから、内部電源配線Ｖ１の電圧低下又は内部電源配線Ｖ２の電圧浮きを検出することができる。したがって、電源端子３６，３７よりも半導体装置１の内側の部分で発生する内部電源配線Ｖ１，Ｖ２の断線を検出できる。また、試験の際には半導体チップＣ１〜Ｃ４のうちのいずれか少なくとも１つを動作させるので、電源端子３６，３７よりも半導体装置１の内側の部分で発生する内部電源配線Ｖ１，Ｖ２の高抵抗化も検出できる。
また、本実施の形態による半導体装置１によれば、貫通電極ＴＳＶを介して電源が供給される半導体チップＣ２〜Ｃ４（テストパッドＴＰが隠れている半導体チップ）についても、その内部で内部電源配線Ｖ１，Ｖ２の電位をモニタできる。したがって、端子ＰＴと端子ＰＬ（図１（ａ））の接触不良などに起因する内部電源配線Ｖ１，Ｖ２の断線又は高抵抗化についても、適切に検出できる。なお、モニタ配線Ｍにも貫通電極ＴＳＶが含まれるが、モニタ配線Ｍに電流が流れることはないので、モニタ配線Ｍの高抵抗化は電位のモニタには影響しない。
また、本実施の形態による半導体装置１の試験方法では、ウェハ試験用のテストパッドＴＰを介して、外部テスタから電源電圧や各種の信号を供給しているので、半導体チップの端子ＰＬ及び貫通電極ＴＳＶを傷つけることなく、試験を行うことが可能になる。
なお、上記実施形態では、半導体チップＣ１〜Ｃ４のそれぞれの内部電源配線Ｖ１，Ｖ２の電位を、半導体装置１の状態、すなわち、コントローラチップＣ０に積層する前の状態で、半導体チップＣ１のテストパッドＴＰを用いてモニタする方法について説明したが、半導体装置１をコントローラチップＣ０に積層後、すなわち、複合型半導体装置１０の状態においても、本発明のモニタ方法を適用することができる。具体的には、複合型半導体装置１０において、半導体チップＣ１のテストパッドＴＰに接続された各々の端子ＰＬ、すなわち、電源モニタ端子、テストアドレス端子、テストコマンド端子、テストチップセレクト端子、テストクロック端子、テストクロックイネーブル端子、及び、テスト端子を、コントローラチップＣ０に設けられた貫通電極ＴＳＶ５（図６（ｃ））に各々接続することで、複合半導体装置１０の状態でも、バンプ電極１３を介して半導体装置１に直接、すなわち、コントローラチップＣ０の制御回路を介さずに、アクセスすることができるようになる。この構成を用いることで、上述のテストパッドＴＰを用いたものと実質的に同一のモニタ方法を複合型半導体装置１０においても実施することが可能となる。
図９は、本発明の好ましい第２の実施の形態による半導体装置１における、半導体チップ間及び半導体チップ内部における各配線の接続状態を示す模式図である。本実施の形態による半導体装置１は、モニタ配線Ｍと内部電源配線Ｖ１，Ｖ２との接続箇所が、半導体チップごとに２箇所ずつ（図示したノードｎ１〜ｎ４）の計１６箇所設けられる点で、第１の実施の形態による半導体装置１と相違する。また、モニタ配線Ｍと内部電源配線Ｖ１，Ｖ２との接続箇所が増加したことに伴い、接続箇所ごとに設けられるスイッチ回路５５内のトランジスタも、１６個に増えている。その他の点では第１の実施の形態による半導体装置１と同様である。
本実施の形態による半導体装置１によれば、モニタ配線Ｍと内部電源配線Ｖ１，Ｖ２との接続箇所を増やしたので、内部電源配線Ｖ１，Ｖ２の電位が、配線の位置によって異なる場合であっても、適切に内部電源配線Ｖ１，Ｖ２の断線や高抵抗化を検出することが可能になる。
次に、本発明の上記各実施形態の変形例について説明する。図１、図２、図８、及び図９においては、半導体チップＣ１〜Ｃ４の全てに貫通電極ＴＳＶ及び端子ＰＴが形成される構成を示したが、第１の変形例では、半導体チップＣ１〜Ｃ３には貫通電極ＴＳＶ及び端子ＰＴを形成する一方で、半導体チップＣ４には貫通電極ＴＳＶ及び端子ＰＴを形成しない構成とする。
半導体チップＣ４は半導体装置１の最上段の半導体チップであるため、半導体チップＣ３の端子ＰＴから供給される信号や電源を自チップの端子ＰＬを介して自チップの内部に取り込むことができればよく、半導体チップＣ３の端子ＰＴから供給された信号をさらに他の半導体チップに供給する必要がないからである。
このように、半導体チップＣ４に貫通電極ＴＳＶや端子ＰＴを形成しない場合、貫通電極ＴＳＶや端子ＰＴを形成しやすくするために半導体チップＣ４を薄くする必要がないため、半導体チップＣ４は、半導体チップＣ１〜Ｃ３に比べ厚くすることができる。その結果、半導体装置１の製造時、具体的には、半導体チップＣ１〜Ｃ４を積層するときの熱応力によるチップの変形を抑制することができる。
なお、図１、図２、図８、及び図９においては、半導体チップＣ１〜Ｃ４の４枚の半導体チップを積層した半導体装置１を例に挙げたが、本発明は、半導体チップの積層枚数が２枚以上の半導体装置に適用できるものであり、このように半導体チップの積層枚数が４枚以外の半導体装置においても、上記第１の変形例に記載した構成を適用することができる。すなわち、このような半導体装置のうちで最上段に積層された半導体チップに貫通電極ＴＳＶ及び端子ＰＴを形成せず、最上段に積層された半導体チップの厚さを半導体装置内の他の半導体チップよりも厚くするという構成を適用することができる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施の形態では、貫通電極ＴＳＶを利用する積層型の半導体装置を例に挙げたが、本発明は、貫通電極ＴＳＶを利用しないタイプの半導体装置にも同様に適用できる。
また、上記各実施の形態では、それぞれが単体のＤＲＡＭとして機能する複数のチャネルを有する半導体チップを取り上げたが、本発明は、１つのチャネルのみを有する半導体チップにも好適に適用できる。
さらに、上記各実施の形態では、電源電圧が供給される内部電源配線の断線や高抵抗化を検出する例について説明したが、本発明は、例えば基準電圧など、何らかの電圧が供給される内部配線（内部電位配線）に広く適用可能である。
１ 半導体装置
２，３ 内部回路
４ 制御回路
１０ 複合型半導体装置
１１ パッケージ基板
１２，１３ バンプ電極
２０ 半導体基板
２１ 層間絶縁膜
２２ 絶縁リング
３０ アドレス端子
３１ コマンド端子
３２ チップセレクト端子
３３ クロック端子
３４ クロックイネーブル端子
３５ データ入出力端子
３６，３７ 電源端子
３８ 電位モニタ端子
４０ テストアドレス端子
４１ テストコマンド端子
４２ テストチップセレクト端子
４３ テストクロック端子
４４ テストクロックイネーブル端子
４５ テスト端子
５０ アクセス制御回路
５１ メモリセルアレイ
５２ データ入出力回路
５５ スイッチ回路
Ｂ 端子領域
Ｃ０ コントローラチップ
Ｃ１〜Ｃ４ 半導体チップ
Ｃ１ａ 半導体チップＣ１の下面
Ｃｈ＿ａ〜Ｃｈ＿ｄ チャネル
Ｌ０〜Ｌ３ 配線層
Ｍ モニタ配線
Ｐ０〜Ｐ３ パッド
ＰＬ，ＰＴ 端子
ＴＨ１〜ＴＨ３ スルーホール電極
ＴＰ テストパッド
ＴＳＶ，ＴＳＶ１〜ＴＳＶ４ 貫通電極
Ｖ１，Ｖ２ 内部電源配線
ｎ１〜ｎ４ ノード

Claims (5)

  1. 第１の内部回路と、
    第１の電圧が供給される第１の端子と、
    前記第１の端子と前記第１の内部回路とを接続する第１の内部電位配線と、
    電位モニタ端子と、
    前記第１の内部電位配線と前記電位モニタ端子との間に配置された第１のスイッチであって、導通したときに前記第１の内部電位配線を前記電位モニタ端子に接続し、非導通のときに前記第１の内部電位配線を前記電位モニタ端子から切り離す前記第１のスイッチと、
    前記第１の電圧と異なる第２の電圧が供給される第２の端子と、
    前記第２の端子を前記第１の内部回路に接続する第２の内部電位配線と、
    前記第２の内部電位配線と前記電位モニタ端子との間に配置された第２のスイッチであって、導通したときに前記第２の内部電位配線を前記電位モニタ端子に接続し、非導通のときに前記第２の内部電位配線を前記電位モニタ端子から切り離す前記第２のスイッチと、
    互いに積層された第１及び第２の基板であって、各々が、前記第１の内部回路と、前記第１及び第２の端子と、前記第１及び第２の内部電位配線と、前記電位モニタ端子と、前記第１及び第２のスイッチと、を含む前記第１及び第２の基板と、を備え、
    前記第１の基板は、前記第１の基板の前記第１の端子と前記第２の基板の前記第１の端子との間に接続された第１の貫通電極と、前記第１の基板の前記第２の端子と前記第２の基板の前記第２の端子との間に接続された第２の貫通電極と、前記第１の基板の前記電位モニタ端子と前記第２の基板の前記電位モニタ端子との間に接続された第３の貫通電極とを含むことを特徴とする半導体装置。
  2. 前記第１の内部回路は、前記第１のスイッチの制御端子に第１の制御信号を供給し、前記第２のスイッチの制御端子に第２の信号を供給するアクセス制御回路を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の内部電位配線は、第１のノードと、互いに異なる複数の第３のノードとを含み、
    前記第２の内部電位配線は、第２のノードと、互いに異なる複数の第４のノードとを含み、
    前記第１のスイッチは、前記第１の内部電位配線と当該第１の内部電位配線の前記第１のノードで接続され、前記第２のスイッチは、前記第２の内部電位配線と当該第２の内部電位配線の前記第２のノードで接続され、
    前記半導体装置は、
    複数の第３のスイッチであって、各々が前記第１の内部電位配線の前記複数の第３のノードの対応する１つと前記モニタ端子との間に接続され、導通したときに前記第１の内部電位配線の前記複数の第３のノードの対応する１つを前記電位モニタ端子に接続し、非導通のときに前記第１の内部電位配線の前記複数の第３のノードの対応する１つを前記電位モニタ端子から切り離す、前記複数の第３のスイッチと、
    複数の第４のスイッチであって、各々が前記第２の内部電位配線の前記複数の第４のノードの対応する１つと前記モニタ端子との間に接続され、導通したときに前記第２の内部電位配線の前記複数の第４のノードの対応する１つを前記電位モニタ端子に接続し、非導通のときに前記第２の内部電位配線の前記複数の第４のノードの対応する１つを前記電位モニタ端子から切り離す、前記複数の第４のスイッチと
    をさらに備えることを特徴とする請求項１に記載の半導体装置。
  4. 第１の内部回路と、
    第１の電圧が供給される第１の端子と、
    前記第１の電位と異なる第２の電圧が供給される第２の端子と、
    前記第１の端子と前記第１の内部回路とを接続する第１の内部電位配線と、
    前記第２の端子と前記第１の内部回路とを接続する第２の内部電位配線と、
    テスト動作時に、前記第１の内部電位配線及び前記第２の内部電位配線のいずれか一方に選択的に接続される電位モニタ端子と、
    互いに積層された第１及び第２の基板であって、各々が、前記第１の内部回路と、前記第１及び第２の端子と、前記第１及び第２の内部電位配線と、前記電位モニタ端子とを含む前記第１及び第２の基板と、を備え、
    前記第１の基板は、前記第１の基板の前記第１の端子と前記第２の基板の前記第１の端子との間に接続された第１の貫通電極と、前記第１の基板の前記第２の端子と前記第２の基板の前記第２の端子との間に接続された第２の貫通電極と、前記第１の基板の前記電位モニタ端子と前記第２の基板の前記電位モニタ端子との間に接続された第３の貫通電極とを含むことを特徴とする半導体装置。
  5. 前記第１の基板の表面に設けられた第１乃至第３のテストパッドを備え、
    前記第１の基板の前記第１及び第２の端子並びに前記電位モニタ端子はそれぞれ、前記第１乃至第３のテストパッドに接続される
    ことを特徴とする請求項４に記載の半導体装置。
JP2011279216A 2011-12-21 2011-12-21 半導体装置及びその試験方法 Active JP5932324B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011279216A JP5932324B2 (ja) 2011-12-21 2011-12-21 半導体装置及びその試験方法
US13/722,977 US9515001B2 (en) 2011-12-21 2012-12-20 Semiconductor device having potential monitoring terminal to monitor potential of power-supply line

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011279216A JP5932324B2 (ja) 2011-12-21 2011-12-21 半導体装置及びその試験方法

Publications (2)

Publication Number Publication Date
JP2013131264A JP2013131264A (ja) 2013-07-04
JP5932324B2 true JP5932324B2 (ja) 2016-06-08

Family

ID=48653895

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011279216A Active JP5932324B2 (ja) 2011-12-21 2011-12-21 半導体装置及びその試験方法

Country Status (2)

Country Link
US (1) US9515001B2 (ja)
JP (1) JP5932324B2 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8232115B2 (en) * 2009-09-25 2012-07-31 International Business Machines Corporation Test structure for determination of TSV depth
JP2012243910A (ja) * 2011-05-18 2012-12-10 Elpida Memory Inc 半導体チップのクラックのチェックテスト構造を有する半導体装置
JP2013120838A (ja) * 2011-12-07 2013-06-17 Elpida Memory Inc 半導体装置及び半導体チップ
US8737108B2 (en) * 2012-09-25 2014-05-27 Intel Corporation 3D memory configurable for performance and power
US20150226784A1 (en) * 2012-09-25 2015-08-13 Ps4 Luxco S.A.R.L. Semiconductor device having plural memory units and test method therefor
US9589913B1 (en) * 2013-03-29 2017-03-07 Rockwell Collins, Inc. Flip chip stacking utilizing interposer
JP2015046569A (ja) * 2013-07-31 2015-03-12 マイクロン テクノロジー， インク． 半導体装置の製造方法
US9640447B2 (en) * 2014-02-21 2017-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Test circuit and method
JP6260998B2 (ja) * 2014-04-07 2018-01-17 ルネサスエレクトロニクス株式会社 積層型半導体装置
KR20150136874A (ko) * 2014-05-28 2015-12-08 에스케이하이닉스 주식회사 셀 레저버 캐패시터를 갖는 반도체 장치
KR102313949B1 (ko) * 2014-11-11 2021-10-18 삼성전자주식회사 스택 반도체 장치 및 이를 포함하는 메모리 장치
US9613719B1 (en) * 2015-02-17 2017-04-04 Darryl G. Walker Multi-chip non-volatile semiconductor memory package including heater and sensor elements
US9496042B1 (en) * 2015-05-21 2016-11-15 Kabushiki Kaisha Toshiba Semiconductor device with control of maximum value of current capable of being supplied
US9455189B1 (en) 2015-06-14 2016-09-27 Darryl G. Walker Package including a plurality of stacked semiconductor devices including a capacitance enhanced through via and method of manufacture
CN107305861B (zh) * 2016-04-25 2019-09-03 晟碟信息科技（上海）有限公司 半导体装置及其制造方法
US10170448B2 (en) 2016-12-07 2019-01-01 Micron Technology, Inc. Apparatus and method of power transmission sensing for stacked devices
US10163864B1 (en) 2017-08-16 2018-12-25 Globalfoundries Inc. Vertically stacked wafers and methods of forming same
KR102498883B1 (ko) * 2018-01-31 2023-02-13 삼성전자주식회사 전류를 분산시키는 관통 전극들을 포함하는 반도체 장치
US11054461B1 (en) * 2019-03-12 2021-07-06 Xilinx, Inc. Test circuits for testing a die stack
CN113097180B (zh) * 2019-12-23 2024-01-02 爱思开海力士有限公司 层叠式半导体器件及其测试方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05342899A (ja) * 1992-06-10 1993-12-24 Nec Corp 半導体メモリ集積回路
JPH07225258A (ja) 1994-02-10 1995-08-22 Toshiba Corp 半導体装置
JP3629308B2 (ja) * 1995-08-29 2005-03-16 株式会社ルネサステクノロジ 半導体装置およびその試験方法
JP2002074996A (ja) * 2000-08-25 2002-03-15 Mitsubishi Electric Corp 半導体集積回路
JP2004191212A (ja) * 2002-12-12 2004-07-08 Toshiba Corp 半導体装置
JP4657640B2 (ja) * 2004-07-21 2011-03-23 株式会社日立製作所 半導体装置
JP2008227192A (ja) * 2007-03-13 2008-09-25 Toshiba Microelectronics Corp チップ内電位モニター回路
JP5564230B2 (ja) * 2009-10-09 2014-07-30 ピーエスフォー ルクスコ エスエイアールエル 積層型半導体装置

Also Published As

Publication number Publication date
US9515001B2 (en) 2016-12-06
US20130162282A1 (en) 2013-06-27
JP2013131264A (ja) 2013-07-04

Similar Documents

Publication Publication Date Title
JP5932324B2 (ja) 半導体装置及びその試験方法
US8498831B2 (en) Semiconductor device, semiconductor device testing method, and data processing system
WO2014077154A1 (ja) 半導体装置
US8803545B2 (en) Semiconductor device semiconductor device testing method, and data processing system
US8952498B2 (en) Semiconductor device having plural stacked chips
US20120262196A1 (en) Semiconductor device including plural core chips and interface chip that controls the core chips and control method thereof
US8957695B2 (en) Semiconductor device having plural semiconductor chip stacked with one another
JP5635924B2 (ja) 半導体装置及びその試験方法
JP6054029B2 (ja) 半導体チップおよび半導体装置
KR20120136302A (ko) 반도체 디바이스
JP2014022652A (ja) 半導体装置及びそのテスト装置、並びに、半導体装置のテスト方法
JP4094614B2 (ja) 半導体記憶装置及びその負荷試験方法
JP2013197576A (ja) 半導体装置
US9418967B2 (en) Semiconductor device
US20130153899A1 (en) Semiconductor device having plural semiconductor chips
KR20170034178A (ko) 반도체 패키지 장치
WO2014050049A1 (en) Semiconductor device having plural memory units and test method therefor
JP2013131282A (ja) 半導体装置
JP2011100898A (ja) 半導体デバイス
JP2014160524A (ja) 半導体装置及びそのテスト方法
JP2013131283A (ja) 半導体装置
US20220310564A1 (en) Circuit structure for testing through silicon vias in three- dimensional integrated circuit
JP2015041400A (ja) 積層型半導体装置
TW201510996A (zh) 半導體裝置
JP2016091576A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130730

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130822

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150908

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20151208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160307

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160329

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160428

R150 Certificate of patent or registration of utility model

Ref document number: 5932324

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250