JP3629308B2

JP3629308B2 - 半導体装置およびその試験方法

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Inventors: 克博須磨
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Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置に関し、特に、外部端子に接続する内部ノードの電位をクランプする保護回路を有する半導体装置およびその試験方法に関する。より特定的には、内部ノードの電位を正確に所定の電圧レベルに設定するための構成および方法に関する。
【０００２】
【従来の技術】
現在、パーソナルコンピュータおよびワークステーションを含むさまざまな電気製品にマイクロコンピュータ、メモリ装置およびゲートアレイなどの種々の半導体装置が搭載されている。これらの半導体装置の多くは高集積化および低消費電力化に適したＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）により構成される。ＭＯＳトランジスタを構成要素とするメモリに、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）がある。このＤＲＡＭは、近年大容量化が進み、パーソナルコンピュータおよびワークステーションのメインメモリとして使用されている。パーソナルコンピュータおよびワークステーションの高性能化および低価格化に伴って、ＤＲＡＭに対しても、さらに低コスト化および高性能化が要求されている。しかしながら、高性能かつ高信頼性のＤＲＡＭ製品を提供するために必要とされる各種の特性試験が複雑化し、それに伴いテスト時間が長くなり、製品コストを高くするという問題点が生じてきた。
【０００３】
この問題点を解決するために、マイクロコンピュータおよびゲートアレイなどのロジックデバイスにおいては早くからテストを容易に行なうことができるように、設計段階でテスト容易化機能が装置内に組込まれてきているが、半導体メモリにおいても、この問題点を解決するためにテスト容易化設計が必要とされてきている。このようなテスト容易化設計の１つとしてＤＲＡＭのテスト時間短縮に関してＪＥＤＥＣ（ジョイント・エレクトロン・デバイス・エンジニアリング・カウンシル）は、マルチビットテストを標準化している。このマルチビットテストにおいては、データを縮退することにより、アクセス回数を少なくしてテスト時間を短縮している。すなわち、通常モードにおいては複数回のアクセスが必要な複数個のメモリセルに対し、テストモード時においては、１回のアクセスで同じデータを書込む。チップ内部でこれらの複数のメモリセルに書込まれたデータを読出して、読出されたデータの論理が一致しているか否かを示す信号を１回のアクセスサイクルで出力する。複数個のメモリセルが同時にテストされるため、個々のメモリセルをテストする場合に比べて大幅にテスト時間を短縮することができる。
【０００４】
また、ＪＥＤＥＣでは標準されていないさまざまなテストモードもＤＲＡＭに対し提案されている。たとえば、特開平５−２４２６９８号公報に示されているように、常温で高温動作状況を実現する方法がある。この方法においては、複数のカスケード接続されたインバータからなる特定の制御信号を遅延するための
ディレーチェーンのインバータの段数をテストモード時に低減し、かつこのディレーチェーンに関連する特定のアクセスパス（データ入出力経路）を短絡する。ディレーチェーンのインバータ段数を少なくすることにより、遅延時間を小さくし、また特定のアクセスパスを短絡することによりデータ転送時間を短縮し、これにより等価的に常温動作状況で高温時の動作状況を実現する。
【０００５】
また、半導体基板領域へ印加される基板バイアス電圧レベルを変化させてこの基板バイアス電圧に関連する半導体装置の不良を加速することにより、半導体装置の信頼性をテストする方法がある。
【０００６】
さらに、特開平６−１９４４２４号公報に記載されているような、装置内部で発生される内部電圧を特定のパッドへテストモード時に伝達することにより、内部電圧が所定の電圧レベルにあるか否かを外部で容易にモニタする方法も提案されている。
【０００７】
また、半導体装置においても、通常動作時にその信頼性を保証するために、さまざまな保護回路が設けられている。
【０００８】
図３４は、たとえば特開昭６１−２３２６５８号公報に記載された、入力保護回路の構成を示す図である。図３３において、入力保護回路は、外部ピン端子７と内部回路１１の間に接続される。この入力保護回路は、内部回路１１の入力ノードＮＡと外部端子７の間に接続される電流制限用の抵抗体８と、内部ノードＮＡと電源ノードＶＣＣの間に順方向に接続されるＰ＋／Ｎ−接合ダイオード９ａと、内部ノードＮＡと接地ノードＶＳＳの間に逆方向に接続されるＰ−／Ｎ＋接合ダイオード９ｂを含む。
【０００９】
内部回路１１は、ＰチャネルＭＯＳトランジスタ１１ａとｎチャネルＭＯＳトランジスタ１１ｂで構成されるＣＭＯＳインバータの構成を備え、内部ノードＮＡに与えられた信号の論理を反転して別の内部回路へ伝達する。この内部回路１１は、単に入力バッファとしての機能を備える。
【００１０】
Ｐ＋／Ｎ−接合ダイオード９ａおよびＰ−／Ｎ＋接合ダイオード９ｂは、それぞれ内部ノードＮＡに接続される部分の不純物濃度を高くすることにより、接合耐圧を高くする。次に動作について簡単に説明する。
【００１１】
今、接合ダイオード９ａの順方向降下電圧をＶ９ａとし、接合ダイオード９ｂの順方向降下電圧をＶ９ｂとする。内部ノードＮＡの電圧ＶＡが、ＶＣＣ＋Ｖ９ａ以上となると、接合ダイオード９ａが導通し、ノードＮＡ上の電圧ＶＡが電圧ＶＣＣ＋Ｖ９ａ以上の電圧レベルになるのを防止する。ここで、ＶＣＣは電源ノードＶＣＣ上の電圧をも併せて示す。逆に、ノードＮＡ上の電圧ＶＡがＶＳＳ−Ｖ９ｂ以下となると、この接合ダイオード９ｂが導通し、接地ノードＶＳＳから内部ノードＮＡへ電流を供給し、内部ノードＮＡ上の電圧を上昇させ、この内部ノードＮＡ上の電圧ＶＡがＶＳＳ−Ｖ９ｂ以下になるのを防止する。接合ダイオード９ａおよび９ｂを用いることにより、サージなどのノイズが外部端子７に与えられたときに、内部ノードＮＡの電圧レベルが異常に高電圧または低電圧となるのを防止し、これにより内部回路１１に過電圧が印加され、ＭＯＳトランジスタ１１ａおよび１１ｂに絶縁破壊を生じるのを防止する。抵抗体８は、過電圧が外部端子７に印加されたときに、接合ダイオード９ａおよび／または９ｂに大きな電流が流れＰＮ接合が破壊されるのを防止する機能を備える。抵抗体８は、また外部端子７に過電流が生じたときに、この過電流を抑制する機能を備える。
【００１２】
上述のような入力保護回路を用いることにより、内部ノードＮＡの電圧ＶＡは、ＶＣＣ＋Ｖ９ａとＶＳＳ−Ｖ９ｂの間の電圧レベルに保持され、内部回路１１に異常電圧が印加されるのを防止することができ、応じて、この内部回路１１の異常電圧による誤動作または破壊を防止することにより、半導体装置の信頼性を保証する。
【００１３】
【発明が解決しようとする課題】
半導体装置は、樹脂封止などにより、パッケージに収納されて出荷される。半導体装置は、ウエハレベルのテストに加えて、製品出荷前の最終テストを受ける。この最終テストにおいては、信号の入出力はすべて外部ピン端子（リード端子）を介して行なわれる（半導体装置はパッケージに収納されているため）。このような場合、図３４に示すような入力保護回路が設けられている場合に外部端子７を介して信号の入出力を行なった場合、正確に所望のテストを行なえない場合が生じる。
【００１４】
図３５は、内部電圧検出テストの配置の一例を示す図である。図３５においては、基板電位発生回路１５が発生する基板電位ＶＢＢの電圧レベルを外部でモニタする配置が示される。この基板電位発生回路１５は、半導体記憶装置などにおいて、Ｐ型半導体基板領域（ウェル領域または半導体層）に対し負電位のバイアス電圧を印加し、これによりｎチャネルＭＯＳトランジスタのしきい値電圧の安定化、寄生ＭＯＳトランジスタの発生の防止、半導体記憶装置におけるソフトエラーの防止などを図る。この基板電位発生回路１５の出力部に、テストモード指示信号φｃに応答して導通し、この基板電位発生回路１５の出力部を内部ノードＮＡへ電気的に接続する接続用のｎチャネルＭＯＳトランジスタＱ１が設けられる。
【００１５】
通常動作モード時においては、テストモード指示信号φｃは、負電位ＶＢＢレベルのローレベルにあり、トランジスタＱ１はオフ状態にあり、基板電位発生回路１５の出力部は内部ノードＮＡと分離される。
【００１６】
基板電位ＶＢＢをモニタする場合、テストモード指示信号φｃがハイレベルとなり、トランジスタＱ１がオン状態となる。基板電位発生回路１５の出力部が内部ノードＮＡに電気的に接続され、内部ノードＮＡへは、基板電位発生回路１５からの負電圧ＶＢＢが伝達される。内部ノードＮＡは、抵抗体８を介して外部端子７に接続されている。したがって、この外部端子７の電圧レベルを外部でモニタすることにより、基板電位発生回路１５が発生する基板電位ＶＢＢの電圧レベルを検出することができる。これにより、基板電位発生回路１５が正確に動作しているか否かを識別することができる。
【００１７】
しかしながら、内部ノードＮＡと接地ノードＶＳＳの間には、接合ダイオード９ｂが接続されている。したがって、内部ノードＮＡに伝達される基板電圧ＶＢＢの電圧レベルの絶対値が接合ダイオード９ｂの順方向降下電圧Ｖ９ｂよりも大きくなると、この接合ダイオード９ｂが導通し、内部ノードＮＡの電圧レベルを−Ｖ９ｂの電圧レベルにクランプする。したがって、この基板電位発生回路１５が発生する負電圧ＶＢＢの絶対値が、この接合ダイオード９ｂの順方向降下電圧Ｖ９ｂよりも大きくなると、正確にこの基板電位発生回路１５が発生する基板電圧ＶＢＢの電圧レベルを測定することができなくなるという問題が生じる。
【００１８】
すなわち、図３６に示すように、負電圧ＶＢＢの絶対値が、接合ダイオード９ｂの順方向降下電圧Ｖ９ｂ（＝Ｖｃｌｕｍｐ）よりも大きい場合、内部ノードＮＡに伝達された負電圧ＶＢＢの電圧レベルは、この接合ダイオード９ｂによりクランプされ、外部端子７においてモニタされる電圧ＶＭＯＮは、実際の負電圧ＶＢＢの電圧レベルではなく、それよりも、電位ΔＶ高いクランプレベルＶｃｌｕｍｐ（＝Ｖ９ｂ）の電圧レベルとなり、したがって、外部端子７を介して外部でモニタする電圧ＶＭＯＮと基板電位発生回路１５が実際に発生する負電圧ＶＢＢの電圧レベルが異なり、正確な電位レベルを検出することができなくなるという問題が生じる。
【００１９】
この図３４および図３５に示す接合ダイオード９ｂは、以下に説明するＩＦリークテストにおいて利用されており、この接合ダイオード９ｂを削除することはできない。
【００２０】
図３７（Ａ）は、ＩＦリークテスト（ピンコンタクト試験）の配置を示す図である。図３３（Ａ）に示すように、抵抗体８はこの半導体装置チップ周辺に設けられたパッド７０ａに接続される。このパッド７０ａは、外部端子７とボンディングワイヤ７０ｂを介して電気的に接続される。ＩＦリークテスト（ピンコンタクト試験）においては、この外部端子７とパッド７０ａが確実に電気的に接続されているか否かをテストする。すなわち、このテスト時においては、外部端子７へ、電流計７０ｃを介して負電圧ＶＥＮが印加される。この外部端子７へ印加される負電圧ＶＥＮの絶対値が接合ダイオード９ｂの順方向降下電圧Ｖ９ｂよりも大きくなると、接地ノードＶＳＳから抵抗体８、パッド７０ａ、ボンディングワイヤ７０ｂを介して外部端子７へ電流ＩＡが流れる。
【００２１】
図３７（Ｂ）にこのＩＦリークテスト（ピンコンタクト試験）の場合の電圧−電流特性を示すが、外部端子７に、所定の電圧レベルの負電圧ＶＦを印加したとき、この電流計７０ｃにより検出される電流値ＩＭが所定の値以上あるか否かを識別することにより、外部端子７とパッド７０ａが正常に電気的に接続されているか否かを検査することができる。
【００２２】
上述のようなＩＦリークテスト（ピンコンタクト試験）を行なうために、この接合ダイオード９ｂをなくすことはできない。したがって、このような入力保護回路における接合ダイオード９ｂが設けられている限り、図３５に示すような、基板電位発生回路１５が発生する基板電位ＶＢＢの電圧レベルを正確に外部でモニタすることができなくなるという問題が生じる（半導体装置のパッケージ収納後において）。
【００２３】
さらに、半導体装置の最終テストにおいては、動作マージン、不良の加速などを行なうために、外部端子７から所望の電圧レベルの試験電圧を印加して、この内部ノードＮＡと異なる別の内部ノードへ印加する場合（たとえば図３５の基板電位発生回路１５の出力部）、負電圧の印加の場合、図３４または図３５に示す接合ダイオード９ｂのクランプ機能により、この接合ダイオード９ｂの順方向降下電圧よりも絶対値の大きな負電圧を所望の内部ノードへ印加することができず、半導体装置の内部状態を、外部から設定することができず、所望の特性試験を行なうことができなくなるという問題が生じる。この特性試験には、後に詳細に説明するが、半導体記憶装置において基板バイアスを深くして、ポーズリフレッシュ不良を加速する試験などがある。
【００２４】
上述のような、入力保護回路におけるクランプダイオードによる問題は、負電圧のみならず、高電圧を印加する場合にも生じる。
【００２５】
それゆえ、この発明の目的は、パッケージ収納後においても正確に所望の試験を実施することのできる、内部回路保護機能を備える半導体装置を提供することである。
【００２６】
この発明の他の目的は、テスト時においては、外部と内部ノードとの間で所望のレベルの電圧を授受することができ、かつ通常動作モード時には外部サージなどの異常電圧／電流から内部回路を保護することのできる半導体装置を提供することである。
【００２７】
この発明のさらに他の目的は、パッケージ収納後の内部電位の外部モニタ、外部電位の内部ノードへの印加およびピンコンタクト試験の実施が可能である、内部回路保護機能付き半導体装置を提供することである。
【００２８】
【課題を解決するための手段】
請求項１に係る半導体装置は、外部ピン端子に結合される内部ノードと第１の基準電圧源との間に結合され、この内部ノードの電位を第１の所定電位レベルにクランプする第１のクランプ手段と、テストモード指示信号に応答してこの第１のクランプ手段のクランプ動作を禁止する制御信号を発生して第１のクランプ手段へ与える制御手段とを備える。
【００２９】
請求項２に係る半導体装置は、請求項１の半導体装置において、第１のクランプ手段が、内部ノードと第１の基準電圧源との間に互いに直列に接続される少なくとも１つの第１の絶縁ゲート型電界効果トランジスタおよび少なくとも１つの第２の絶縁ゲート型電界効果トランジスタを含む。第１の絶縁ゲート型電界効果トランジスタは第１の基準電圧源の電圧をゲートに受け、第２の絶縁ゲート型電界効果トランジスタは、制御手段からの制御信号をそのゲートに受ける。
【００３０】
請求項３に係る半導体装置は、請求項２の半導体装置において、第１の絶縁ゲート型電界効果トランジスタが内部ノードに接続され、第２の絶縁ゲート型電界効果トランジスタが第１の絶縁ゲート型電界効果トランジスタと第１の基準電圧源との間に接続される。
【００３１】
請求項４に係る半導体装置は、請求項２の半導体装置において、第２の絶縁ゲート型電界効果トランジスタが内部ノードに接続され、第１の絶縁ゲート型電界効果トランジスタは内部ノードと第２の絶縁ゲート型電界効果トランジスタとの間に接続される。
【００３２】
請求項５に係る半導体装置は、請求項２ないし４のいずれかの装置において、第１の絶縁ゲート型電界効果トランジスタが第１導電型を有し、第２の絶縁ゲート型電界効果トランジスタが第２導電型を有する。
【００３３】
請求項６に係る半導体装置は、請求項２ないし４のいずれかの装置において、第１および第２の絶縁ゲート型電界効果トランジスタがともに第１の導電型を有する。
【００３４】
請求項７に係る半導体装置は、請求項１の装置において、クランプ手段が、内部ノードと第１の基準電圧源との間に接続され、そのゲートに制御手段からの制御信号を受ける１つの絶縁ゲート型電界効果トランジスタを備える。
【００３５】
請求項８に係る半導体装置は、請求項２または７の装置において、さらに第１の基準電圧源の電圧よりも絶対値の大きな内部電圧を発生する内部電圧発生手段と、テストモード指示信号に応答してこの内部電圧発生手段の出力部を内部ノードへ結合する内部電位接続手段をさらに備え、制御手段が、テストモード指示信号の活性化時この内部電圧発生手段の出力部の電圧レベルの制御信号を発生する手段を含む。
【００３６】
請求項９に係る半導体装置は、請求項１の装置において、クランプ手段が、内部ノードと基準電圧源との間に直列に接続される第１および第２の絶縁ゲート型電界効果トランジスタを備え、制御手段は、テストモード指示信号の活性化時第１の絶縁ゲート型電界効果トランジスタを導通状態とする電圧を制御信号として発生しかつテストモード指示信号の非活性化時には第１の基準電圧源の電圧レベルの電圧を制御信号として発生して第１の絶縁ゲート型電界効果トランジスタのゲート電極ノードへ印加する第１の制御信号発生手段と、テストモード指示信号の活性化時内部ノード上の電圧レベルの電圧を発生しかつテストモード指示信号の非活性化時第１の基準電圧源の電圧レベルの電圧を発生して第２の絶縁ゲート型電界効果トランジスタのゲート電極ノードへ印加する第２の制御信号発生手段とを含む。
【００３７】
請求項１０に係る半導体装置は、請求項９の半導体装置において、第１の絶縁ゲート型電界効果トランジスタが内部ノードに接続され、第２の絶縁ゲート型電界効果トランジスタが第１の絶縁ゲート型電界効果トランジスタと第１の基準電圧源との間に結合される。
【００３８】
請求項１１の半導体装置は、請求項９の装置において、第２の絶縁ゲート型電界効果トランジスタが内部ノードに接続され、第１の絶縁ゲート型電界効果トランジスタが第２の絶縁ゲート型電界効果トランジスタと第１の基準電圧源との間に結合される。
【００３９】
請求項１２に係る半導体装置は、請求項７の装置において、制御手段が、テストモード指示信号の非活性化時第１の基準電圧源の電圧レベルの電圧を発生しかつテストモード指示信号の活性化時内部ノードにテストモード時に伝達される電圧レベルの電圧を発生してそれぞれ制御信号として出力する手段を含む。
【００４０】
請求項１３に係る半導体装置は、請求項７または１２の装置において、制御手段がテストモード指示信号を受け、第２の基準電圧源の電圧レベルとテスト動作モード時に内部ノードに伝達される電圧レベルとの相補信号を発生する第１の制御信号発生手段と、この相補信号を受け、テストモード指示信号の非活性化時第１の基準電圧源の電圧レベルの信号を出力し、テストモード指示信号の活性化時に、テストモード動作時に内部ノードに伝達される電圧レベルの信号を発生してＭＯＳトランジスタのゲートへ印加する第２の制御信号発生手段とを備える。
【００４１】
請求項１４に係る半導体装置は、請求項１、２または７の装置において、第１の基準電圧源の電圧よりも絶対値の大きな内部電圧を発生する内部電圧発生手段と、制御手段からの制御信号に応答してこの内部電圧発生手段の出力を内部ノードに結合する接続手段とをさらに備える。
【００４２】
請求項１５に係る半導体装置は、請求項１４の装置において、接続手段が、第１導電型の絶縁ゲート型電界効果トランジスタを備え、第２の絶縁ゲート型電界効果トランジスタが第２導電型を有し、制御手段が、テストモード指示信号の活性化時第１の基準電圧源の電圧と論理の異なる第２の基準電圧源の電圧を出力し、テストモード指示信号の非活性化時内部電圧発生手段の出力部の電圧レベルの電圧を出力して接続手段の絶縁ゲート型電界効果トランジスタおよび第２の絶縁ゲート型電界効果トランジスタのゲートへ与える手段を含む。
【００４３】
請求項１６に係る半導体装置は、請求項２の装置において、第１の基準電圧源の電圧よりも絶対値の大きな内部電圧を発生する内部電圧発生手段と、このテストモード指示信号に応答して内部電圧発生手段の出力部を内部ノードへ接続する接続手段とをさらに備える。接続手段は、第１導電型の絶縁ゲート型電界効果トランジスタで構成され、第２の絶縁ゲート型電界効果トランジスタは第１の導電型を有する。制御手段は、テストモード指示信号に応答して互いに相補な論理レベルの信号を生成して接続手段の絶縁ゲート型電界効果トランジスタおよび第２の絶縁ゲート型電界効果トランジスタのそれぞれのゲート電極ノードへ印加する手段を含む。第２の絶縁ゲート型電界効果トランジスタは、テストモード指示信号の非活性化時には、導通状態となる第２の基準電圧を受け、テストモード指示信号の活性化時には内部電圧発生手段の出力部の電圧を受けるように、制御手段が相補な信号を出力する。
【００４４】
請求項１７に係る半導体装置は、請求項７の装置において、第１の基準電圧源が接地電圧を供給し、内部電圧発生手段はこの接地電圧よりも低い負電圧を発生する。
【００４５】
請求項１８に係る半導体装置は、請求項７の装置において、第１の基準電圧源が電源電圧を供給し、内部電圧発生手段が、この電源電圧よりも高い高電圧を発生する。
【００４６】
請求項１９に係る半導体装置は、請求項２の装置において、第１および第２の絶縁ゲート型電界効果トランジスタが、ともにＰチャネルＭＯＳトランジスタで構成され、第１の基準電圧源は電源電圧を供給する。
【００４７】
請求項２０に係る半導体装置は、請求項１の装置において、クランプ手段が、内部ノードと第１の基準電圧源との間に直列に接続される少なくとも１つの第１の絶縁ゲート型電界効果トランジスタと、少なくとも２つの第２の絶縁ゲート型電界効果トランジスタとを含む。この第１の絶縁ゲート型電界効果トランジスタのゲート電極ノードは第１の基準電圧源の電圧を受ける。制御手段は、第１のテストモード指定信号の活性化時この第２の絶縁ゲート型電界効果トランジスタの一方のゲート電極ノードへ第１の内部電圧を印加し、この第１のテストモード指示信号の非活性化時この一方の絶縁ゲート型電界効果トランジスタにチャネルが形成される電圧をゲート電極ノードへ印加する第１の制御信号発生手段と、第２のテストモード指定信号の活性化時第２の内部電圧を発生して第２の絶縁ゲート型電界効果トランジスタの他方のゲート電極ノードへ印加し、かつ第２のテストモード指定信号の非活性化時、この他方の絶縁ゲート型電界効果トランジスタにチャネルが形成される電圧をそのゲート電極ノードへ印加する第２の制御信号発生手段とを備える。テストモード指示信号の活性化時には、第１および第２のテストモード指定信号の一方が活性状態とされ、他方は非活性状態に維持される。
【００４８】
請求項２１に係る半導体装置は、請求項２０の装置において、第１のテストモード指定信号の活性化には、内部ノードと第１の内部電圧発生手段とを接続する第１の接続手段と、第２のテストモード指定信号の活性化に応答して、第２の内部電圧発生手段の出力を内部ノードに結合する第２の接続手段を含む。
【００４９】
請求項２２に係る半導体装置は、請求項１の装置において、内部ノードと第１の基準電圧源とは異なる第２の基準電圧源との間に結合され、内部ノードの電圧を第２のクランプレベルにクランプする第２のクランプ手段と、第２のテストモード指示信号の活性化に応答して第２のクランプ手段のクランプ機能を非活性化する第２の制御手段をさらに備える。
【００５０】
請求項２３に係る半導体装置は、請求項２２の装置において、第２のクランプ手段が、第２の基準電圧源の電圧をゲートに受ける少なくとも１つの第１の絶縁ゲート型電界効果トランジスタと、制御信号に応答して、選択的にチャネルが形成される少なくとも１つの第２の絶縁ゲート型電界効果トランジスタとを含み、これら第１および第２の絶縁ゲート型電界効果トランジスタは第２の基準電圧源と内部ノードとの間に直列に接続される。
【００５２】
請求項２４の半導体装置は、請求項１の装置において、第１のクランプ手段と並列に設けられて第１のクランプ手段のクランプレベルよりも絶対値の大きな電圧レベルに内部ノードをクランプする保護手段をさらに備える。
【００５３】
請求項２５に係る半導体装置は、請求項１の装置がさらに、第１の基準電圧源の供給する電圧よりも絶対値の大きな内部電圧を発生する内部電圧発生手段と、テストモード指示信号に応答して内部電圧発生手段の出力部を内部ノードに結合する接続制御手段と、テストモード指示信号の活性化に応答して、内部電圧発生手段を非活性状態として内部電圧発生動作を停止させる停止手段とをさらに備える。
請求項２６に係る半導体装置は、所定レベルの内部電圧を発生する内部電圧発生手段と、テストモード指示信号の活性化に応答して内部電圧発生手段の内部電圧発生動作を停止させる手段と、テストモード指示信号の活性化時、外部から与えられる電圧を内部電圧発生手段の出力部へ印加する手段とを備える。
【００５４】
請求項２７に係る半導体装置の試験方法は、テストモード指示信号を印加して内部電圧発生回路の動作を停止させるステップと、この内部電圧発生回路の出力部へ外部からの電圧を供給するステップとを備える。
【００５５】
請求項２８に係る半導体装置の試験方法は、請求項２７の方法において、外部からの電圧は、内部電圧発生回路が通常動作モード時に発生する電圧レベルよりも絶対値の小さな電圧レベルを有する。
【００５６】
請求項２９に係る方法は、請求項２７の方法において、テストモード指示信号に応答して内部電圧発生回路の出力部を外部端子に結合するステップを含む。
内部ノードを所定電位にクランプするクランプ手段は、テストモード動作時に非活性状態とすることにより、このクランプ手段のクランプレベルの影響を受けることなく内部ノードへ外部から所望のレベルの電圧を正確に印加することができ、また逆に内部ノードの電圧を外部端子を介して外部でモニタすることができる。
【００５７】
また、テストモード指示信号を非活性状態とすれば、クランプ手段が動作し、内部ノードを所定の電位レベルにクランプするため、ピンコンタクト試験（ＩＦリークテスト）などのテストを正確に行なうことができる。
【００５８】
さらに、テストモード動作時に内部電圧発生回路の動作を停止させることにより、外部から所望の電圧レベルにこの内部電圧を正確に設定することができ、必要な特性試験を正確に行なうことができる。
【００５９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の第１の実施の形態である半導体装置の要部の構成を示す図である。図１において、半導体装置は、内部ノードＮＡの電位を所定電位にクランプするための第１のクランプ回路１０と、内部ノードＮＡと外部端子７との間に設けられる第１の保護回路２０と、テストモード指示信号ＴＥＳＴ１に応答して、第１のクランプ回路１０のクランプ動作を禁止する制御信号ＩＦＧ１を発生して第１のクランプ回路１０へ与える第１の制御回路３０を含む。
【００６０】
内部回路１１は、先の図３４において示した内部回路と同様の構成を備え、電源電圧ＶＣＣと接地電圧ＶＳＳを動作電源電圧として動作し、内部ノードＮＡ上の信号に所定のバッファ処理を施してさらに内部の回路へ伝達する。
【００６１】
第１のクランプ回路１０は、内部ノードＮＡに接続される一方導通電極ノードと、接地電圧ＶＳＳを受けるように結合されるゲート電極ノードと、他方導通ノードとを有するｎチャネルＭＯＳトランジスタＱ３と、ＭＯＳトランジスタＱ３と接地ノード（基準電圧源）ＶＳＳとの間に接続され、そのゲートに制御信号ＩＦＧ１を受けるｎチャネルＭＯＳトランジスタＱ４を含む。なお、以下の説明において電圧源とそこへ印加される電圧とは同じ参照符号で示す。
【００６２】
第１の保護回路２０は、外部ピン端子７と内部ノードＮＡの間に直列に接続される抵抗体Ｒ１およびＲ２と、抵抗体Ｒ１およびＲ２の接続ノードと接地ノードＶＳＳの間に接続されるｎチャネルＭＯＳトランジスタＱ２を含む。ＭＯＳトランジスタＱ２は、たとえばＬＯＣＯＳ（局所シリコン酸化膜）で構成される素子分離絶縁膜をゲート絶縁膜として有し、大きなしきい値電圧を有する。このＭＯＳトランジスタＱ２のゲートおよび一方導通ノードがともに接地ノードＶＳＳに接続され、ダイオードと同じ機能を実現する。抵抗体Ｒ１は、ＭＯＳトランジスタＱ２に大きな電流が流れるのを防止するための電流制限機能を有し、抵抗体Ｒ２は、第１のクランプ回路１０のＭＯＳトランジスタＱ３およびＱ４に大きな電流が流れ、ＰＮ接合が破壊されるなどの不良が発生するのを防止する。
【００６３】
第１の制御回路３０は、テストモード指示信号ＴＥＳＴ１を反転するインバータＩＶ１と、電源ノードＶＣＣとノードＢの間に接続され、そのゲートにテストモード指示信号ＴＥＳＴ１を受けるｐチャネルＭＯＳトランジスタＱ５と、電源ノードＶＣＣとノードＣの間に接続され、そのゲートにインバータＩＶ１の出力信号を受けるｐチャネルＭＯＳトランジスタＱ６と、ノードＢと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＣに接続されるＮチャネルＭＯＳトランジスタＱ７と、ノードＣと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＢに接続されるｎチャネルＭＯＳトランジスタＱ８を含む。
【００６４】
ＭＯＳトランジスタＱ７およびＱ８は、ゲートおよびドレインが交差結合されてフリップフロップを構成する。ノードＢから、第１のクランプ回路１０に含まれるＭＯＳトランジスタＱ４へ与えられる制御信号ＩＦＧ１が出力される。テストモード指示信号ＴＥＳＴ１は、接地電圧ＶＳＳと電源電圧ＶＣＣの間で変化する。この第１の制御回路３０は、後にその動作を詳細に説明するように、このテストモード指示信号ＴＥＳＴ１を反転しかつその出力信号のローレベルを負電圧ＶＢＢレベルに変換するレベル変換機能を備える。
【００６５】
半導体装置はさらに、基板領域へ所定の負電位レベルのバイアス電圧ＶＢＢを印加する基板電位発生回路１５と、テストモード指示信号ＴＥＳＴ１に応答して第２の制御信号Ｇｃｎｔ１を発生する第２の制御回路４０と、この第２の制御回路４０からの第２の制御信号Ｇｃｎｔ１に応答して基板電位発生回路１５の出力部を内部ノードＮＡへ電気的に接続する第１の内部電位接続回路６０を含む。この第１の内部電位接続回路６０は、内部ノードＮＡと基板電位発生回路１５の出力部の間に接続され、そのゲートに第２の制御信号Ｇｃｎｔ１を受けるｎチャネルＭＯＳトランジスタＱ１３で構成される。
【００６６】
第２の制御回路４０は、テストモード指示信号ＴＥＳＴ１を反転するインバータＩＶ２と、電源ノード（第２の基準電圧源）とノードＤの間に接続され、そのゲートにテストモード指示信号ＴＥＳＴ１を受けるｐチャネルＭＯＳトランジスタＱ９と、電源ノードＶＣＣとノードＥの間に接続され、そのゲートにインバータＩＶ２の出力信号を受けるｐチャネルＭＯＳトランジスタＱ１０と、ノードＤと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＥに接続されるｎチャネルＭＯＳトランジスタＱ１１と、ノードＥと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＤに接続されるｎチャネルＭＯＳトランジスタＱ１２を含む。ノードＥから第２の制御信号Ｇｃｎｔ１が出力される。制御回路３０および４０の負電圧印加ノードＶＢＢは、基板電位発生回路１５の出力部に結合される。次に、この図１に示す半導体装置の動作を、その動作波形図である図２を参照して説明する。
【００６７】
第１の保護回路２０では、このＭＯＳトランジスタＱ２が大きなしきい値電圧を有している。このＭＯＳトランジスタＱ２のしきい値電圧をＶ２として表わすと、ＭＯＳトランジスタＱ２は、抵抗体Ｒ１およびＲ２の接続部の電位が−Ｖ２以下となったときに導通し、この抵抗体Ｒ１およびＲ２の接続部へ接地ノードＶＳＳから電流を供給する。ＭＯＳトランジスタＱ２はフィールド絶縁膜をゲート絶縁膜として有しており、したがって第１のクランプ回路１０に含まれるＭＯＳトランジスタＱ２およびＱ４のしきい値電圧に比べて十分大きなしきい値電圧を有している。したがって、大きな負のサージ電圧が外部端子７に印加された場合、この大きなサージ電圧は、このＭＯＳトランジスタＱ２で吸収し、不必要に大きな負電圧が第１のクランプ回路１０に印加されるのを防止し、第１のクランプ回路１０に含まれるＭＯＳトランジスタＱ３およびＱ４が破壊されるのを防止する。
【００６８】
内部電位をモニタするモードおよび外部から所定の電圧をある特定の内部ノードに印加するテストモードを、ピンコンタクト試験（ＩＦリークテスト）と区別するために、以下モニタフォースモードと称す。
【００６９】
モニタフォースモードが非活性状態の場合、モニタフォースモード活性化信号ＴＥＳＴ１は、接地電圧ＶＳＳレベルのローレベルである。第１の制御回路３０において、インバータＩＶ１の出力信号が電源電圧ＶＣＣレベルのハイレベルとなり、ＭＯＳトランジスタＱ５がオン状態、ＭＯＳトランジスタＱ６がオフ状態とされる。ノードＢが、ＭＯＳトランジスタＱ５により充電され、ＭＯＳトランジスタＱ８のコンダクタンスが大きくなり、ノードＣの電位をその負電圧印加ノードＶＢＢの電圧レベルに低下させる。このノードＣの電位低下に応じてＭＯＳトランジスタＱ７のゲート電位が低下し、そのコンダクタンスが小さくなる。ノードＢの電位がさらに上昇して電源電圧ＶＣＣレベルに到達すると、ＭＯＳトランジスタＱ８がオン状態となり、ノードＣの電位が負電圧ＶＢＢレベルとなり、ＭＯＳトランジスタＱ７がオフ状態とされる。したがってこの状態においては、ノードＢから出力される第１の制御信号ＩＦＧ１は、電源電圧ＶＣＣレベルのハイレベルとなる。
【００７０】
第１のクランプ回路１０においては、ＭＯＳトランジスタＱ４は、電源電圧ＶＣＣレベルの第１の制御信号ＩＦＧ１を受けており、オン状態とされ、接地電圧ＶＳＳをＭＯＳトランジスタＱ３の一方導通ノードへ伝達する。ｎチャネルＭＯＳトランジスタでは電位の低い導通ノードがソースとなる。この状態においては、ＭＯＳトランジスタＱ３がダイオードモードで動作し、ノードＮＡの電位が−Ｖ３以下となると（Ｖ３はＭＯＳトランジスタのしきい値電圧かつＶＳＳ＝ＯＶ）、ＭＯＳトランジスタＱ３が導通し、内部ノードＮＡへ接地ノードＶＳＳから電流が流れ、この内部ノードＮＡの電位が上昇する。したがって、この内部ノードＮＡの最低電位が−Ｖ３の電位レベルにクランプされる。
【００７１】
第２の制御回路４０においては、第１の制御回路と同様、モニタフォースモード活性化信号ＴＥＳＴ１が接地電圧ＶＳＳレベルのローレベルであるため、ノードＤの電位が電源電圧ＶＣＣレベル、ノードＥの電位が負電圧ＶＢＢレベルである。したがって、第１の内部電位接続回路６０においては、ＭＯＳトランジスタＱ１３は、そのゲートに与えられる第２の制御信号Ｇｃｎｔ１の電位レベルとソース（基板電位発生回路１５の出力部）の電位が同じであり、オフ状態を維持し、内部ノードＮＡと基板電位発生回路１５の出力部とは電気的に切り離される。
【００７２】
したがって、この状態においては、第１のクランプ回路１０および第１の保護回路２０が、通常の入力保護回路として動作し、また第１のクランプ回路１０により、ピンコンタクト試験も可能である。すなわち外部端子７へ所定の電圧レベルの負電圧ＶＦ（ＶＦ＜−Ｖ３）を印加してＭＯＳトランジスタＱ３を導通状態とし、接地ノードＶＳＳから外部端子７へ電流の流れを生じさせる。これにより外部端子７が、確実に内部のパッド（図１においては示す）と電気的に接続されているかを試験することができる。したがって、半導体装置のパッケージ収納後の最終テストにおいても、確実にピンコンタクト試験を行なうことができる。
【００７３】
外部から印加される電源電圧ＶＣＣが、通常使用される電圧レベル以下に設定されてピンコンタクト試験を行なう場合がある。基板電位発生回路１５が、この外部電源電圧ＶＣＣを使用して負電圧（バイアス電圧）ＶＢＢを発生する場合、この負電圧ＶＢＢの絶対値が小さくなることが考えられる。基板電位発生回路１５の構成にもよるが（基板電位発生回路の構成については後に説明する）、キャパシタのチャージポンプ動作を利用することにより、基板バイアス電位を発生する場合、この負電圧ＶＢＢの最低到達電位が−２・ＶＣＣを超えることはない。電源ノードＶＣＣに印加される電源電圧ＶＣＣは、単一電源構成の場合、外部電源電圧ＶＣＣレベル、内部降圧回路を利用して、外部電源電圧を降圧して内部電源電圧を発生する場合、内部電源電圧の電圧レベルである。
【００７４】
この場合、電源電圧ＶＣＣと負電圧ＶＢＢの差が小さくなりＭＯＳトランジスタのゲート−ソース間電圧が十分な大きさとならず、第１の制御回路３０において、ＭＯＳトランジスタＱ５およびＱ８が完全にオン状態とならず、またＭＯＳトランジスタＱ６およびＱ７が完全にオフ状態とならず、ノードＢからの第１の制御信号ＩＦＧ１が電源電圧ＶＣＣと負電圧ＶＢＢの間の電圧レベルに維持されることが考えられる。この場合において、外部端子７へ負電圧ＶＢＢよりも十分に低い（より負の）負電圧を印加することにより、ＭＯＳトランジスタＱ３およびＱ４をともに導通状態とすることができる。内部ノードＮＡの電圧レベルが負電位レベルの場合、ＭＯＳトランジスタＱ３およびＱ４のソースは、それぞれ内部ノードに近いノードである。したがって、内部ノードＮＡの電位により、ＭＯＳトランジスタＱ３がオン状態となり、かつＭＯＳトランジスタＱ４のソース電位が、この第１の制御信号ＩＦＧ１の電位レベルよりもさらにＭＯＳトランジスタＱ４のしきい値電圧Ｖ４以上低い電位レベルにあれば、ＭＯＳトランジスタＱ４がオン状態とされる。したがって、第１の制御信号ＩＦＧ１が、負電圧ＶＢＢよりも高いため、この外部端子７へ、負電圧ＶＢＢよりより負の負電圧を印加することによりＭＯＳトランジスタＱ３およびＱ４をオン状態として、ピンコンタクト試験を行なうことができる。
【００７５】
なお、第１の制御信号ＩＦＧ１のハイレベルは、ＭＯＳトランジスタＱ４がオン状態を維持する電圧レベルであればよく、しきい値電圧Ｖｔｈ（＝Ｖ４）以上の電圧が印加されればＭＯＳトランジスタＱ４はオン状態となるため（接地電圧ＶＳＳは０Ｖとしている）、同様の効果を得ることができ、したがってこの第１の制御信号ＩＦＧ１のハイレベルは、電源電圧ＶＣＣレベルである必要はない。
【００７６】
次に、モニタフォースモードの動作について説明する。モニタフォースモードにおいては、モニタフォースモード活性化信号ＴＥＳＴ１がハイレベルとなる（電源電圧ＶＣＣレベル：外部電源電圧または内部降圧された電源電圧レベル）。第１の制御回路３０においては、インバータＩＶ１の出力信号が接地電圧ＶＳＳレベルのローレベルとなる。これにより、ＭＯＳトランジスタＱ５がオフ状態、ＭＯＳトランジスタＱ６がオン状態となる。ノードＣがＭＯＳトランジスタＱ６により充電され、ＭＯＳトランジスタＱ７のコンダクタンスが大きくなり、ノードＢが、このＭＯＳトランジスタＱ７を介して放電され、その電位が低下する。ノードＢの電位低下に伴って、ＭＯＳトランジスタＱ８のコンダクタンスが小さくなり、ノードＣの放電速度が低下する。これにより、ノードＣの電位が急速にハイレベル（電源電圧ＶＣＣレベル）へ立上がり、ＭＯＳトランジスタＱ７がオン状態となり、ノードＢを負電位印加ノードＶＢＢの負電圧レベルへ放電する。これにより、ＭＯＳトランジスタＱ８が、ゲートおよびソース電位が同じとなり、オフ状態とされる。したがって、この状態においては、ノードＢから出力される第１の制御信号ＩＦＧ１は、負電圧ＶＢＢレベルのローレベルとなる。
【００７７】
一方、第２の制御回路４０においては、モニタフォースモード活性化信号ＴＥＳＴ１の活性化（ハイレベル）に応答して、ノードＤの電位が負電圧ＶＢＢレベルとなり、ノードＥの電位が電源電圧ＶＣＣレベルのハイレベルとなる。したがって、第２の制御信号Ｇｃｎｔ１がハイレベルとなり、第１の内部電位接続回路６０に含まれるＭＯＳトランジスタＱ１３がオン状態となり、基板電位発生回路５０の出力部が内部ノードＮＡに電気的に接続される。これにより、内部ノードＮＡに、この基板電位発生回路５０から発生される負電圧ＶＢＢが伝達される。負電圧ＶＢＢによりＭＯＳトランジスタＱ３がオン状態となっても、この場合、第１の制御信号ＩＦＧ１が負電圧ＶＢＢレベルであり、ＭＯＳトランジスタＱ４は、そのゲート電位が、ソース電位以下となり（ｎチャネルＭＯＳトランジスタの場合、低電位の導通ノードがソース）、ＭＯＳトランジスタＱ４は確実にオフ状態を維持する。したがって、内部ノードＮＡと接地ノードＶＳＳの間に電流経路は形成されず、内部ノードＮＡに伝達された基板電位発生回路１５が発生する負電圧ＶＢＢが、外部端子７へ正確にその電圧レベルを維持して伝達される。これにより、外部で、外部端子７へ与えられた電圧レベルをモニタすることにより、基板電位発生回路１５が正確に所望の電圧レベルの負電圧ＶＢＢを発生しているか否かを識別することができ、基板電位発生回路１５の良／不良を判別することができる。
【００７８】
外部から負電圧ＶＢＢを印加して基板電位発生回路１５の出力部へ伝達する場合を考える。第１の制御回路３０および第２の制御回路の負電位印加ノードが基板電位発生回路１５の出力部に接続されている。したがって、内部ノードＮＡへ外部から負電圧が印加された場合、この負電圧は第１の内部電位接続回路６０を介して基板電位発生回路１５へ伝達され、応じてこの負電圧印加ノードＶＢＢの負電圧ＶＢＢも、外部から印加される電圧レベルに設定される。したがって、ローレベルの第１の制御信号ＩＦＧ１の電位レベルも、外部から印加される負電圧レベルとなり、内部ノードＮＡに印加された電圧レベルと第１の制御信号ＩＦＧ１の電位レベルが等しくなり、ＭＯＳトランジスタＱ４は確実にオフ状態を維持し、内部ノードＮＡから接地ノードＶＳＳへの電流経路を遮断することができる。これにより、所望の電圧レベルの負電圧を外部から印加して内部ノードＮＡを介して基板電位発生回路１５の出力部へ伝達することができ、応じて負電圧ＶＢＢの電圧レベルを外部で適当に調整することができる。この負電圧ＶＢＢの電圧レベルを外部で設定して行なう特性試験については後に詳細に説明する。
【００７９】
ここで、第１の保護回路２０に含まれるＭＯＳトランジスタＱ２は、そのしきい値電圧は、外部から印加される負電圧の電圧レベルに比べて十分大きな値に設定される。負電圧印加時に、このＭＯＳトランジスタＱ２がオン状態となるのを防止するためである（Ｖ２＞｜ＶＭ｜：Ｖ２は、ＭＯＳトランジスタＱ２のしきい値電圧、ＶＭは、外部端子７へ印加される負電圧）。
【００８０】
また第１のクランプ回路１０においては、同じ導電型のＭＯＳトランジスタ、すなわちｎチャネルＭＯＳトランジスタが用いられている。この場合、ＭＯＳトランジスタＱ３およびＱ４は、同一ウェルまたは基板領域内に形成することができ（素子分離膜は必要とされる）、ｐｎ分離のための領域が必要とされず、この第１のクランプ回路の占有面積を低減することができる。さらに、第１の保護回路２０に含まれるＭＯＳトランジスタがｎチャネルＭＯＳトランジスタで形成されているため、合わせて第１のクランプ回路１０および第１の保護回路２０を、同じウェル内に形成することができ、ウェル分離のための領域が必要とされず、これらの占有面積を低減することができる。
【００８１】
また、第１のクランプ回路１０のクランプ機能を活性化／非活性化するための第１の制御回路３０と、基板電位発生回路１５の出力部を内部ノードＮＡへ接続するための制御信号を発生する第２の制御回路４０とを別々に設けることにより、第１のクランプ回路１０および第１の内部電位接続回路６０の配置位置に応じて第１および第２の制御回路３０および４０を適当に配置することができ、最適なレイアウトを実現することが可能となる。また第１および第２の制御回路３０および４０はそれぞれ、１つのＭＯＳトランジスタのゲート容量を駆動するだけであり、大きな駆動力は要求されず、その占有面積は十分小さくすることができ、回路占有面積増加を抑制することができる。
【００８２】
以上のように、この発明の実施の形態１に従えば、内部ノードＮＡの負電圧レベルをクランプする第１のクランプ回路のクランプ機能を、モニタフォースモード活性化時に非活性状態とするように構成したため、モニタフォースモードにおいて、内部ノードへ外部から所望の電圧レベルの電圧を印加することができ、また内部ノードへ伝達された内部電圧のレベルを正確に外部へ読出すことが可能となる。また、モニタフォースモード非活性化時には、第１のクランプ回路は、そのクランプ機能がイネーブルされるため、外部から負電圧を印加してピンコンタクト試験を正確に行なうことができる。
【００８３】
［実施の形態２］
図３は、この発明の第２の実施の形態である半導体装置の要部の構成を示す図である。図３に示す構成においては、基板電位発生回路１５の出力部を内部ノードＮＡに選択的に接続する第１の内部電位接続回路６０に対する制御信号Ｇｃｎｔ１と、第１のクランプ回路１０に対する制御信号ＩＦＧ１が同じ制御回路８０から出力される。第１の保護回路２０、第１のクランプ回路１０、および第１の内部電位接続回路６０の構成は、図１に示す構成と同じであり、対応する部分には同一の参照番号を付す。
【００８４】
制御回路８０は、モニタフォースモード活性化信号ＴＥＳＴ１を受けるインバータＩＶと、電源ノードＶＣＣとノードＦの間に接続され、モニタフォースモード活性化信号ＴＥＳＴ１をゲートに受けるｐチャネルＭＯＳトランジスタＱ１５と、電源ノードＶＣＣとノードＧの間に接続され、インバータＩＶの出力信号をゲートに受けるｐチャネルＭＯＳトランジスタＱ１６と、ノードＦと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＧに接続されるｎチャネルＭＯＳトランジスタＱ１７と、ノードＧと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＦに接続されるｎチャネルＭＯＳトランジスタＱ１８を含む。ノードＦから、第１の制御信号ＩＦＧ１が出力され、ノードＧから第２の制御信号Ｇｃｎｔ１が出力される。
【００８５】
ＭＯＳトランジスタＱ１５〜Ｑ１８が形成する回路は、図１に示す制御回路３０および４０に含まれるレベル変換器を備える回路部分と同じ構成を備える。したがって、ノードＦが電源電圧ＶＣＣレベルの場合、ノードＧは、負電圧ＶＢＢレベルであり、逆にノードＧが電源電圧ＶＣＣレベルの場合には、ノードＦは負電圧ＶＢＢレベルとなる。図２の動作波形図から明らかなように、制御信号ＩＦＧ１およびＧｃｎｔ１は、互いに相補な信号である。したがって、モニタフォースモード活性化信号ＴＥＳＴ１に従って、１つの制御回路８０を用いて互いに相補な制御信号ＩＦＧ１およびＧｃｎｔ１を生成しても内部電位接続回路６０およびクランプ回路１０の動作を第１の実施の形態の場合と同様に制御することができる。
【００８６】
この図３に示す実施の形態２の構成においては、第１図に示す実施の形態１と同様の効果を得ることができ、さらに以下に述べる効果を得ることができる。１つの制御回路８０により、第１および第２の制御信号ＩＦＧ１およびＧｃｎｔ１を生成することができ、制御回路の占有面積が低減されクランプ機能の活性／非活性化を行なうための回路の占有面積を低減することができる。
【００８７】
また、第１の内部電位接続回路６０に含まれるＭＯＳトランジスタＱ１３を制御回路８０および第１のクランプ回路１０の近傍に配置することにより、応じてこのＭＯＳトランジスタＱ１３と内部ノードＮＡの間の距離を小さくすることができ、このＭＯＳトランジスタＱ１３から内部ノードＮＡにおける配線抵抗による電圧降下（上昇）を小さくすることができ、正確な電圧レベルの負電圧ＶＢＢを内部ノードＮＡへ伝達することができ、また内部ノードＮＡから、基板電位発生回路１５（図３に示さず）の出力部へ正確に所望の電圧レベルの電圧を供給することができる。また、内部ノードＮＡとこの第１の内部電位接続回路６０の距離が小さいため配線容量は小さく、このＭＯＳトランジスタＱ１３は小さな電流供給力をもっていても、十分に内部ノードＮＡを、基板電位発生回路１５が発生する基板バイアス電圧（負電圧）ＶＢＢレベルに充電（放電）することができ、そのサイズ（チャネル幅またはチャネル幅とチャネル長の比）を小さくすることができる。応じて、このＭＯＳトランジスタＱ１３のゲート容量が小さくなり、制御回路８０は、短い配線長を介してＭＯＳトランジスタＱ４およびＱ１３のゲートへ互いに相補な制御信号を伝達することが要求されるだけであり、その駆動すべきゲート容量は十分小さくされており、したがって制御回路８０は大きな駆動力は要求されず、制御回路８０の構成要素であるＭＯＳトランジスタＱ１５〜Ｑ１８のサイズ（チャネル幅またはチャネル幅とチャネル長の比）を小さくすることができ、応じて制御回路８０の占有面積を小さくすることができる。
【００８８】
以上のように、この発明の実施の形態２に従えば、１つの制御回路を用いて相補な制御信号を発生して第１の内部電位接続回路および第１のクランプ回路両者の動作を制御するように構成したため、制御回路占有面積を低減することが可能となる。
【００８９】
［実施の形態３］
図４は、この発明の第３の実施の形態である半導体装置の要部の構成を示す図である。図４に示す半導体装置の構成においては、第１のクランプ回路１０の構成が先の実施の形態１および２と異なる。第１の制御信号ＩＦＧ１は、図４に示す制御回路３０または８０から出力される。内部ノードＮＡには、基板電位発生回路の出力部（ＶＢＢで示す）を第２の制御信号Ｇｃｎｔ１に応答して電気的に接続する第１の内部電位接続回路６０が設けられる。この第２の制御信号Ｇｃｎｔ１は、図４に示す制御回路３０と別に設けられた第２の制御回路から発生されてもよく、この制御回路（８０）から発生されてもよい。
【００９０】
第１の保護回路２０および内部回路１１は、先の実施の形態１および２と同じ構成を備える。
【００９１】
第１のクランプ回路１０においては、第２の制御信号ＩＦＧ１をゲートに受けるＭＯＳトランジスタＱ４の一方導通ノードが内部ノードＮＡに接続される。このＭＯＳトランジスタＱ４と接地ノードＶＳＳの間にＭＯＳトランジスタＱ３が接続される。このＭＯＳトランジスタＱ３のゲートは接地ノードＶＳＳに接続される。
【００９２】
モニタフォースモード（モニタフォースモード活性化信号ＴＥＳＴ１が活性状態）のときにおいて、内部ノードＮＡに負電圧ＶＢＢが印加されたとき、即座にＭＯＳトランジスタＱ４がオフ状態とされる。したがって、この内部ノードＮＡの電位レベルを高速に安定状態に維持することができる。ＭＯＳトランジスタＱ３が内部ノードＮＡに接続されている場合、内部ノードＮＡが負電圧ＶＢＢになった場合、この負電圧ＶＢＢがＭＯＳトランジスタＱ３を介してＭＯＳトランジスタＱ４に伝達される。ＭＯＳトランジスタＱ４のドレイン（ＭＯＳトランジスタＱ３に接続されるノード）の電位が負電圧ＶＢＢレベルとなったときにＭＯＳトランジスタＱ４がオフ状態とされる。したがって、このような構成では、ＭＯＳトランジスタＱ３のリーク電流により、ＭＯＳトランジスタＱ４のドレイン（ＭＯＳトランジスタＱ３に接続される導通ノード）の電圧が負電圧ＶＢＢに到達する時刻と、内部ノードＮＡへ所定の負電圧ＶＢＢが伝達された時刻との間に差が生じ、内部ノードＮＡの電圧レベルを所望の電圧レベルに保持するまでに、長時間要することになり、高速で内部ノードＮＡ上の電圧を所定電圧レベルに安定化させることができない。したがって、高速に内部ノードＮＡの電圧を安定化させる必要のある場合には、この図４に示すような第１の制御信号ＩＦＧ１をゲートに受けるＭＯＳトランジスタＱ４を内部ノードＮＡに接続することにより、この高速安定化を達成することができる。
【００９３】
他の構成は、先の実施の形態１または２において説明したものと同じであり、同様の効果を奏することができる。
【００９４】
以上のように、この実施の形態３に従えば、内部ノードＮＡの電圧レベルを高速に所望の電圧レベルに安定化させることができる。
【００９５】
［実施の形態４］
図５は、この発明の第４の実施の形態の半導体装置の要部の構成を示す図である。この図５に示す半導体装置においては、第１のクランプ回路１０は、内部ノードＮＡにその一方導通端子が接続され、そのゲートが接地ノードＶＳＳに接続されるｎチャネルＭＯＳトランジスタＱ３と、ＭＯＳトランジスタＱ３と接地ノードＶＳＳの間に接続され、そのゲートに第１の制御信号ＩＦＧ１を受けるｐチャネルＭＯＳトランジスタＱ５を含む。このｐチャネルＭＯＳトランジスタＱ５のゲートへは、制御信号発生回路３０のノードＣから与えられる補の制御信号／ＩＦＧ１が与えられる。この制御信号／ＩＦＧ１は、先の実施の形態１ないし３において示した制御信号ＩＦＧ１と相補な信号である。
【００９６】
モニタフォースモードのときには、この制御信号／ＩＦＧ１は電源電圧ＶＣＣレベルのハイレベルとなり、それ以外の動作モード時において、この信号／ＩＦＧ１は負電圧ＶＢＢレベルとなる。他の構成は、先の実施の形態１または２の構成と同じであり、対応する部分には同一の参照番号を付す。
【００９７】
図６に示す様に、モニタフォースモードが非活性状態のとき、信号／ＩＦＧ１は、負電圧ＶＢＢレベルとなる。ノードＮＡに負電圧ＶＢＢが印加されるとき、ＭＯＳトランジスタＱ５の一方導通ノード（トランジスタＱ３に接続される導通モード）の電位が負電圧ＶＢＢよりも低くなったときにのみ、このＭＯＳトランジスタＱ５がオフ状態とされる。したがって、この負電圧ＶＢＢよりも浅い（絶対値の小さい）負電圧がノードＮＡに印加される限り、ＭＯＳトランジスタＱ５はオフ状態を維持する。したがって、この範囲の負電圧を内部ノードＮＡへ外部端子７を介して印加することにより、ピンコンタクト試験を行なうことができ、また内部ノードＮＡの電圧レベルを通常動作モード時においてクランプすることができる。
【００９８】
モニタフォースモードが活性状態とされたとき、図６に示す様に、信号／ＩＦＧ１は、電源電圧ＶＣＣレベルのハイレベルとなり、ＭＯＳトランジスタＱ３と接地ノードＶＳＳの間の電流経路を遮断する。ＭＯＳトランジスタＱ５がこの状態においてオン状態となるのは、一方導通ノード（トランジスタＱ３との接続ノード）の電位がそのゲートへ印加された電源電圧ＶＣＣレベルより高くなった場合である。ＭＯＳトランジスタＱ３は、そのゲートに接地電圧ＶＳＳを受けており、これより高い電圧レベルの電圧がＭＯＳトランジスタＱ５へ伝達されるのを防止する。したがって、モニタフォースモードの活性化時においては、確実にＭＯＳトランジスタＱ５はオフ状態に維持されており、内部ノードＮＡと接地ノードＶＳＳの間の電流経路を確実に遮断される。モニタフォースモードの非活性化時には、信号／ＩＦＧ１は負電圧ＶＢＢレベルであり、ＭＯＳトランジスタＱ５がオン状態であり、ＭＯＳトランジスタＱ３がダイオードモードで動作し、確実に内部ノードＮＡの電圧レベルを所定電位レベルにクランプする。したがって、この第４の実施の形態においても、ピンコンタクト試験および負電位に対するモニタフォースモードをともに実現することができる。
【００９９】
なお、第１の内部電位接続回路６０に対する制御信号Ｇｃｎｔ１は、この信号／ＩＦＧ１と同相で変化するため、この第１の制御信号発生回路３０のノードＣから発生されてもよく、また別の制御信号発生回路から発生されてもよい。
【０１００】
以上のように、この実施の形態４に従えば、第１のクランプ回路をｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタで構成した場合においても、実施の形態１または２と同様の効果を得ることができる。
【０１０１】
なお、ｐチャネルＭＯＳトランジスタＱ５の基板領域は、ＭＯＳトランジスタＱ３を介して内部ノードＮＡに接続される。ＭＯＳトランジスタＱ３の導通時、このＭＯＳトランジスタＱ３における電圧降下（電圧上昇）があるため、ＭＯＳトランジスタＱ５の基板領域と不純物領域のｐｎ接合が順方向にバイアスされることはない。しかしながら、ＭＯＳトランジスタＱ５の基板領域は、電源電圧ＶＣＣを受けるように接続されてもよい。
【０１０２】
［実施の形態５］
図７は、この発明の第５の実施の形態の半導体装置の要部の構成を示す図である。この図７においては、基板電位発生回路および内部電位接続回路は示していない。この図７に示す半導体装置は、図５に示す半導体装置と、第１のクランプ回路１０において、ＭＯＳトランジスタＱ５およびＱ３の位置が交換されていることを除いて同じ構成を備える。図７において、図５に示す構成と対応する部分には同一の参照番号を付し、その説明は省略する。
【０１０３】
モニタフォースモードの非活性化時においては、制御信号／ＩＦＧ１が負電圧ＶＢＢレベルである。この状態においては、第１のクランプ回路１０において、ノードＮＡの電位は通常、ＭＯＳトランジスタＱ５のゲート電位よりも高くＭＯＳトランジスタＱ５にはチャネルが形成され、内部ノードＮＡ上の電位が、ＭＯＳトランジスタＱ３へ伝達される。この内部ノードＮＡの電圧レベルが負電圧ＶＢＢレベルに到達したとき、ＭＯＳトランジスタＱ５のゲートおよびソース電位が等しくなり、ＭＯＳトランジスタＱ５がオフ状態とされる。したがって、ピンコンタクト試験を行なう場合、この負電圧ＶＢＢと−Ｖ３の間の電圧を印加することにより、内部ノードＮＡと接地ノードＶＳＳの間に電流経路が形成されて、所望のピンコンタクト試験を行なうことができる。ここで、Ｖ３は、ＭＯＳトランジスタＱ３のしきい値電圧を示す。また通常動作モード時においても、同様、内部ノードＮＡ上の電位が、負電圧ＶＢＢの電位レベルよりも負とならない限り、ＭＯＳトランジスタＱ３ヘ伝達され、所望のクランプ機能を実現することができる。
【０１０４】
モニタフォースモードの活性化時、制御信号ＩＧＦ１は、電源電圧ＶＣＣレベルのハイレベルとなる。内部ノードＮＡが電源電圧ＶＣＣレベルよりも高くならない限り、このＭＯＳトランジスタＱ５は、そのゲート電位がソース電位よりも高く、オフ状態を維持する。したがって、内部ノードＮＡに外部から負電圧が印加されるかまたは、図示しない基板電位発生回路の出力部が内部電位接続回路を介して内部ノードＮＡに接続される場合、ＭＯＳトランジスタＱ５は確実にオフ状態となり、ＭＯＳトランジスタＱ３へのリーク電流が生じることはない。したがって、高速に、この内部ノードＮＡの電位レベルを所定の電圧レベルに設定することができ、テスト開始時点を早くすることができる。
【０１０５】
以上のように、この発明の実施の形態５に従えば、ｐチャネルＭＯＳトランジスタを内部ノードＮＡに接続し、そのゲートに制御信号を印加するようにしているため、内部ノードの電位が所定の電圧の負電位レベルに到達したときに、このｐチャネルＭＯＳトランジスタＱ５が確実にオフ状態となり、高速で内部ノードＮＡの電圧レベルを所定電圧レベルに安定化することができる。また、実施の形態１ないし４と同様、ピンコンタクト試験およびモニタフォースモード両者をともに実現することができる。
【０１０６】
［実施の形態６］
図８は、この発明の第６の実施の形態である半導体装置の要部の構成を示す図である。図８に示す構成は、図５に示す実施の形態と、制御信号発生回路８０が、第１の制御信号／ＩＦＧ１を発生しかつ第２の制御信号（接続制御信号）Ｇｃｎｔ１を発生する点を除いて同じである。第１の内部電位接続回路６０は、ｎチャネルＭＯＳトランジスタＱ１３を含む。第１のクランプ回路１０に含まれるｐチャネルＭＯＳトランジスタＱ５と第１の内部電位接続回路６０に含まれるｎチャネルＭＯＳトランジスタＱ１３とは、相補的にオン／オフ状態となる。したがって、同相で変化する信号／ＩＦＧ１およびＧｃｎｔ１をＭＯＳトランジスタＱ５およびＱ１３のゲートへ印加することにより、これらのＭＯＳトランジスタＱ５およびＱ１３を相補的にオン／オフ状態とすることができる。
【０１０７】
この図８に示す実施の形態６の構成に従えば、１つの制御信号発生回路８０により、２つの制御信号を発生しており、回路占有面積を低減することができる。また１つの制御信号発生回路を用いて第１のクランプ回路１０および第１の内部電位接続回路６０両者の動作を制御しているため、これらの回路の活性／非活性を確実に相補的に行なうことができ、これらの回路の活性／非活性タイミングの調整を行なう必要がなくなる。
【０１０８】
またこの実施の形態６においては、内部ノードＮＡと第１の内部電位接続回路６０の間の内部配線の長さを短くすることができ、応じて、先の実施の形態２と同様、ＭＯＳトランジスタＱ１３のサイズ（チャネル幅）を小さくすることができ、制御信号発生回路８０は、小さなゲート容量を駆動することが要求されるだけであり、構成要素のサイズ（チャネル幅、チャネル幅とチャネル長の比）を小さくすることができ、応じて制御信号発生回路８０の規模を小さくすることができ、占有面積を小さくすることができる。
【０１０９】
なお、この図８に示した構成において、ＭＯＳトランジスタＱ３とＭＯＳトランジスタＱ５の位置が交換されてもよい。
【０１１０】
［実施の形態７］
図９は、この発明の第７の実施の形態の半導体装置の要部の構成を示す図である。図９においては、内部電位接続回路および基板電位発生回路は、図面を簡略化するために、明確には示していない。第１の保護回路２０および内部回路１１は、先の実施の形態において説明したものと同じ構成を備える。
【０１１１】
内部ノードＮＡの電位（負電位）を所定電位レベルにクランプするための第１のクランプ回路１０は、内部ノードＮＡに結合され、かつそのゲートに制御信号／ＩＦＧ１を受けるｎチャネルＭＯＳトランジスタＱ１８と、ＭＯＳトランジスタＱ１８と接地ノードＶＳＳの間に接続され、そのゲートに制御信号ＩＦＧ１を受けるｎチャネルＭＯＳトランジスタＱ１９を含む。
【０１１２】
この第１のクランプ回路１０のクランプ動作の活性／非活性を制御するための制御信号／ＩＦＧ１およびＩＦＧ１は、制御回路９０から出力される。この制御回路９０は、モニタフォースモード活性化信号ＴＥＳＴ１を受けるインバータＩＶ１と、電源ノードＶＣＣと内部ノードＢの間に接続され、そのゲートに信号ＴＥＳＴ１を受けるｐチャネルＭＯＳトランジスタＱ５と、電源ノードＶＣＣとノードＣの間に接続され、そのゲートにインバータＩＶ１の出力信号を受けるｐチャネルＭＯＳトランジスタＱ６と、ノードＢと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＣに接続されるｎチャネルＭＯＳトランジスタＱ７と、ノードＣと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＢに接続されるｎチャネルＭＯＳトランジスタＱ８を含む。ノードＢから、制御信号ＩＦＧ１が出力される。このトランジスタＱ５〜Ｑ８は、レベル変換機能を備えており、制御信号ＩＦＧ１は、電源電圧ＶＣＣと負電圧ＶＢＢの間で変化する。
【０１１３】
制御回路９０は、さらに、モニタフォースモード活性化信号ＴＥＳＴ１を受けるインバータＩＶ４と、電源ノードＶＣＣとノードＦの間に接続され、そのゲートに信号ＴＥＳＴ１を受けるｐチャネルＭＯＳトランジスタＱ１４と、ノードＦと接地ノードＶＳＳの間に接続され、そのゲートがノードＧに接続されるｎチャネルＭＯＳトランジスタＱ１６と、ノードＧと接地ノードＶＳＳの間に接続され、そのゲートがノードＦに接続されるｎチャネルＭＯＳトランジスタＱ１７を含む。ノードＧから制御信号／ＩＦＧ１が出力される。この制御信号／ＩＦＧ１は、したがって電源電圧ＶＣＣと接地電圧ＶＳＳの間で変化する。次に、この図９に示す回路の動作を、その動作波形図である図１０を参照して説明する。
モニタフォースモードが非活性状態の場合、モニタフォースモード活性化信号ＴＥＳＴ１はローレベルにあり、インバータＩＶ１およびＩＶ４の出力信号は電源電圧ＶＣＣレベルのハイレベルとなる。この状態においては、ＭＯＳトランジスタＱ５がオン状態、ＭＯＳトランジスタＱ６がオフ状態とされる。ノードＢの電位が上昇し、ＭＯＳトランジスタＱ８のゲート−ソース間電圧がしきい値電圧を超えると、ＭＯＳトランジスタＱ８が導通し、ノードＣの電位が負電圧印加ノードＶＢＢへ放電されて低下する。このノードＣの電位低下に伴って、ＭＯＳトランジスタＱ７のコンダクタンスが小さくなり、ノードＢから負電圧印加ノードＶＢＢへ流れる電流を小さくする。この動作を繰り返すことにより、ノードＣが、負電圧ＶＢＢレベル、ノードＣが、電源電圧ＶＣＣレベルとなる。この状態において、ＭＯＳトランジスタＱ７がオフ状態、ＭＯＳトランジスタＱ８がオン状態となる。ノードＢから出力される制御信号ＩＦＧ１は、電源電圧ＶＣＣレベルのハイレベルとされる。一方、ＭＯＳトランジスタＱ１４〜Ｑ１７からなるレベル変換部においては、ＭＯＳトランジスタＱ１４およびＱ１７がオン状態、ＭＯＳトランジスタＱ１５およびＱ１６がオフ状態となり、ノードＧは、接地電圧ＶＳＳレベルとなる。したがって、ＭＯＳトランジスタＱ１８のゲートへ与えられる制御信号／ＩＦＧ１は、接地電圧ＶＳＳレベルとなる。
【０１１４】
第１のクランプ回路１０においては、ＭＯＳトランジスタＱ１９が電源電圧ＶＣＣレベルの制御信号ＩＦＧ１をゲートに受けてオン状態となり、接地電圧ＶＳＳをＭＯＳトランジスタＱ１８の一方導通ノード（ＭＯＳトランジスタＱ１８とＭＯＳトランジスタＱ１９とが接続されるノード）へ伝達する。したがって、ＭＯＳトランジスタＱ１８は、そのゲートおよびソースがともに接地電圧ＶＳＳレベルとなり、ダイオードモードで動作し、ノードＮＡの負電位レベルを−Ｖ１８の電圧レベルにクランプする。ここで、Ｖ１８は、ＭＯＳトランジスタＱ１８のしきい値電圧を示す。したがって、この状態において、外部端子７へ負電圧ＶＦを印加することにより、外部端子７がパッド（図示せず）と電気的に確実にコンタクトされているかを示すピンコンタクト試験を実行することができる。モニタフォースモードの非活性状態においては、図示しない内部電位接続回路は非導通状態を維持しており、基板電位発生回路の出力部と内部ノードＮＡとは電気的に切離されている。
【０１１５】
モニタフォースモードの活性化時においては、モニタフォースモード活性化信号ＴＥＳＴ１がハイレベルとなり、インバータＩＶ１およびＩＶ４の出力信号が接地電圧ＶＳＳレベルのローレベルとなる。この状態においては、ＭＯＳトランジスタＱ６、Ｑ７、Ｑ１５およびＱ１６がオン状態となり、ＭＯＳトランジスタ５、Ｑ８、Ｑ１４およびＱ１７がオフ状態となる。ノードＢから出力される制御信号ＩＦＧ１は、負電圧ＶＢＢレベルとなり、一方、ノードＧから出力される制御信号／ＩＦＧ１は、電源電圧ＶＣＣレベルとなる。第１のクランプ回路１０においては、ＭＯＳトランジスタＱ１８がこの電源電圧ＶＣＣレベルの制御信号／ＩＦＧ１により、オン状態となり、内部ノードＮＡとＭＯＳトランジスタＱ１９と電気的に接続する。ＭＯＳトランジスタＱ１９は、そのゲートに負電圧ＶＢＢレベルの制御信号ＩＦＧ１を受けている。したがって、このＭＯＳトランジスタＱ１９は、内部ノードＮＡの電位が負電位ＶＢＢレベルとなっても、依然オフ状態を維持する。ＭＯＳトランジスタＱ１９のソースが内部ノードＮＡに接続される導通ノードとなり、このソース電位とゲート電位が等しいためである。この状態においては、図示しない内部電位接続回路が、別のまたは同じ制御回路の出力Ｇｃｎｔ１に応答して導通し、基板電位発生回路の出力部を内部ノードＮＡに電気的に接続する。したがって、内部ノードＮＡに、基板電位発生回路からの負電圧ＶＢＢが伝達されても、ＭＯＳトランジスタＱ１９はオフ状態を維持しているため、外部端子７を介して確実にこの内部ノードＮＡに伝達された負電圧ＶＢＢのレベルを判別することができる。逆に、外部端子７に負電圧を印加した場合、内部ノードＮＡの電位すなわち外部印加電圧が負電圧ＶＢＢよりもさらにＭＯＳトランジスタＱ１９のしきい値電圧の絶対値分低くならない限り、ＭＯＳトランジスタＱ１９はオフ状態を維持するため、正確にこの内部ノードＮＡ上の電位を、図示しない内部電位接続回路を介して基板電位発生回路の出力部へ伝達することができる。この基板電位発生回路出力部の電位が変化すると、応じて制御回路９０の負電圧印加ノードＶＢＢへ与えられる電圧レベルも変化する。したがって、これに応じて制御信号ＩＦＧ１の電位レベルも変化し、常時この制御信号ＩＦＧ１は、内部ノードＮＡに印加される電圧レベルと等しくなる。したがって確実にＭＯＳトランジスタＱ１９をオフ状態とすることができ、外部端子７から内部ノードＮＡおよび内部電位接続回路を介して基板電位発生回路出力部へ所望の電圧レベルの電圧を印加することができる。
【０１１６】
この第１のクランプ回路１０においては、モニタフォースモードの非活性化時には制御信号ＩＦＧ１が電源電圧ＶＣＣレベルであり、ＭＯＳトランジスタＱ１９がオン状態となり、ＭＯＳトランジスタＱ１８の一方導通ノードが接地ノードＶＳＳに電気的に接続される。一方、モニタフォースモードの活性化時、制御信号／ＩＦＧ１が電源電圧ＶＣＣレベルのハイレベルとなり、ＭＯＳトランジスタＱ１８がオン状態となり、ＭＯＳトランジスタＱ１９の一方導通ノードを内部ノードＮＡに接続する。したがって、このＭＯＳトランジスタＱ１８およびＱ１９の間の接続ノードは、常時内部ノードＮＡまたは接地ノードＶＳＳに電気的に接続されており、フローティング状態とされることはない。したがって、モニタフォースモードの活性化時、このＭＯＳトランジスタＱ１８およびＱ１９の接続ノードは、内部ノードＮＡ上の電位変化に従って高速で変化し、応じて内部ノードＮＡは、高速でこの外部端子７からまたは基板電位発生回路から与えられる電圧レベルに追随してその電位レベルを変化させることが可能となる。
【０１１７】
［変更例］
図１１は、この発明の第７の実施の形態の変更例の構成を示す図である。図１１に示す構成においては、第１のクランプ回路１０に含まれるＭＯＳトランジスタＱ１８は、そのゲートにモニタフォースモード活性化信号ＴＥＳＴ１を制御信号／ＩＦＧ１として受ける。他の構成は、図９に示す構成と同じである。図９に示す構成の場合、モニタフォースモード活性化信号ＴＥＳＴ１の変化に従って、同じタイミングで制御信号ＩＦＧ１および／ＩＦＧ１を変化させることができる（制御信号発生部は同じ構成を備えるため）。このモニタフォースモード活性化信号ＴＥＳＴ１が内部で発生される場合（複数の外部信号のタイミング条件等により）、この信号ＴＥＳＴ１は、電源電圧ＶＣＣレベルと接地電圧ＶＳＳレベルの間で変化する。したがって、必要とされる電圧レベルの制御信号／ＩＦＧ１を生成することができる。図９に示すＭＯＳトランジスタＱ１４〜Ｑ１７およびインバータＩＶ４を省略することができ、応じて制御部の占有面積を低減することができる。
【０１１８】
以上のように、この発明の実施の形態７に従えば、第１のクランプ回路において、ともに制御信号によりオン／オフ状態が制御されるＭＯＳトランジスタを直列に接続しているため、この第１のクランプ回路において電気的にフローティング状態となるノードが存在せず、このようなフローティング状態のノードの充放電を行なう必要がなく、高速で内部ノードを必要とされる電圧レベルに設定することができる。
【０１１９】
［実施の形態８］
図１２は、この発明の第８の実施の形態の半導体装置の要部の構成を示す図である。この図１２に示す構成においても、基板電位発生回路の出力部を内部ノードＮＡに接続する内部電位接続回路は明確には示していない。
【０１２０】
この図１２に示す構成は、図９に示す構成と、第１のクランプ回路１０の構成を除いて同じであり、対応する部分には同一の参照番号を付す。この図１２に示す第１のクランプ回路１０においては、制御信号ＩＦＧ１をゲートに受けるｎチャネルＭＯＳトランジスタＱ１９が、内部ノードＮＡに接続され、制御信号／ＩＦＧ１をゲートに受けるｎチャネルＭＯＳトランジスタＱ１８がＭＯＳトランジスタＱ１９と接地ノードＶＳＳの間に接続される。モニタフォースモードの非活性時にクランプ素子として機能するＭＯＳトランジスタＱ１８は、ＭＯＳトランジスタＱ１９を介して内部ノードＮＡに接続される。モニタフォースモードの活性化時、ＭＯＳトランジスタＱ１９は、そのゲートに負電圧ＶＢＢレベルの制御信号ＩＦＧ１を受けて、オフ状態とされ、内部ノードＮＡからＭＯＳトランジスタＱ１８へのリーク電流を防止する。したがって、この内部ノードＮＡに付随するフローティング状態のノードが存在せず、このようなフローティング状態の内部ノードの充放電を行なう必要はなく、高速で内部ノードＮＡを所定の電圧（外部端子７に印加された電圧または基板電位発生回路（図示せず）から伝達された負電圧）のレベルに設定することができ、モニタフォースモード活性化時、高速でモニタフォースモード動作を実行することができる。
【０１２１】
モニタフォースモードの非活性化時、制御信号ＩＦＧ１は、電源電圧ＶＣＣレベルであり、ＭＯＳトランジスタＱ１９がオン状態とされ、内部ノードＮＡのクランプ素子として機能するＭＯＳトランジスタＱ１８に電気的に接続する。したがって、何ら問題なく、このＭＯＳトランジスタＱ１８により、ピンコンタクト試験を行なうことができる。
【０１２２】
［変更例］
図１３は、この発明の第８の実施の形態の変更例の構成を示す図である。この図１３に示す構成においては、モニタフォースモード活性化信号ＴＥＳＴ１が制御信号／ＩＦＧ１として第１のクランプ回路１０に含まれるＭＯＳトランジスタＱ１８のゲートへ与えられる。他の構成は、図１２に示す構成と同じである。制御回路９０ａは、ＭＯＳトランジスタＱ５〜Ｑ８を含み、モニタフォースモード活性化信号ＴＥＳＴ１に応答してレベル変換された制御信号ＩＦＧ１を出力する。この制御回路９０ａは、図１２に示す制御回路９０に比べてＭＯＳトランジスタＱ１４〜Ｑ１７が不要となり、その占有面積が低減される。
【０１２３】
この図１３に示す回路の動作は、図１２に示す回路の動作と同じである。モニタフォースモード活性化信号ＴＥＳＴ１の活性化時、電源電圧ＶＣＣレベルよりも低い電圧レベルであっても、ＭＯＳトランジスタＱ１８がオン状態となる電圧レベル（ＭＯＳトランジスタＱ１８のしきい値電圧よりも高い電圧レベル）であれば、ＭＯＳトランジスタＱ１８はオン状態となって、ＭＯＳトランジスタＱ１９と接地ノードＶＳＳとを電気的に接続し、フローティング状態となるノードが生じるのを防止することができる。したがって、このモニタフォースモード活性化信号ＴＥＳＴ１が外部から直接与えられる構成であっても、正確に動作モードに応じてＭＯＳトランジスタＱ１８をオン／オフ状態とすることができ（ただしローレベルは、接地電圧ＶＳＳレベルに設定される）、正確に必要とされる機能を実現することができる。
【０１２４】
以上のように、この発明の実施の形態８に従えば、モニタフォースモード時において電流経路を遮断するＭＯＳトランジスタを内部ノードに接続するように構成しているため、内部ノードＮＡとフローティングノードまたは接地ノードとの間のリーク電流が流れる経路を完全に遮断することができ、応じて高速で内部ノードＮＡの電圧を所定の電圧レベルに設定することができる。
【０１２５】
［実施の形態９］
図１４は、この発明の第９の実施の形態の半導体装置の要部の構成を示す図である。この図１４に示す構成においては、第１のクランプ回路１０は、内部ノードＮＡと接地ノードＶＳＳの間に接続され、そのゲートに制御信号ＩＦＧ１を受ける１つのｎチャネルＭＯＳトランジスタＱ２０で構成される。制御回路９５は、モニタフォースモード活性化信号ＴＥＳＴ１を受けるインバータＩＶ１と、接地ノードＶＳＳとノードＢの間に接続され、そのゲートにモニタフォースモード活性化信号ＴＥＳＴ１を受けるｐチャネルＭＯＳトランジスタＱ５ａと、接地ノードＶＳＳとノードＣの間に接続され、そのゲートにインバータＩＶ１の出力信号を受けるｐチャネルＭＯＳトランジスタＱ６ａと、ノードＢと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＣに接続されるｎチャネルＭＯＳトランジスタＱ７と、ノードＣと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＢに接続されるｎチャネルＭＯＳトランジスタＱ８を含む。
【０１２６】
ノードＢから制御信号ＩＦＧ１が出力される。ＭＯＳトランジスタＱ５ａおよびＱ６ａは、そのしきい値電圧の絶対値が十分小さくされる。内部回路１１、および第１の保護回路２０は、先の実施の形態と同じ構成を備える。次に、この図１４に示す半導体装置の動作をその動作波形図である図１５を参照して説明する。
【０１２７】
モニタフォースモードの非活性化時、モニタフォースモード活性化信号ＴＥＳＴ１は、接地電圧ＶＳＳレベルのローレベルとなり、インバータＩＶ１の出力信号は、電源電圧ＶＣＣレベルとなる。ＭＯＳトランジスタＱ６ａは、完全にオフ状態とされる。ＭＯＳトランジスタＱ５ａは、弱いオン状態となり、接地ノードＶＳＳからノードＢへ電流を供給する。ノードＢの電位に従って、ＭＯＳトランジスタＱ８がオン状態となり、ノードＣの電位を、負電圧印加ノードＶＢＢの電圧レベルへ放電する。ノードＣの電位が低下すると、応じてＭＯＳトランジスタＱ７がオフ状態へ移行し、最終的にノードＣの電位が負電圧ＶＢＢレベルとなると、ＭＯＳトランジスタＱ７は完全にオフ状態とされる。ノードＢは、ＭＯＳトランジスタＱ５ａのしきい値電圧の影響を受けて完全に接地電圧ＶＳＳに到達するのに時間を要する。ＭＯＳトランジスタＱ５ａのしきい値電圧の絶対値は十分小さくされており、ノードＢの電位はほぼ接地電圧ＶＳＳレベルとされる。これにより、ノードＢからの制御信号ＩＦＧ１がローレベル（ほぼ接地電圧ＶＳＳレベル）となり、第１のクランプ回路１０に含まれるＭＯＳトランジスタＱ２０は、ダイオードモードで動作し、所定のクランプ機能を実現する。ここで、制御信号ＩＦＧ１が完全に接地電圧ＶＳＳレベルに到達しない場合ＭＯＳトランジスタＱ２０のゲート電位が、その接地電圧ＶＳＳレベルよりも少し高くなる。しかしながら、このＭＯＳトランジスタＱ５ａのしきい値電圧の絶対値が、ＭＯＳトランジスタＱ２０のしきい値電圧よりも十分小さくされている場合には、何ら問題が生じることなく、必要とされるクランプ機能を実現することができる。ＭＯＳトランジスタＱ２０およびＱ１５ａのしきい値電圧がほぼ同じなら、ノードＮＡのクランプレベルをほぼ接地電圧レベルに設定できる。
【０１２８】
このとき、第１の内部電位接続回路は、図示しない経路により、モニタフォースモード活性化信号ＴＥＳＴ１により非導通状態とされている。したがって、外部端子７に所望の負電圧を印加することにより、内部ノードＮＡから接地ノードＶＳＳへ第１のクランプ回路１０（トランジスタＱ２０）を介して電流を流すことができ、ピンコンタクト試験を正確に行なうことができる。また、内部ノードＮＡが通常動作モード時に負電圧に変化したとき、ＭＯＳトランジスタＱ２０が導通し、この負電圧を所定の電圧レベル（−Ｖ２０＋｜ＶＱ５ａ｜）にクランプする。ここで、Ｖ２０は、ＭＯＳトランジスタＱ２０のしきい値電圧を示し、ＶＱ５ａは、ＭＯＳトランジスタＱ５ａのしきい値電圧を示す。
【０１２９】
モニタフォースモードの活性化時には、モニタフォースモード活性化信号ＴＥＳＴ１がハイレベルとなり、インバータＩＶ１の出力信号が接地電圧ＶＳＳレベルのローレベルとなる。この状態においては、逆にＭＯＳトランジスタＱ５ａがオフ状態とされ、ＭＯＳトランジスタＱ６ａがオン状態とされる。ノードＣの電圧が、ＭＯＳトランジスタＱ６ａのしきい値電圧の絶対値レベルにまで上昇し、ＭＯＳトランジスタＱ７がオン状態とされる。ノードＢの電位が負電圧ＶＢＢレベルに低下すると、ＭＯＳトランジスタＱ８のゲートおよびソース電位がともに等しくなり、完全にオフ状態となる。これにより、ノードＣの電位の低下は防止され、ＭＯＳトランジスタＱ７はオン状態を維持し、ノードＢから出力される制御信号ＩＦＧ１は、確実に負電圧ＶＢＢレベルとされる。この結果、第１のクランプ回路１０において、ＭＯＳトランジスタＱ２０は、内部ノードＮＡに負電圧ＶＢＢが外部端子７からまたは第１の内部電位接続回路から伝達されたときにおいてもオフ状態を維持する。これにより、外部端子７からの負電圧の基板電圧発生回路出力部への伝達およびこの基板電圧発生回路出力部の電圧レベルの外部モニタが可能となる。
【０１３０】
外部端子７に、この負電圧ＶＢＢよりもより深い（より負）電圧ＶＦを印加する場合、この内部ノードＮＡに接続された第１の内部電位接続回路を介して基板電位発生回路の出力部へこの深い負電圧ＶＦが伝達される。したがって、この場合、制御回路９５の負電圧印加ノードＶＢＢの電圧レベルもより深い負電圧ＶＦとなり、応じて制御信号ＩＦＧ１も負電圧ＶＦレベルとなる。したがって、第１のクランプ回路１０において、ＭＯＳトランジスタＱ２０が、この内部ノードＮＡに伝達された深い負電圧ＶＦに応答して一担オン状態となっても、高速でオフ状態となり、ＭＯＳトランジスタＱ２０におけるリークが停止され、内部ノードＮＡの電位は安定に外部から印加される電圧ＶＦレベルとなる。
【０１３１】
以上のようにして、内部電圧レベルの外部でのモニタおよび外部からの内部電圧の設定両者が可能となる。
【０１３２】
この実施の形態９に従えば、第１のクランプ回路１０は、１つのＭＯＳトランジスタのみで構成されるため、実施の形態１ないし８の構成に比べてこのクランプ回路の占有面積を低減することができ、従来の、１つのダイオード接続されたクランプ素子と同様の占有面積でクランプ機能の活性／非活性が制御されるクランプ回路を実現することができる。
【０１３３】
［実施の形態１０］
図１６は、この発明の第１０の実施の形態である半導体装置の要部の構成を示す図である。制御信号ＩＦＧ１を発生する制御回路９５は、モニタフォースモード活性化信号ＴＥＳＴ１に応答して電源電圧ＶＣＣと負電圧ＶＢＢレベルの相補信号ＧＡＴＥおよびＺＧＡＴＥを出力する第１の制御信号発生回路９５ａと、この第１の制御信号発生回路９５ａからの相補信号ＧＡＴＥおよびＺＧＡＴＥに従って接地電圧ＶＳＳおよび負電圧ＶＢＢレベルで変化する制御信号ＩＦＧ１を出力する第２の制御信号発生回路９５ｂを含む。第１のクランプ回路１０は、内部ノードＮＡと接地ノードＶＳＳの間に接続され、この制御信号ＩＦＧ１をゲートに受けるｎチャネルＭＯＳトランジスタＱ２０を含む。制御回路９５の構成を除いて、この図１６に示す構成は、図１４に示す構成と同じであり、対応する部分には同一の参照番号を付す。
【０１３４】
第１の制御信号発生回路９５ａは、モニタフォースモード活性化信号ＴＥＳＴ１を受けるインバータＩＶ１と、電源ノードＶＣＣとノードＢの間に接続され、モニタフォースモード活性化信号ＴＥＳＴ１をゲートに受けるｐチャネルＭＯＳトランジスタＱ５と、電源電圧ノードＶＣＣとノードＣの間に接続され、ゲートにインバータＩＶ１の出力信号を受けるｐチャネルＭＯＳトランジスタＱ６と、ノードＢと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＣに接続されるｎチャネルＭＯＳトランジスタＱ７と、ノードＣと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＢに接続されるｎチャネルＭＯＳトランジスタＱ８を含む。ＭＯＳトランジスタＱ５およびＱ６のしきい値電圧の絶対値は特に小さくされることは要求されない。ノードＣから信号ＧＡＴＥが出力され、ノードＢから信号ＺＧＡＴＥが出力される。
【０１３５】
第２の制御信号発生回路９５ｂは、接地ノードＶＳＳとノードＭの間に接続され、そのゲートに信号ＺＧＡＴＥを受けるｐチャネルＭＯＳトランジスタＱ２１と、接地ノードＶＳＳとノードＮの間に接続され、そのゲートに信号ＧＡＴＥを受けるｐチャネルＭＯＳトランジスタＱ２２と、ノードＭと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＮに接続されるｎチャネルＭＯＳトランジスタＱ２３と、ノードＮと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＭに接続されるｎチャネルＭＯＳトランジスタＱ２４を含む。ノードＮから、制御信号ＩＦＧ１が出力される。
【０１３６】
次に、この図１６に示す制御回路の動作をその動作波形図である図１７を参照して説明する。モニタフォースモードの非活性化時には、信号ＴＥＳＴ１が接地電圧ＶＳＳレベルのローレベルであり、インバータＩＶ１の出力信号が電源電圧ＶＣＣレベルのハイレベルとなる。この状態においては、ＭＯＳトランジスタＱ５がオン状態、ＭＯＳトランジスタＱ６がオフ状態となる。ノードＢの電位が上昇し、ノードＢの電位と負電圧印加ノードＶＢＢの電位の差がこのＭＯＳトランジスタＱ８のしきい値電圧よりも大きくなると、ＭＯＳトランジスタＱ８がオン状態となり、ノードＣの電位を低下させる。このノードＣの電位低下に伴って、ＭＯＳトランジスタＱ７のコンダクタンスが小さくなり、ノードＣと負電位印加ノードＶＢＢの電位差がＭＯＳトランジスタＱ７のしきい値電圧よりも小さくなると、ＭＯＳトランジスタＱ７がオフ状態となる。これにより、ノードＢの電位が電源電圧ＶＣＣレベル、ノードＣの電位が負電圧ＶＢＢレベルとなる。
【０１３７】
第２の制御信号発生回路９５ｂにおいては、電源電圧ＶＣＣレベルの信号ＺＧＡＴＥにより、ＭＯＳトランジスタＱ２１がオフ状態となる。一方、信号ＧＡＴＥは負電圧ＶＢＢレベルであり、ＭＯＳトランジスタＱ２２が確実にオン状態となり、ノードＮの電位を接地電圧ＶＳＳレベルに上昇させる。このノードＮの電位上昇に伴って、ＭＯＳトランジスタＱ２３はそのゲート−ソース間電位がそのしきい値電圧よりも高くなるとオン状態となり、ノードＮの電位を低下させる。ノードＮの電位低下に伴って、ＭＯＳトランジスタＱ２４のコンダクタンスが小さくなり、ノードＭと負電圧印加ノードＶＢＢの電位差がＭＯＳトランジスタＱ２４のしきい値電圧よりも小さくなると、ＭＯＳトランジスタＱ２４がオフ状態となる。最終的に、ＭＯＳトランジスタＱ２４がオフ状態、ＭＯＳトランジスタＱ２３がオン状態となり、制御信号ＩＦＧ１は、接地電圧ＶＳＳレベルとなる。この状態において、第１のクランプ回路１０において、ＭＯＳトランジスタＱ２０は、そのゲートとソースの電位がともに接地電圧ＶＳＳレベルであり、ダイオードモードで動作する。
【０１３８】
ＭＯＳトランジスタＱ２２がオン状態となるためには、このＭＯＳトランジスタＱ２２のしきい値電圧Ｖ２２はその絶対値｜Ｖ２２｜が負電圧ＶＢＢの絶対値｜ＶＢＢ｜以下となるように設定する必要がある。上述の条件を満足する限り、負電圧ＶＢＢと接地電圧ＶＳＳの差が小さい場合においても、確実に、信号ＴＥＳＴ１に従ってＭＯＳトランジスタＱ２１およびＱ２２をオン状態／オフ状態として、接地電圧レベルの制御信号ＩＦＧ１を生成することができる。制御信号ＩＦＧ１が接地電圧レベルのとき、第１の内部電位接続回路は、図示しない経路での制御信号により、非導通状態とされており、基板電位発生回路の出力部と内部ノードＮＡとは電気的に切り離されている。したがって、確実にピンコンタクト試験を実行することができる。
【０１３９】
モニタフォースモードの活性化時、信号ＴＥＳＴ１は、ハイレベルとされる（電源電圧ＶＣＣレベルとは限らない）。この状態において、インバータＩＶ１の出力信号が接地電圧ＶＳＳレベルのローレベルとなる。ＭＯＳトランジスタＱ５がオフ状態、ＭＯＳトランジスタＱ６がオン状態となる。ノードＣがＭＯＳトランジスタＱ６により充電されて、その電位が上昇し、ＭＯＳトランジスタＱ７がオン状態となり、ノードＢの電位を低下させる。この結果、最終的に、ＭＯＳトランジスタＱ８がオフ状態、ＭＯＳトランジスタＱ７がオン状態となり、ノードＢが負電圧ＶＢＢレベル、ノードＣが電源電圧ＶＣＣレベルとなる。
【０１４０】
第２の制御信号発生回路９５ｂにおいては、負電圧ＶＢＢレベルの信号ＺＧＡＴＥにより、ＭＯＳトランジスタＱ２１がオン状態、電源電圧ＶＣＣレベルの信号ＧＡＴＥにより、ＭＯＳトランジスタＱ２２がオフ状態となる。この結果、ノードＮが接地電圧ＶＳＳレベルとなり、ＭＯＳトランジスタＱ２４は、そのゲート−ソース間電位がしきい値電圧よりも大きくなるとオン状態となり、ノードＮを負電圧ＶＢＢレベルにまで低下させる。ノードＮの電位低下に伴って、ＭＯＳトランジスタＱ２１がオフ状態とされる。したがって、ノードＮから出力される制御信号ＩＦＧ１が、負電圧ＶＢＢレベルとなる。第１の内部電位接続回路がこのとき、別の経路（図示せず）により、オン状態となり、基板電位発生回路の出力部を内部ノードＮＡに接続する。したがって、内部ノードＮＡの電位が負電圧ＶＢＢレベルのときには、ＭＯＳトランジスタＱ２０はゲートおよびソースの電位が等しく、オフ状態を維持するため、外部端子７からの電圧の印加および内部電圧発生回路からの負電圧ＶＢＢの電圧レベルの外部へのモニタを行なうことができる。
【０１４１】
なお、ＭＯＳトランジスタＱ２１およびＱ２２がオン状態となるためには、それらのしきい値電圧の絶対値は、負電圧ＶＢＢの絶対値よりも小さくする必要がある。この条件が満足される限り、接地電圧ＶＳＳと負電圧ＶＢＢの差が小さくなった場合においても、確実にＭＯＳトランジスタＱ２１およびＱ２２をスイッチング動作させることができる。
【０１４２】
なお、モニタフォースモードにおいて、負電圧ＶＢＢよりも深いより負の電圧ＶＦが印加された場合、この印加時点においてはＭＯＳトランジスタＱ２０が導通する。しかしながら、この内部ノードＮＡに伝達された電圧は、第１の内部電位接続回路を介して基板電位発生回路の出力部に伝達され、応じて負電圧ＶＢＢの電圧レベルがこの外部から印加される電圧ＶＦのレベルに低下する（外部から電圧ＶＦを印加するための駆動力は、基板電位発生回路の電流駆動力よりも十分大きい）。したがって、制御信号ＩＦＧ１の電圧レベルもこの負電圧ＶＦレベルまで低下し、ＭＯＳトランジスタＱ２０が確実にオフ状態とすることができ、内部ノードＮＡと接地ノードＶＳＳの間の電流のリーク経路が遮断され、正確に内部ノードＮＡを外部から印加される電圧ＶＦレベルに設定することができる。
【０１４３】
この図１６に示す構成においても、第１のクランプ回路１０は、１つのＭＯＳトランジスタで構成されており、この占有面積を小さくすることができる。また制御回路９５を、第２段のレベル変換回路で構成しているため、負電圧ＶＢＢと接地電圧ＶＳＳの差および／または電源電圧ＶＣＣと接地電圧の差が小さい場合においても、確実にこの第２の制御信号発生回路に含まれるＭＯＳトランジスタＱ２１およびＱ２２をスイッチング動作させることができ、確実に制御信号ＩＦＧ１を接地電圧ＶＳＳおよび負電圧ＶＢＢのレベルに変化させることができる。さらに、ＭＯＳトランジスタＱ２１およびＱ２２は、そのしきい値電圧の絶対値が、負電圧ＶＢＢの絶対値よりも単に小さくすることが要求されるだけであり、そのしきい値電圧の絶対値を十分小さくするために余分の工程（しきい値電圧補償のためのイオン注入工程）は必要とされず、容易に必要とされる電圧レベルを有する制御信号を発生することができる。
【０１４４】
［実施の形態１１］
図１８は、この発明の第１１の実施の形態の半導体装置の要部の構成を示す図である。半導体記憶装置においては、電源電圧よりも高い昇圧電圧ＶＰＰが利用される。昇圧電圧ＶＰＰを利用する用途としては、ダイナミック・ランダム・アクセス・メモリにおいて選択ワード線上へ伝達されるワード線駆動信号の電圧レベルを電源電圧ＶＣＣよりも高くする、また不揮発性半導体記憶装置において消去動作時およびプログラム動作時においてメモリセルのコントロールゲートまたはソース領域に印加するなどの用途がある。
【０１４５】
図１８において、半導体装置は、外部端子７と内部ノードＮＡの間に配置され、この外部端子７に与えられた高電圧を吸収するための第２の保護回路１２０と、内部ノードＮＡと電源電圧ノード（基準電圧源）ＶＣＣの間に接続され、この内部ノードＮＡの高電位を所定電位レベルにクランプするための第２のクランプ回路１１０と、第２のモニタフォースモード活性化信号ＴＥＳＴ２に応答して第２のクランプ回路１１０のクランプ機能を非活性状態とする第３の制御回路１３０とを含む。この第３の制御回路１３０は、クランプ機能の活性／非活性を制御する信号ＩＦＧ２とさらに接続制御信号Ｃｃｎｔ２を生成する。半導体装置はさらに、この接続制御信号Ｇｃｎｔ２に応答して、内部ノードＮＡと昇圧ノードＶＰＰとを電気的に接続するための第２の接続制御回路１６０を含む。ここで、昇圧ノードＶＰＰは、図示しないが、内部昇圧電圧発生回路で発生された昇圧電圧が伝達されるノードを示す。これは、昇圧電圧発生回路の出力部でもよい。
【０１４６】
第２の保護回路１２０は、外部端子７と内部ノードＮＡの間に直列に接続される抵抗体Ｒ３およびＲ４と、一方導通ノードが抵抗体Ｒ３およびＲ４の接続部に接続され、かつそのゲートおよび他方導通ノードが電源ノードＶＣＣに接続されるｐチャネルＭＯＳトランジスタＱ２５を含む。このＭＯＳトランジスタＱ２５は、フィールド絶縁膜をゲート絶縁膜として有し、負の小さなしきい値電圧（絶対値の大きなしきい値電圧）を有する。外部端子７に高電圧が印加されたとき、このＭＯＳトランジスタＱ２５が導通し、この高電圧を吸収し、内部回路へ大きな、クランプ回路が吸収することのできない高電圧が印加されるのを防止する。抵抗体Ｒ３は、ＭＯＳトランジスタＱ２５に大電流が流れるのを防止し、抵抗体Ｒ３およびＲ４は、第２のクランプ回路１１０に大きな電流が流れるのを防止する。
【０１４７】
第２のクランプ回路１１０は、内部ノードＮＡに接続されるｐチャネルＭＯＳトランジスタＱ３５と、ＭＯＳトランジスタＱ３５の電源ノードＶＣＣの間に接続されるｐチャネルＭＯＳトランジスタＱ３４を含む。ＭＯＳトランジスタＱ３５のゲートは電源ノードＶＣＣに接続され、ＭＯＳトランジスタＱ３４が、そのゲートに制御信号ＩＦＧ２を受けるように接続される。ＭＯＳトランジスタＱ３４およびＱ３５の基板領域は、電源ノードＶＣＣに接続される。内部ノードＮＡの電圧が電源電圧ＶＣＣよりも高くなったとき、基板領域を介して放電することにより、高速でのノイズ吸収を図る。
【０１４８】
第３の制御回路１３０は、第２のモニタフォースモード活性化信号ＴＥＳＴ２を受けるインバータＩＶ４と、接地ノードＶＳＳとノードＩの間に接続され、そのゲートに信号ＴＥＳＴ２を受けるｐチャネルＭＯＳトランジスタＱ３０と、接地ＶＳＳと内部ノードＪとの間に接続され、そのゲートにインバータＩＶ４の出力信号を受けるｎチャネルＭＯＳトランジスタＱ３１と、ノードＩと昇圧ノードＶＰＰの間に接続され、そのゲートがノードＪに接続されるｐチャネルＭＯＳトランジスタＱ３２と、ノードＪと昇圧ノードＶＰＰの間に接続され、そのゲートがノードＩに接続されるｐチャネルＭＯＳトランジスタＱ３３を含む。ノードＪから、制御信号ＩＦＧ２が出力され、ノードＩから制御信号Ｇｃｎｔ２が出力される。この制御回路１３０は、２値信号ＴＥＳＴ２を、昇圧電圧ＶＰＰおよび接地電圧ＶＳＳの間で変化する信号に変換して出力する機能を備える。
【０１４９】
第２の内部電位接続回路１６０は、昇圧ノードＶＰＰと内部ノードＮＡの間に接続され、そのゲートに制御信号Ｇｃｎｔ２を受けるｐチャネルＭＯＳトランジスタＱ３６を含む。ＭＯＳトランジスタＱ３６の基板領域は、昇圧ノードＶＰＰに接続される。この第２の内部電位接続回路１６０は、ｎチャネルＭＯＳトランジスタを用いても構成することが可能であるが、その場合、昇圧電圧ＶＰＰを内部ノードＮＡに伝達するために、制御信号Ｇｃｎｔ２をさらに昇圧することが必要とされる。ｐチャネルＭＯＳトランジスタを用いることにより、このような制御信号を昇圧するための回路構成が不要となり、応じて回路構成を簡略化することができる。内部回路１１の構成は、先の図１に示す構成と同じ構成を備える。次に、この図１８に示す半導体装置の動作をその動作波形図である図１９を参照して説明する。
【０１５０】
モニタフォースモードの非活性化時、モニタフォースモード活性化信号ＴＥＳＴ２はローレベルであり、制御回路１３０において、インバータＩＶ４の出力信号は電源電圧ＶＣＣレベルのハイレベルとなる。これにより、ＭＯＳトランジスタＱ３０がオフ状態、ＭＯＳトランジスタＱ３１がオン状態となり、ノードＪの電位が低下する。ＭＯＳトランジスタＱ３２は、このノードＪの電位低下に伴ってそのコンダクタンスが大きくなり、昇圧ノードＶＰＰからノードＩへ電流を供給し、ノードＩの電位を上昇させる。このノードＩの電位上昇に伴って、ＭＯＳトランジスタＱ３３のコンダクタンスが小さくなる。最終的に、ＭＯＳトランジスタＱ３３がオフ状態、ＭＯＳトランジスタＱ３２がオン状態となり、ノードＪの電位が接地電圧ＶＳＳレベル、ノードＩの電位が昇圧電圧ＶＰＰレベルとなる。
【０１５１】
第１のクランプ回路１１０においては、ＭＯＳトランジスタＱ３４が、ゲートに接地電圧ＶＳＳレベルの制御信号ＩＦＧ２を受けてオン状態となり、電源電圧ＶＣＣをＭＯＳトランジスタＱ３５へ伝達する。これにより、ＭＯＳトランジスタＱ３５はダイオードモードで動作し、クランプ素子として機能する。ノードＮＡ上の電圧が、ＶＣＣ＋Ｖｔｈｐよりも高くなると、このＭＯＳトランジスタＱ３５が導通し、ノードＮＡと電源ノードＶＣＣとを電気的に接続し、内部ノードＮＡの電圧レベルを低下させる。ここで、Ｖｔｈｐは、ＭＯＳトランジスタＱ３５のしきい値電圧の絶対値を示す。
【０１５２】
一方、第２の内部電位接続回路１６０においては、昇圧電圧ＶＰＰレベルの制御信号Ｇｃｎｔ２がＭＯＳトランジスタＱ３６のゲートへ与えられており、ＭＯＳトランジスタＱ３６は、内部ノードＮＡの電位が昇圧電圧ＶＰＰよりも高くならない限りオフ状態を維持する。ＭＯＳトランジスタＱ３６およびＱ３５のしきい値電圧が等しい場合、ＭＯＳトランジスタＱ３６がオン状態となるのは、内部ノードＮＡ上の電位がＶＰＰ＋Ｖｔｈｐとなったときであり、一方、ＭＯＳトランジスタＱ３５がオン状態となるのは、内部ノードＮＡ上の電位がＶＣＣ＋Ｖｔｈｐ以上となったときである。したがって、ＭＯＳトランジスタＱ３５の電流駆動力がＭＯＳトランジスタＱ３６の電流駆動力よりも大きくされている場合には、内部ノードＮＡ上の電位がノイズの影響により急に高くなったとしても、この第２のクランプ回路１１０により、この内部ノードＮＡ上の電位レベルが低下され、確実に、第２の内部電位接続回路１６０のＭＯＳトランジスタＱ３６をオフ状態に維持することができる。したがって、この状態において、外部端子７から、高電圧ＶＰを印加して、この第１のクランプ回路１１０を介して電流が流れるか否かを外部で判別することができ、高電圧を用いてピンコンタクト試験を行なうことができる。この高電圧ＶＰは、ＶＰＰ＞ＶＰ＞ＶＣＣの関係を満足すればよい。
【０１５３】
モニタフォースモードの活性化時においては、モニタフォースモード活性化信号ＴＥＳＴ２がハイレベルとされる。このモニタフォースモード活性化信号ＴＥＳＴ２のハイレベルは、ＭＯＳトランジスタＱ３０およびＱ３１のしきい値電圧Ｖｔｈ以上の電圧レベルであればよく、電源電圧ＶＣＣレベルである必要は特にない。ただし、インバータＩＶ４の入力論理しきい値を越えてこの信号ＴＥＳＴ２が変化することが必要とされる。
【０１５４】
この状態においては、インバータＩＶ４の出力信号が接地電圧ＶＳＳレベルであり、ＭＯＳトランジスタＱ３１がオフ状態、ＭＯＳトランジスタＱ３０がオン状態となる。したがって、ノードＩがＭＯＳトランジスタＱ３０により接地電圧レベルに放電され、ノードＩの電位が昇圧ノードＶＰＰの昇圧電圧ＶＰＰよりもしきい値電圧だけ高くなると（しきい値電圧の絶対値分低くなると）、ＭＯＳトランジスタＱ３３がオン状態となり、ノードＪの電位を上昇させる。このノードＪの電位上昇に伴って、ＭＯＳトランジスタＱ３２のコンダクタンスが低下し、ノードＪと昇圧ノードＶＰＰの間の電位差がＭＯＳトランジスタＱ３２のしきい値電圧の絶対値よりも小さくなると、ＭＯＳトランジスタＱ３２がオフ状態となる。これによりノードＩが、接地電圧レベルとなり、ノードＪが、昇圧電圧ＶＰＰレベルとなる。
【０１５５】
第２のクランプ回路１１０においては、この昇圧電圧ＶＰＰレベルの制御信号ＩＦＧ２により、ＭＯＳトランジスタＱ３４は、ＭＯＳトランジスタＱ３５を介して昇圧電圧ＶＰＰよりも高い電圧を伝達されない限りオフ状態を維持する。一方、第２の内部電位接続回路１６０においては、この接地電圧ＶＳＳレベルの制御信号Ｇｃｎｔ２に応答して、ＭＯＳトランジスタＱ３６がオン状態となり、その昇圧ノードＶＰＰを内部ノードＮＡに接続する。したがって、外部端子７を介して、この昇圧電圧ＶＰＰレベルのモニタを行なうことが可能となる。
【０１５６】
外部端子７および内部ノードＮＡが昇圧電圧レベルとなってＭＯＳトランジスタＱ３５がオン状態となっても、このＭＯＳトランジスタＱ３５を介して与えられるリーク電流は、ＭＯＳトランジスタＱ３４により遮断される。したがって、このＭＯＳトランジスタＱ３５を介してのリーク電流の停止後外部端子７を介して昇圧電圧ＶＰＰの電圧レベルをモニタすることができる。
【０１５７】
外部から高電圧ＶＰを印加する場合、この昇圧電圧発生回路が発生する昇圧電圧ＶＰＰよりも高い電圧レベルが印加されたとしても、ＭＯＳトランジスタＱ３６を介して内部ノードＮＡからこの昇圧ノードＶＰＰに高電圧が印加され、昇圧ノードＶＰＰの電圧レベルが徐々に上昇し、応じて制御信号ＩＦＧ２の電圧レベルも高電圧ＶＰレベルに上昇する。したがって、ＭＯＳトランジスタＱ３５がオン状態となり、リーク電流が生じても、確実にこのＭＯＳトランジスタＱ３４はそのゲート電位は高電圧ＶＰレベルであり、またそのドレイン（ＭＯＳトランジスタＱ３５に接続される導通ノード）電位をこの高電圧レベルＶＰよりも低くすることができＭＯＳトランジスタＱ３５を介してドレインがノードＮＡに切独される、ＭＯＳトランジスタＱ３４を確実にオフ状態に維持することができ、正確に昇圧ノードＶＰＰに外部から所望の電圧レベルの高電圧を印加することができる。
この図１８に示す構成においては、制御回路１３０により、第２のクランプ回路１１０および第２の内部電位接続回路１６０に対する制御信号をＩＦＧ２およびＧｃｎｔ２を発生している。この場合、第２のクランプ回路１１０および第２の内部電位接続回路１６０それぞれに対して別々に制御回路が設けられて、制御信号ＩＦＧ２およびＧｃｎｔ２が別々に発生される構成が用いられてもよい。
【０１５８】
また、先の実施の形態において説明したように、第２のクランプ回路１１０において、ＭＯＳトランジスタＱ３４とＭＯＳトランジスタＱ３５の位置を交換することが行なわれてもよい。位置の交換により、このＭＯＳトランジスタＱ３５を介してのリーク電流が生じず、内部ノードＮＡを高速に所望の電圧レベルに保持することができる。
【０１５９】
またｐチャネルＭＯＳトランジスタＱ３４が、ｎチャネルＭＯＳトランジスタで置換えられてもよい。この場合には、このｎチャネルＭＯＳトランジスタのゲートに、制御信号Ｇｃｎｔ２が与えられる。
【０１６０】
さらに、先に負電圧ＶＢＢについて説明した実施の形態１ないし１０において利用した構成はすべて適用可能である。負電圧ＶＢＢを昇圧電圧ＶＰＰに置換え、かつｎチャネルＭＯＳトランジスタをｐチャネルＭＯＳトランジスタで置換し、かつｐチャネルＭＯＳトランジスタをｎチャネルＭＯＳトランジスタに置換し、かつ接地電圧ＶＳＳおよび電源電圧ＶＣＣを置換することにより、昇圧電圧ＶＰＰのための必要な構成はすべて実現することにできる。
【０１６１】
以上のように、この発明の実施の形態１１に従えば、内部ノードの高電圧レベルを所定電位レベルにクランプするためのクランプ回路を、テストモードに応じて活性／非活性とするように構成したため、昇圧電圧に対しても、ピンコンタクト試験および外部での電圧モニタおよび高電圧の外部からの印加の各種テストモードを行なうことができる。
【０１６２】
［実施の形態１２］
図２０は、この発明の第１２の実施の形態の半導体装置の要部の構成を示す図である。図２０においては、第２のクランプ回路１１０は、電源ノードＶＣＣと内部ノードＮＡの間に接続され、そのゲートに制御信号ＩＦＧ２を受けるｐチャネルＭＯＳトランジスタＱ３４を含む。第２の内部電位接続回路１６０は、内部ノードＮＡと昇圧ノードＶＰＰの間に接続され、そのゲートに制御信号Ｇｃｎｔ２を受けるｐチャネルＭＯＳトランジスタＱ３６で構成される。
【０１６３】
制御信号発生部は、モニタフォースモード活性化信号ＴＥＳＴ２に応答して制御信号ＩＦＧ２を出力する制御信号発生回路１３０ａと、信号ＴＥＳＴ２に応答して、制御信号Ｇｃｎｔ２を発生する制御信号発生回路１３０ｂを含む。制御信号発生回路１３０ａは、信号ＴＥＳＴ２を受けるインバータＩＶ４と、昇圧ノードＶＰＰとノードＫの間に接続され、そのゲートに信号ＴＥＳＴ２を受けるｐチャネルＭＯＳトランジスタＱ３０と、昇圧ノードＶＰＰとノードＰの間に接続され、そのゲートにインバータＩＶ４の出力信号を受けるｐチャネルＭＯＳトランジスタＱ３１と、ノードＫと電源ノードＶＣＣの間に接続され、そのゲートがノードＰに接続されるｎチャネルＭＯＳトランジスタＱ３２と、ノードＰと電源ノードＶＣＣの間に接続され、そのゲートがノードＫに接続されるｎチャネルＭＯＳトランジスタＱ３３を含む。ノードＰから制御信号ＩＦＧ２が出力される。ＭＯＳトランジスタＱ３０およびＱ３１のしきい値電圧の絶対値は、大きい値（ＶＰＰ−ＶＣＣ以上）に設定される。ＭＯＳトランジスタＱ３２およびＱ３３のしきい値電圧は、昇圧電圧ＶＰＰと電源電圧ＶＣＣの差よりも小さくされる。
【０１６４】
制御信号発生回路１３０ｂは、信号ＴＥＳＴ２を受けるインバータＩＶ５と、昇圧ノードＶＰＰとノードＨの間に接続されるｐチャネルＭＯＳトランジスタＱ３７と、昇圧ノードＶＰＰとノードＩの間に接続され、そのゲートにインバータＩＶ５の出力信号を受けるｐチャネルＭＯＳトランジスタＱ３８と、ノードＨと接地ノードＶＳＳの間に接続され、そのゲートがノードＩに接続されるｎチャネルＭＯＳトランジスタＱ３９と、ノードＩと接地ノードＶＳＳの間に接続され、そのゲートがノードＨに接続されるｎチャネルＭＯＳトランジスタＱ４０を含む。ＭＯＳトランジスタＱ３７およびＱ３８のしきい値電圧の絶対値は、大きくされる（ＶＰＰ−ＶＣＣ以上）。次に、この図２０に示す半導体装置の動作をその動作波形図である図２１を参照して説明する。
【０１６５】
モニタフォースモードの非活性化時においては、信号ＴＥＳＴ２がローレベルであり、インバータＩＶ４の出力信号がハイレベルとなる。制御信号発生回路１３０ａにおいては、ＭＯＳトランジスタＱ３０がオン状態となり、ＭＯＳトランジスタＱ３１がオフ状態となる。このとき、ＭＯＳトランジスタＱ３１のしきい値電圧の絶対値が十分大きいため、ＭＯＳトランジスタＱ３１は、このインバータＩＶ４の出力信号のハイレベルに応答して確実にオフ状態とされる。この状態においては、ノードＫがＭＯＳトランジスタＱ３０により充電され、その電位レベルが上昇し、ＭＯＳトランジスタＱ３３のゲート電位とソース電位（電源電圧ＶＣＣ）の差がしきい値電圧以上高くなれば、ＭＯＳトランジスタＱ３３がオン状態となり、ノードＰが電源電圧ＶＣＣレベルとされる。ＭＯＳトランジスタＱ３１はオフ状態のため、ＭＯＳトランジスタＱ３３により、このノードＰの電位は確実に電源電圧ＶＣＣレベルに設定される。ＭＯＳトランジスタＱ３２は、ノードＰの電位が電源電圧ＶＣＣレベルとなると、そのゲートおよびソース電位が同じとなり、オフ状態を維持する。これにより、ノードＫは、昇圧電圧ＶＰＰレベルに維持される。この結果、ノードＰからは、電源電圧ＶＣＣレベルの制御信号ＩＦＧ２が出力される。第２のクランプ回路１１０においては、ＭＯＳトランジスタＱ３４が、そのゲートに電源電圧ＶＣＣレベルの制御信号ＩＦＧ２を受け、ダイオードモードで動作し、クランプ素子として機能する。
【０１６６】
一方、制御信号発生回路１３０ｂにおいては、ＭＯＳトランジスタＱ３７がオン状態、ＭＯＳトランジスタＱ３８がオフ状態とされる。ノードＨが、高速でＭＯＳトランジスタＱ３７により充電され、昇圧電圧ＶＰＰレベルにまで充電される。これにより、ＭＯＳトランジスタＱ４０がオン状態となり、ノードＩを接地電圧ＶＳＳレベルにまで放電し、ＭＯＳトランジスタＱ３９がオフ状態とされる。これにより、ノードＨから出力される制御信号Ｇｃｎｔ２は、昇圧電圧ＶＰＰレベルとなる。第２の内部電位接続回路１６０においては、ＭＯＳトランジスタＱ３６が、昇圧電圧ＶＰＰレベルの制御信号Ｇｃｎｔ２を受けており、内部ノードＮＡの電位が、昇圧電圧ＶＰＰとＭＯＳトランジスタＱ３６のしきい値電圧の絶対値の和よりも高くならない限りオフ状態を維持する。したがって、この状態においては、外部端子７から適当なレベルの高電圧ＶＰを印加して、内部ノードＮＡから第２のクランプ回路１１０を介して電源ノードＶＣＣへ電流を流れさせることにより、ピンコンタクト試験を行なうことができる。
【０１６７】
モニタフォースモードの活性化時には、信号ＴＥＳＴ２がハイレベルとなり、インバータＩＶ４およびＩＶ５の出力信号はそれぞれ接地電圧ＶＳＳレベルのローレベルとなる。制御信号発生回路１３０ａにおいては、ＭＯＳトランジスタＱ３１のコンダクタンスがＭＯＳトランジスタＱ３０のそれよりも十分に大きくなり、ノードＰの出力が高速で充電され、応じてＭＯＳトランジスタＱ３２がオン状態となる。ノードＫは、ＭＯＳトランジスタＱ３２を介して電源電圧ＶＣＣレベルにまで放電され、応じてＭＯＳトランジスタＱ３３のコンダクタンスが低下する。最終的に、ＭＯＳトランジスタＱ３３がオフ状態、ＭＯＳトランジスタＱ３２がオン状態となり、ノードＰから出力される制御信号ＩＦＧ２は、昇圧電圧ＶＰＰレベルとなる。
【０１６８】
制御信号発生回路１３０ｂにおいても、ＭＯＳトランジスタＱ３８のコンダクタンスがＭＯＳトランジスタＱ３７のコンダクタンスよりも十分に大きくなり、ノードＩの電位が、ノードＨよりも高速で上昇し、ＭＯＳトランジスタＱ３９がオン状態、ＭＯＳトランジスタＱ４０がオフ状態となる。ノードＨから出力される制御信号Ｇｃｎｔ２は、オン状態のＭＯＳトランジスタＱ３９により、接地電圧ＶＳＳレベルに設定される。
【０１６９】
第１のクランプ回路１１０においては、ＭＯＳトランジスタＱ３４のゲートへ与えられる制御信号ＩＦＧ２が高電圧ＶＰＰレベルであり、内部ノードＮＡの電位が、この昇圧電圧ＶＰＰよりも高くならない限り、ＭＯＳトランジスタＱ３４はオフ状態を維持する。一方、第２の内部電位接続回路１６０においては、ＭＯＳトランジスタＱ３６が接地電圧ＶＳＳレベルの制御信号Ｇｃｎｔ２をゲートに受けてオン状態となり、昇圧ノードＶＰＰを内部ノードＮＡに接続する。したがってこの状態においては、昇圧ノードＶＰＰ上の昇圧電圧ＶＰＰを外部端子７を介して外部でモニタすることが可能である。外部端子７から昇圧ノードＶＰＰへ高電圧ＶＰを印加する場合、昇圧ノードＶＰＰの電圧レベルも応じて高電圧ＶＰレベルに変化し、制御信号ＩＦＧ２の電圧レベルも高電圧ＶＰレベルとなる。したがって、内部ノードＮＡの電位が高電圧ＶＰレベルとなると、応じて制御信号ＩＦＧ２の電圧レベルが高電圧ＶＰレベルとなり、このＭＯＳトランジスタＱ３４はゲートとソースの電位が等しく、確実にオフ状態を維持することができる。したがって外部端子７から、昇圧ノードＶＰＰへ所望の電圧レベルの高電圧を印加して内部回路（内部回路１１以外の回路）を動作させることができる。
【０１７０】
［変更例］
図２２は、この発明の第１２の実施の形態の変更例の構成を示す図である。図２２においては、図２０に示す制御信号発生回路１３０ａおよび１３０ｂと置換えられる制御回路１３５の構成を示す。制御回路１３５は、モニタフォースモード活性化信号ＴＥＳＴ２に応答して制御信号Ｇｃｎｔ２を出力する制御信号発生回路１３５ａと、この制御信号発生回路１３５ａの出力する信号（相補信号）に従って制御信号ＩＦＧ２を出力する制御信号発生回路１３５ｂを含む。制御信号発生回路１３５ａは、昇圧ノードＶＰＰとノードＮＢの間に接続され、そのゲートがノードＮＣに接続されるｐチャネルＭＯＳトランジスタＱ６０と、昇圧ノードＶＰＰとノードＮＣの間に接続され、そのゲートがノードＮＢに接続されるｐチャネルＭＯＳトランジスタＱ６２と、ノードＮＢと接地ノードＶＳＳの間に接続され、そのゲートにモニタフォースモード活性化信号ＴＥＳＴ２を受けるｎチャネルＭＯＳトランジスタＱ６４と、ノードＮＣと接地ノードＶＳＳの間に接続され、そのゲートにモニタフォースモード活性化信号ＴＥＳＴ２をインバータＩＶ６を介して受けるｎチャネルＭＯＳトランジスタＱ６６を含む。ノードＮＢから制御信号Ｇｃｎｔ２が出力される。
【０１７１】
制御信号発生回路１３５ｂは、昇圧ノードＶＰＰとノードＮＤの間に接続され、そのゲートがノードＮＥに接続されるｐチャネルＭＯＳトランジスタＱ７０と、昇圧ノードＶＰＰとノードＮＥの間に接続され、そのゲートがノードＮＤに接続されるｐチャネルＭＯＳトランジスタＱ７２と、ノードＮＤと電源ノードＶＣＣの間に接続され、そのゲートがノードＮＤに接続されるｎチャネルＭＯＳトランジスタＱ７２と、ノードＮＥと電源ノードＶＣＣの間に接続され、そのゲートがノードＮＣに接続されるｎチャネルＭＯＳトランジスタＱ７４を含む。ノードＮＤから、制御信号ＩＦＧ２が出力される。制御信号ＩＦＧ２は、図２０に示すＭＯＳトランジスタＱ３４のゲートへ与えられる。制御信号Ｇｃｎｔ２は、図２０に示すＭＯＳトランジスタＱ３６のゲートへ与えられる。次に動作について簡単に説明する。
【０１７２】
モニタフォースモードの非活性化時、信号ＴＥＳＴ２は接地電圧ＶＳＳレベルのローレベルであり、ＭＯＳトランジスタＱ６４がオフ状態、ＭＯＳトランジスタＱ６６がオン状態となる。この状態において、ノードＮＣが、ＭＯＳトランジスタＱ６６を介して接地電圧ＶＳＳレベルに放電される。このノードＮＣの電位低下に従って、ＭＯＳトランジスタＱ６０がオン状態となり、ノードＮＢの電位が昇圧電圧ＶＰＰレベルに上昇し、ＭＯＳトランジスタＱ６２がオフ状態となる。したがって、ノードＮＣが接地電圧ＶＳＳレベル、ノードＮＢが昇圧電圧ＶＰＰレベルとなる。これにより、昇圧電圧ＶＰＰレベルの制御信号Ｇｃｎｔ２が出力される。
【０１７３】
一方、制御信号発生回路１３５ｂにおいては、昇圧電圧ＶＰＰをゲートに受けるＭＯＳトランジスタＱ７３がオン状態となり、一方、接地電圧ＶＳＳをゲートに受けるＭＯＳトランジスタＱ７４がオフ状態とされる。したがって、ノードＮＤが、電源ノードＶＣＣに電気的に接続され、ノードＮＤの電位が電源電圧ＶＣＣレベルにされる。昇圧ノードＶＰＰとノードＮＤの電位差が大きくなると、ＭＯＳトランジスタＱ７２がオン状態となり、ノードＮＥが昇圧電圧ＶＰＰレベルに充電される。ノードＮＥが昇圧電圧ＶＰＰレベルとなると、ＭＯＳトランジスタＱ７０がオフ状態とされ、ノードＮＤはＭＯＳトランジスタＱ７３により電源電圧ＶＣＣレベルとなる。したがって、ノードＮＤから出力される制御信号ＩＦＧ２が電源電圧ＶＣＣレベルとなる。
【０１７４】
モニタフォースモードの活性化時には、信号ＴＥＳＴ２がハイレベルとされ、ＭＯＳトランジスタＱ６４がオン状態、ＭＯＳトランジスタＱ６６がオフ状態とされる。したがって、この状態においては、ノードＮＢから出力される制御信号Ｇｃｎｔ２が接地電圧ＶＳＳレベルとされる。一方、制御信号発生回路１３５ｂにおいては、ＭＯＳトランジスタＱ７３が接地電圧ＶＳＳをゲートに受けてオフ状態となり、一方、ＭＯＳトランジスタＱ７４が、ノードＮＣ上の昇圧電圧ＶＰＰを受けてオン状態となり、ノードＮＥが電源電圧ＶＣＣに電気的に接続される。したがって、ＭＯＳトランジスタＱ７０がオン状態となり、ノードＮＤが昇圧電圧ＶＰＰレベルに充電される。ノードＮＤの電圧レベルが昇圧電圧ＶＰＰレベルとなると、ＭＯＳトランジスタＱ７２が完全にオフ状態となり、ノードＮＥは、ＭＯＳトランジスタＱ７４により、電源電圧ＶＣＣＤレベルに維持される。この結果、ノードＮＤからの制御信号ＩＦＧ２は、昇圧電圧ＶＰＰレベルとなる。
【０１７５】
この図２２に示す制御回路の場合、ＭＯＳトランジスタＱ６０、Ｑ６２、Ｑ７０、およびＱ７２は、しきい値電圧の絶対値を大きくするなどの要件は必要とされない。ＭＯＳトランジスタＱ７０、Ｑ７２、Ｑ７３およびＱ７４のしきい値電圧の絶対値が昇圧電圧ＶＰＰと電源電圧ＶＣＣの差よりも小さいことが要求されるだけである。したがって、余分の製造工程を必要とすることなく容易に、昇圧電圧ＶＰＰレベルと接地電圧ＶＳＳレベルの間で変化する制御信号Ｇｃｎｔ２および昇圧電圧ＶＰＰと電源電圧ＶＣＣの間で変化する制御信号ＩＦＧ２を生成することができる。
【０１７６】
制御信号Ｇｃｎｔ２と制御信号ＩＦＧ２とを別々の回路を用いて生成することにより、図２０に示す内部電位接続回路１６０を、この昇圧電圧発生回路の近傍に配置でき、特に、内部ノードＮＡの近傍に配置する必要がなくなる。制御信号発生回路１３０ｂまたは１３５ａをチップ上の適当な位置に配置することができる。したがって、半導体装置が形成されるチップ上の空き領域に、制御信号発生回路１３０ａまたは１３５ａおよび内部電位接続回路１６０を配置することができ、１つの領域に、集中的にこれらの制御信号発生回路、内部電位接続回路および第２のクランプ回路を配置する必要がなく、空き領域を利用してこの配置を最適化することができ、占有面積を低減することができる。応じて、入力保護回路部分の占有面積を小さくすることができる。
【０１７７】
またこの実施の形態１２に従えば、第２のクランプ回路１１０は、１つのＭＯＳトランジスタのみで構成されているため、このクランプ回路の占有面積を小さくすることができる。
【０１７８】
［実施の形態１３］
図２３は、この発明の第１３の実施の形態の半導体装置の要部の構成を示す図である。図２３において、半導体装置は、外部端子７と内部ノードＮＡの間に接続される第１の保護回路２０を含む。この第１の保護回路２０は、図１に示す構成と同じ構成を備え、外部端子７に大きな負電圧が印加されたときに、この大きな負電圧を吸収する機能を備える。異常高電圧を吸収するための第２の保護回路は設けられていない。通常、人体の接触などによる静電放電の場合、大きな負電圧が印加されることが多く、異常高電圧が発生する確率は少ないためである。
【０１７９】
半導体装置は、さらに、第１のモニタフォースモード活性化信号ＴＥＳＴ１に応答して制御信号ＩＦＧ１およびＧｃｎｔ１を生成する制御回路８０と、内部ノードＮＡと接地ノードＶＳＳの間に接続され、内部ノードＮＡの負電位を制御信号ＩＦＧ１に従って選択的にクランプする第１のクランプ回路１０と、内部ノードＮＡと負電圧印加ノード（基板電位発生回路出力部）とを制御信号Ｇｃｎｔ１に応答して選択的に電気的に接続する第１の内部基板電位接続回路６０を含む。
【０１８０】
半導体装置は、さらに、第２のモニタフォースモード活性化信号ＴＥＳＴ２に応答して、制御信号ＩＦＧ２およびＧｃｎｔ２を生成する制御回路１３０と、電源ノードＶＣＣと内部ノードＮＡの間に接続され、制御信号ＩＦＧ２に従って、選択的にそのクランプ機能が活性化されて内部ノードＮＡの高電位レベルを所定電位レベルにクランプするための第２のクランプ回路１１０と、昇圧ノードＶＰＰと内部ノードＮＡの間に接続され、制御信号Ｇｃｎｔ２に応答して昇圧ノードＶＰＰと内部ノードＮＡとを選択的に電気的に接続する第２の内部電位接続回路１６０を含む。
【０１８１】
制御回路８０は、第１のモニタフォースモード活性化信号ＴＥＳＴ１を受けるインバータＩＶ１と、電源ノードＶＣＣとノードＢの間に接続され、そのゲートに信号ＴＥＳＴ１を受けるｐチャネルＭＯＳトランジスタＱ５と、電源ノードＶＣＣとノードＣの間に接続され、そのゲートにインバータＩＶ１の出力信号を受けるｐチャネルＭＯＳトランジスタＱ６と、ノードＢと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＣに接続されるｎチャネルＭＯＳトランジスタＱ７と、ノードＣと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＢに接続されるｎチャネルＭＯＳトランジスタＱ８とを含む。この制御回路８０の構成は、図３に示す構成と同じである。すなわち信号ＴＥＳＴ１の活性化時（ハイレベル）のとき、制御信号Ｇｃｎｔ１が電源電圧ＶＣＣレベルのハイレベルとなり、制御信号ＩＦＧ１は負電圧ＶＢＢレベルとなる。信号ＴＥＳＴ１がローレベルの非活性状態のとき、信号Ｇｃｎｔ１が負電圧ＶＢＢレベルとなり、信号ＩＦＧ１が電源電圧ＶＣＣレベルとなる。
【０１８２】
第１のクランプ回路１０は、内部ノードＮＡに接続される一方導通ノードと、接地ノードＶＳＳに接続されるゲート電極ノードとを有するｎチャネルＭＯＳトランジスタＱ３と、ＭＯＳトランジスタＱ３と接地ノードＶＳＳの間に接続され、そのゲートに制御信号ＩＦＧ１を受けるｎチャネルＭＯＳトランジスタＱ４を含む。第１の内部電位接続回路６０は、内部ノードＮＡと負電圧印加ノードＶＢＢ（または基板電位発生回路出力部）の間に接続され、そのゲートに制御信号Ｇｃｎｔ１を受けるｎチャネルＭＯＳトランジスタＱ１３を含む。この第１のクランプ回路１０および第１の内部電位接続回路６０の構成は、先の図３に示す構成と同じである。第１の内部電位接続回路６０は、信号ＴＥＳＴ１の活性化時には、ハイレベルの制御信号Ｇｃｎｔ１に応答して、ＭＯＳトランジスタＱ１３がオン状態となり、内部ノードＮＡと負電圧印加ノードＶＢＢ（基板電位発生回路出力部）とを電気的に接続する。信号ＴＥＳＴ１の非活性化時においては、信号Ｇｃｎｔ１が負電圧ＶＢＢレベルのローレベルとなり、ＭＯＳトランジスタＱ１３はオフ状態となる。これにより、内部ノードＮＡと負電圧印加ノードＶＢＢ（基板電位発生回路出力部）とが電気的に切り離される。
【０１８３】
第１のクランプ回路１０は、信号ＴＥＳＴ１の活性化時、ＭＯＳトランジスタＱ４が負電圧ＶＢＢレベルの制御信号ＩＦＧ１をゲートに受け、内部ノードＮＡと接地ノードＶＳＳの間の電流経路を遮断する。信号ＴＥＳＴ１の非活性化時においては、信号ＩＦＧ１が電源電圧ＶＣＣレベルのハイレベルとなり、ＭＯＳトランジスタＱ４がオン状態となり、ＭＯＳトランジスタＱ３をダイオードモードで動作させる。
【０１８４】
制御回路１３０は、接地ノードＶＳＳとノードＩの間に接続され、そのゲートに第２のモニタフォースモード活性化信号ＴＥＳＴ２をゲートに受けるｎチャネルＭＯＳトランジスタＱ３０と、接地ノードＶＳＳとノードＪの間に接続され、そのゲートに信号ＴＥＳＴ２をインバータＩＶ４を介して受けるｎチャネルＭＯＳトランジスタＱ３１と、ノードＩと昇圧ノードＶＰＰの間に接続され、そのゲートがノードＪに接続されるｐチャネルＭＯＳトランジスタＱ３２と、ノードＪと昇圧ノードＶＰＰの間に接続され、そのゲートがノードＩに接続されるｐチャネルＭＯＳトランジスタＱ３３を含む。ノードＪから制御信号ＩＦＧ２が出力され、ノードＩから制御信号Ｇｃｎｔ２が出力される。信号ＴＥＳＴ２の活性化時（ハイレベルのとき）、ノードＩが接地電圧ＶＳＳレベル、ノードＪが昇圧電圧ＶＰＰレベルとなる。第２のモニタフォースモードの非活性化時、信号ＴＥＳＴ２がローレベルとなり、ＭＯＳトランジスタＱ３０がオフ状態、ＭＯＳトランジスタＱ３１がオン状態となり、ノードＩが昇圧電圧ＶＰＰレベル、ノードＪが接地電圧ＶＳＳレベルとなる。
【０１８５】
第２のクランプ回路１１０は、内部ノードＮＡに接続される一方導通ノードと電源ノードＶＣＣに接続されるゲート電極ノードとを有するｐチャネルＭＯＳトランジスタＱ３５と、ＭＯＳトランジスタＱ３５と電源ノードＶＣＣの間に接続され、そのゲートに制御信号ＩＦＧ２を受けるｐチャネルＭＯＳトランジスタＱ３４を含む。第２の内部電位接続回路１６０は、昇圧ノードＶＰＰと内部ノードＮＡの間に接続され、そのゲートに制御信号Ｇｃｎｔ２を受けるｐチャネルＭＯＳトランジスタＱ３６を含む。これらの回路１１０、１３０および１６０の構成は、図１８に示す構成と同じであり、同様の作用効果が得られる。
【０１８６】
すなわち、第２のモニタフォースモード活性化信号ＴＥＳＴ２の非活性化時には、信号Ｇｃｎｔ２が昇圧電圧ＶＰＰレベル、制御信号ＩＦＧ２が接地電圧ＶＳＳレベルとなる。したがって、この場合には、昇圧ノードＶＰＰと内部ノードＮＡとが切り離され、一方第２のクランプ回路１１０では、ＭＯＳトランジスタＱ３５と電源ノードＶＣＣの間に電流経路が形成され、ＭＯＳトランジスタＱ３５がクランプ素子として機能する。第２のモニタフォースモード活性化信号ＴＥＳＴ２の活性化時においては、信号Ｇｃｎｔ２が接地電圧ＶＳＳレベル、制御信号ＩＦＧ２が昇圧電圧ＶＰＰレベルである。この場合には、ＭＯＳトランジスタＱ３６がオン状態となり、昇圧ノードＶＰＰが内部ノードＮＡに電気的に接続される。第２のクランプ回路１１０においては、ＭＯＳトランジスタＱ３４が電源ノードＶＣＣと内部ノードＮＡとの間の電流経路を遮断する。
【０１８７】
図２３に示す半導体装置の構成の場合、図２４にその動作波形図を示すようにモニタフォースモード活性化信号ＴＥＳＴ１およびＴＥＳＴ２の一方のみがテストモード動作時に活性状態とされる。両者は同時に活性状態のハイレベルとされることはない。したがって、モニタフォースモード活性化信号ＴＥＳＴ１およびＴＥＳＴ２を選択的に活性状態とすることにより、外部端子７を介して負電圧ＶＢＢおよび昇圧電圧ＶＰＰを外部でモニタすることができる。また同様に、外部端子７を介して所定のノードに、負電圧ＶＢＢまたは昇圧電圧ＶＰＰを印加することができ、これらの電圧ＶＢＢおよびＶＰＰを所望の電圧レベルに設定することができる。
【０１８８】
ピンコンタクト試験の場合には、モニタフォースモード活性化信号ＴＥＳＴ１およびＴＥＳＴ２はともに非活性状態のローレベルとされる。したがってこの状態において、ＭＯＳトランジスタＱ１３およびＱ３６はともにオフ状態にあり、一方、ＭＯＳトランジスタＱ３およびＱ３４がともにオン状態であるため、これらの第１および第２のクランプ回路１０および１１０に対して高電圧または負電圧を外部が印加することにより、ピンコンタクト試験を実行することができる。
【０１８９】
以上のように、この発明の実施の形態１３に従えば、高電圧部および負電圧部両者に対しそれぞれ選択的にクランプ機能が活性／非活性化される回路を設けたため、１つのピン端子を介して外部で高電圧および負電圧いずれもモニタすることができるとともに、外部から負電圧および高電圧いずれも印加してこれらの電圧を所望の電圧レベルに設定することができる。同様、高電圧および負電圧いずれを用いてもピンコンタクト試験を行なうことができる。
【０１９０】
［実施の形態１４］
図２５は、この発明の第１４の実施の形態の半導体装置の要部の構成を示す図である。この図２５に示す構成においては、２つの昇圧電圧ＶＰＰおよびＶＰＰ２が半導体装置内部で発生される。これらの２つの昇圧電圧ＶＰＰおよびＶＰＰ２の外部モニタおよび外部からの印加を実現するための構成が示される。
【０１９１】
図２５において、モニタフォースモード活性化信号ＴＥＳＴ２に応答して昇圧電圧ＶＰＰおよび接地電圧ＶＳＳのレベルの間で変化する互いに相補な制御信号ＩＦＧ２およびＧｃｎｔ２を発生する制御回路１３０と、昇圧ノードＶＰＰと内部ノードＮＡの間に接続され、この制御信号Ｇｃｎｔ２に応答して昇圧ノードＶＰＰと内部ノードＮＡとを電気的に接続する第２の内部電位接続回路１６０と、第３のモニタフォースモード活性化信号ＴＥＳＴ３に応答して昇圧電圧ＶＰＰ２と接地電圧ＶＳＳのレベルの間で変化する互いに相補な制御信号ＩＦＧ３およびＧｃｎｔ３を発生する制御回路１４０と、昇圧ノードＶＰＰ２と内部ノードＮＡの間に接続され、制御信号Ｇｃｎｔ３に応答して昇圧ノードＶＰＰ２と内部ノードＮＡとを選択的に電気的に接続する第３の内部電位接続回路２６０と、制御信号ＩＦＧ２およびＩＦＧ３に応答して電源ノードＶＣＣおよび内部ノードＮＡの間に選択的に電流経路を形成するクランプ回路１１０ａを含む。
【０１９２】
制御回路１３０および第２の内部電位接続回路１６０は、先の図２３に示す構成と同じ構成を備える。対応する部分には同一参照番号を付し、その詳細説明は省略する。第２のモニタフォースモード活性化信号ＴＥＳＴ２の非活性化時には、制御信号ＩＦＧ２が接地電圧ＶＳＳレベル、制御信号Ｇｃｎｔ２が昇圧電圧ＶＰＰレベルとされる。
【０１９３】
制御回路１４０は、接地ノードＶＳＳとノードＳの間に接続され、そのゲートに信号ＴＥＳＴ３を受けるｎチャネルＭＯＳトランジスタＱ３７と、ノードＲと接地ノードＶＳＳの間に接続され、そのゲートにインバータＩＶ５を介して信号ＴＥＳＴ３を受けるｎチャネルＭＯＳトランジスタＱ３８と、ノードＳと昇圧ノードＶＰＰ２との間に接続され、そのゲートがノードＲに接続されるｐチャネルＭＯＳトランジスタＱ３９と、ノードＲと昇圧ノードＶＰＰの間に接続され、そのゲートがノードＳに接続されるｐチャネルＭＯＳトランジスタＱ４０を含む。この制御回路１４０の構成は、制御回路１３０の構成と、昇圧ノードへ印加される電圧レベルが異なることを除いて同じである。
【０１９４】
ノードＲから制御信号ＩＦＧ３が出力され、ノードＳから制御信号Ｇｃｎｔ３が出力される。
【０１９５】
第３の内部電位接続回路２６０は、昇圧ノードＶＰＰ２と内部ノードＮＡの間に接続され、そのゲートに制御信号Ｇｃｎｔ３を受けるｐチャネルＭＯＳトランジスタＱ４５を含む。
【０１９６】
クランプ回路１１０ａは、内部ノードＮＡに接続される一方導通ノードと、電源ノードＶＣＣに接続されるゲート電極ノードとを有するｐチャネルＭＯＳトランジスタＱ３５と、ＭＯＳトランジスタＱ３５と電源ノードＶＣＣの間に直列に接続されるｐチャネルＭＯＳトランジスタＱ３４およびＱ４４を含む。ＭＯＳトランジスタＱ３４は、そのゲートに制御信号ＩＦＧ２を受け、ＭＯＳトランジスタＱ４４は、そのゲートに制御信号ＩＦＧ３を受ける。ＭＯＳトランジスタＱ３４およびＱ４４の位置は交換されてもよい。内部ノードＮＡは、第１の保護回路２０を介して外部端子７に接続される。内部ノードＮＡには内部回路１１が接続され、この内部回路１１がその内部ノードＮＡ上の信号電位に従って所定の処理を行なって内部信号を生成してさらに内部の回路へ伝達する。次に、図２６に示す動作波形図を参照して、この図２５に示す半導体装置の動作について説明する。
【０１９７】
信号ＴＥＳＴ２およびＴＥＳＴ３は同時に非活性状態とはならない。テストモード時においては、一方が活性状態とされる。以下、簡単化のために、第２のモニタフォースモード活性化信号ＴＥＳＴ２が活性状態のときに指定される動作モードをＶＰＰモードと称し、第３のモニタフォースモード活性化信号ＴＥＳＴ３が活性状態とされて指定されるテストモードをＶＰＰ２モードと称す。
【０１９８】
ＶＰＰモードおよびＶＰＰ２モードがともに非活性状態のとき、信号ＴＥＳＴ２およびＴＥＳＴ３はともにローレベルである。この状態においては、制御回路３０において、ＭＯＳトランジスタＱ３０がオフ状態、ＭＯＳトランジスタＱ３１がオン状態となり、制御信号ＩＦＧ２が接地電圧ＶＳＳレベル、制御信号Ｇｃｎｔ２が昇圧電圧ＶＰＰレベルとなる。同様、制御回路１４０においても、図２６に示すように、ＭＯＳトランジスタＱ３７がオフ状態、ＭＯＳトランジスタＱ３８がオン状態となり、制御信号ＩＦＧ３が接地電圧ＶＳＳレベル、制御信号Ｇｃｎｔ３が昇圧電圧ＶＰＰ２の電圧レベルとなる。
【０１９９】
クランプ回路１１０ａにおいては、したがってＭＯＳトランジスタＱ３４およびＱ４４はともにオン状態となり、電源電圧ＶＣＣをＭＯＳトランジスタＱ３５の他方導通ノードに伝達する。これにより、ＭＯＳトランジスタＱ３５は、ダイオードモードで動作し、内部ノードＮＡの電位が、ＶＣＣ＋Ｖ３５よりも高くなると導通し、内部ノードＮＡから電源ノードＶＣＣへ電流を流し、内部ノードＮＡの電位を低下させる。ここで、Ｖ３５は、ＭＯＳトランジスタＱ３５のしきい値電圧の絶対値を示す。したがって、この状態においては、クランプ回路１１０ａは、通常のクランプ素子として機能する。
【０２００】
内部電位接続回路１６０においては、ＭＯＳトランジスタＱ３６は、そのゲートに昇圧電圧ＶＰＰレベルの制御信号Ｇｃｎｔ２を受けており、ＭＯＳトランジスタＱ３６は、内部ノードＮＡの電位が昇圧電圧ＶＰＰよりも高くなるまでオフ状態を維持する。同様、内部電位接続回路２６０においても、ＭＯＳトランジスタＱ４５が、昇圧電圧ＶＰＰ２の電圧レベルの制御信号Ｇｃｎｔ３をゲートに受けており、ＭＯＳトランジスタＱ４５は、内部ノードＮＡの電位が、昇圧電圧ＶＰＰ２の電圧レベルよりも高くならない限り、オフ状態を維持する。正確には、ＭＯＳトランジスタＱ３６は、内部ノードＮＡの電圧がＶＰＰ＋Ｖ３６以上になったときに導通し、ＭＯＳトランジスタＱ４５は、内部ノードＮＡの電位がＶＰＰ２＋Ｖ４５以上の電圧レベルになったときに導通する。ここで、Ｖ３６およびＶ４５は、それぞれＭＯＳトランジスタＱ３６およびＱ４５のしきい値電圧の絶対値を示す。したがって、昇圧ノードＶＰＰおよびＶＰＰ２は、内部ノードＮＡと電気的に分離されている。したがって、外部端子７を介して高電圧ＶＰ（昇圧電圧ＶＰＰおよびＶＰＰ２と電源電圧ＶＣＣ＋Ｖ３５の間の電圧レベル）を印加することにより、クランプ回路１１０ａを介して内部ノードＮＡから電源ノードＶＣＣへ電流経路が形成され、外部でこの電流をモニタすることにより、ピンコンタクト試験を行なうことができる。
【０２０１】
次に、ＶＰＰモードのときには、図２６に示すように信号ＴＥＳＴ２がハイレベルとされ、一方信号ＴＥＳＴ３は接地電圧ＶＳＳレベルを維持する。この状態においては、制御回路１３０において、ＭＯＳトランジスタＱ３０がオン状態、ＭＯＳトランジスタＱ３１がオフ状態とされ、制御信号ＩＦＧ２が昇圧電圧ＶＰＰレベル、制御信号Ｇｃｎｔ２が接地電圧ＶＳＳレベルとなる。第２の内部電位接続回路１６０において、ＭＯＳトランジスタＱ３６が、そのゲートに接地電圧ＶＳＳレベルの制御信号Ｇｃｎｔ２を受けて導通し、昇圧ノードＶＰＰを内部ノードＮＡに電気的に接続する。一方、第３の内部電位接続回路２６０においては、ＭＯＳトランジスタＱ４５は、そのゲートに昇圧電圧ＶＰＰ２の電圧レベルの制御信号Ｇｃｎｔ３により、オフ状態を維持する。したがって、昇圧ノードＶＰＰのみが内部ノードＮＡに電気的に接続され、昇圧ノードＶＰＰ２は、内部ノードＮＡから電気的に分離される。
【０２０２】
クランプ回路１１０ａにおいては、ＭＯＳトランジスタＱ３４が、昇圧電圧ＶＰＰレベルの制御信号ＩＦＧ２をゲートに受けている。一方、ＭＯＳトランジスタＱ４４は、そのゲートに接地電圧ＶＳＳレベルの制御信号ＩＦＧ３を受けている。したがって、内部ノードＮＡの電位が上昇し、ＭＯＳトランジスタＱ３５を介して昇圧電圧ＶＰＰよりも高い電圧がＭＯＳトランジスタＱ３４へ印加されない限り、ＭＯＳトランジスタＱ３４はオフ状態を維持する。したがって、外部端子７を介してこの昇圧ノードＶＰＰの電圧レベルをモニタすることができる。この状態において、クランプ回路１１０ａにおいては、電流経路は形成されていないため、正確に昇圧電圧ＶＰＰの電圧レベルを外部でモニタすることができる。外部端子７から昇圧電圧ＶＰＰの電圧レベルを変更する場合、制御信号ＩＦＧ２の電圧レベルも変化するため、同様、クランプ回路１１０ａにおいては、電流経路は遮断されており、正確に昇圧ノードＶＰＰの電圧レベルを所望の電圧レベルに設定することができる。
【０２０３】
ＶＰＰ２モードの活性化時においては信号ＴＥＳＴ２が接地電圧レベルのローレベル、信号ＴＥＳＴ３がハイレベルとされる。この状態においては、制御回路１３０から出力される制御信号ＩＦＧ２は、接地電圧ＶＳＳレベル、制御信号Ｇｃｎｔ２は、昇圧電圧ＶＰＰレベルとされる。したがって、クランプ回路１１０ａにおいて、ＭＯＳトランジスタＱ３４がオン状態となり、電源電圧ＶＣＣをＭＯＳトランジスタＱ４４の一方導通ノード（ドレイン）へ伝達する。一方、接続回路１６０において、ＭＯＳトランジスタＱ３６がオフ状態となる（内部ノードＮＡの電位が昇圧電圧ＶＰＰ＋Ｖ３６よりも高くならない限り）。したがって、昇圧ノードＶＰＰと内部ノードＮＡとを分離することができる。
【０２０４】
一方、制御回路１４０からの制御信号ＩＦＧ３は、ＭＯＳトランジスタＱ３７がオン状態、ＭＯＳトランジスタＱ３８がオフ状態となるため、昇圧電圧ＶＰＰ２の電圧レベルとなり、一方、制御信号Ｇｃｎｔ３が接地電圧ＶＳＳレベルとなる。この状態においては、クランプ回路１１０ａにおいて、ＭＯＳトランジスタＱ４４は、ＭＯＳトランジスタＱ３５を介して昇圧電圧ＶＰＰ２よりも高い電圧が伝達されない限りオフ状態を維持する。したがって、内部ノードＮＡに、昇圧電圧ＶＰＰ２の電圧レベルが伝達されても、このクランプ回路１１０ａにおいて電源ノードＶＣＣと内部ノードＮＡの間の電流経路は遮断されるため、昇圧電圧ＶＰＰ２の外部モニタおよび外部からの印加を行なうことができる。
【０２０５】
接続制御回路２６０において、ＭＯＳトランジスタＱ４５のゲートは接地電圧ＶＳＳレベルであり、ＭＯＳトランジスタＱ４５はオン状態となり、昇圧ノードＶＰＰ２を内部ノードＮＡに接続する。これにより、昇圧ノードＶＰＰ２の電圧レベルを外部端子７を介して外部でモニタすることが可能となる。逆に、外部端子７から所定のレベルの高電圧を印加してこの昇圧ノードＶＰＰ２の電圧レベルを変化させることができる。この場合、この印加された高電圧に従って昇圧電圧ＶＰＰ２の電圧レベルが変化するため、応じて制御信号ＩＦＧ３の電圧レベルも変化し、確実にＭＯＳトランジスタＱ４４をオフ状態とすることができ、正確に所望の高電圧を昇圧ノードＶＰＰ２へ印加することができる。
【０２０６】
したがって、この図２５に示す構成に従えば、１つの外部端子７を介して複数の電圧レベルの昇圧電圧の外部モニタ、外部からの印加を行なうことができる。なお、昇圧電圧ＶＰＰおよびＶＰＰ２の電圧レベルによっては、オフ状態とされるべき接続回路が導通状態となることが考えられる。たとえば、ＶＰＰモードに移行するとき、昇圧電圧ＶＰＰが昇圧電圧ＶＰＰ２よりも十分高い場合、ＭＯＳトランジスタＱ４５は、そのゲートに昇圧電圧ＶＰＰ２を受けているためオン状態となり、内部ノードＮＡから昇圧ノードＶＰＰ２へ電流が流れることが考えられる。このような状況を確実に防止するためには、昇圧電圧ＶＰＰが昇圧電圧ＶＰＰ２よりも高い場合には、制御信号ＩＦＧ２をゲートに受けるｐチャネルＭＯＳトランジスタをＭＯＳトランジスタＱ４５と内部ノードＮＡの間に接続する。これにより、ＶＰＰモード時において、信号ＩＦＧ２が昇圧電圧ＶＰＰレベルとなり、この追加ＭＯＳトランジスタはオフ状態となり、昇圧ノードＶＰＰ２と内部ノードＮＡの間の電流経路が確実に遮断されるため、昇圧電圧ＶＰＰ２が不必要に変化するのを防止することができる。ＶＰＰ２モード時においては、この制御信号ＩＦＧ２が接地電圧レベルとなるため、何ら問題なく、昇圧ノードＶＰＰ２は、内部ノードＮＡに電気的に接続される。
【０２０７】
以上のように、この発明の実施の形態１４に従えば、クランプ回路において、直列にそれぞれが異なる昇圧電圧に対応する制御信号をゲートに受けるｐチャネルＭＯＳトランジスタを接続しているため、複数の昇圧電圧レベルが存在する場合において、これらの外部印加モードまたは外部モニタモードの場合には、クランプ回路１１０ａにおいて電源ノードと内部ノード間の電流経路を確実に遮断することができ、確実に複数の昇圧電圧の電圧レベルの外部モニタおよび外部からの異なる電圧レベルの設定を確実に実現することができる。
【０２０８】
また、昇圧電圧ＶＰＰおよびＶＰＰ２の電圧レベルが同じであり、印加される部分が異なる場合（たとえば半導体記憶装置において、複数のメモリアレイ（ブロック）ごとに昇圧電圧発生回路が設けられているような場合）、各部分に対してそれぞれ独立に昇圧電圧の外部モニタおよび外部からの印加を行なうことができる。これにより、不良の解析が容易となる。
【０２０９】
［実施の形態１５］
図２７は、この発明の第１５の実施の形態の半導体装置の要部の構成を示す図である。図２７において、半導体装置は、基板電位ＶＢＢを発生する第１の基板電位発生回路１５ａと、基板電位ＶＢＢ２を発生する第２の基板電位発生回路１５ｂを含む。この基板電位ＶＢＢおよびＶＢＢ２はともに負電圧であるが、その電圧レベルは異なっていてもよく、また半導体記憶装置のメモリアレイ（ブロック）それぞれに対して与えられる同じ電圧レベルの基板電位であってもよい。
半導体装置は、さらに、モニタフォースモード活性化信号ＴＥＳＴ１ａに応答して、電源電圧ＶＣＣおよび負電圧（基板電位）ＶＢＢの間で変化する互いに相補な制御信号ＩＦＧａおよびＧｃｎｔａを発生する制御回路８０ａと、モニタフォースモード活性化信号ＴＥＳＴ１ｂに応答して、電源電圧ＶＣＣと負電圧（基板電位）ＶＢＢ２の間で変化する互いに相補な制御信号ＩＦＧｂおよびＧｃｎｔｂを出力する制御回路８０ｂと、制御回路８０ａからの制御信号Ｇｃｎｔａに応答して、第１の基板電位発生回路１５ａの出力部を内部ノードＮＡに接続する接続回路６０ａと、制御回路８０ｂからの制御信号Ｇｃｎｔｂに応答して第２の基板電位発生回路１５ｂの出力部を内部ノードＮＡに接続する基板電位接続回路６０ｂを含む。ここで、説明を簡略化するために、信号ＴＥＳＴ１ａの活性化時に指定される動作モードをＶＢＢモードと称し、信号ＴＥＳＴ１ｂの活性化時に指定される動作モードをＶＢＢ２モードと称す。
【０２１０】
半導体装置は、さらに、内部ノードＮＡと接地ノードＶＳＳの間に接続され、制御回路８０ａおよび８０ｂからの制御信号ＩＦＧａおよびＩＦＧｂに応答して、この内部ノードＮＡの負電位を所定電位レベルにクランプするクランプ回路１０を含む。
【０２１１】
制御回路８０ａは、信号ＴＥＳＴ１ａを受けるインバータＩＶａと、電源ノードＶＣＣとノードＦａの間に接続され、そのゲートに信号ＴＥＳＴ１ａを受けるｐチャネルＭＯＳトランジスタＱ１５ａと、電源ノードＶＣＣとノードＧａの間に接続され、そのゲートにインバータＩＶａの出力信号を受けるｐチャネルＭＯＳトランジスタＱ１５ｂと、ノードＦａと負電圧印加ノード（第１の基板電位発生回路１５ａの出力部）ＶＢＢとの間に接続され、そのゲートがノードＧａに接続されるｎチャネルＭＯＳトランジスタＱ１７ａと、ノードＧａと負電圧印加ノードＶＢＢの間に接続され、そのゲートがノードＦａに接続されるｎチャネルＭＯＳトランジスタＱ１８ａを含む。
【０２１２】
接続回路６０ａは、第１の基板電位発生回路１５ａの出力ノードと内部ノードＮＡの間に接続され、そのゲートに制御信号Ｇｃｎｔａを受けるｎチャネルＭＯＳトランジスタＱ１３ａを含む。制御回路８０ｂは、電源ノードＶＣＣとノードＦｂの間に接続され、そのゲートに信号ＴＥＳＴ１ｂを受けるｐチャネルＭＯＳトランジスタＱ１５ｂと、電源ノードＶＣＣとノードＧｂの間に接続され、そのゲートに信号ＴＥＳＴ１ｂをインバータＩＶｂを介して受けるｐチャネルＭＯＳトランジスタＱ１６ｂと、ノードＦｂと負電圧印加ノード（第２の基板電位発生回路の出力部）ＶＢＢ２の間に接続され、そのゲートがノードＧｂに接続されるｎチャネルＭＯＳトランジスタＱ１７ｂと、ノードＧｂと負電圧印加ノードＶＢＢ２の間に接続され、そのゲートがノードＦｂに接続されるｎチャネルＭＯＳトランジスタＱ１８ｂを含む。
【０２１３】
接続回路６０ｂは、内部ノードＮＡと負電圧印加ノード（第２の基板電位発生回路１５ｂの出力部）ＶＢＢ２の間に接続され、そのゲートに制御信号Ｇｃｎｔｂを受けるｎチャネルＭＯＳトランジスタＱ１３ｂを含む。
【０２１４】
クランプ回路１０は、接地ノードＶＳＳにその一方導通ノードおよびゲートが接続されるｎチャネルＭＯＳトランジスタＱ３と、内部ノードＮＡとＭＯＳトランジスタＱ３の間に互いに直列に接続されるｎチャネルＭＯＳトランジスタＱ４ａおよびＱ４ｂを含む。ＭＯＳトランジスタＱ４ａは、そのゲートに制御信号ＩＦＧａを受け、ＭＯＳトランジスタＱ４ｂは、そのゲートに制御信号ＩＦＧｂを受ける。クランプ回路１０において、ＭＯＳトランジスタＱ３、Ｑ４ａおよびＱ４ｂが、内部ノードＮＡと接地ノードＶＳＳの間に直列に接続される限り、その配列順序は任意である。次に、この図２７に示す半導体装置の動作をその動作波形図である図２８を参照して説明する。
【０２１５】
ＶＢＢモードおよびＶＢＢ２モードがともに非活性状態のとき、信号ＴＥＳＴ１ａおよびＴＥＳＴ１ｂはともに、接地電圧ＶＳＳレベルのローレベルにある。この状態においては、制御回路８０ａにおいて、ＭＯＳトランジスタＱ１５ａがオン状態、ＭＯＳトランジスタＱ１６ａがオフ状態であり、制御信号ＩＦＧａが電源電圧ＶＣＣレベルのハイレベル、制御信号Ｇｃｎｔａが負電圧ＶＢＢレベルのローレベルとなる。同様に、制御回路８０ｂにおいても、制御信号ＩＦＧｂが、電源電圧ＶＣＣレベルのハイレベル、制御信号Ｇｃｎｔｂが、負電圧ＶＢＢ２レベルのローレベルとなる。したがって、接続回路６０ａおよび６０ｂにおいては、ＭＯＳトランジスタＱ１３ａおよびＱ１３ｂはともにオフ状態となり、基板電位発生回路１５ａおよび１５ｂの出力部はともに内部ノードＮＡから電気的に分離される。
【０２１６】
クランプ回路１０においては、ＭＯＳトランジスタＱ４ａおよびＱ４ｂが、ともにオン状態となり、内部ノードＮＡを電気的にＭＯＳトランジスタＱ３の他方導通ノード（ドレイン）に接続し、ＭＯＳトランジスタＱ３は、ダイオードモードで動作する。したがって、この状態においては、クランプ回路１０が、このＭＯＳトランジスタＱ３をクランプ素子として動作するため、外部端子７から負電圧（負電圧ＶＢＢおよびＶＢＢ２よりも浅い（絶対値は小さい））を印加することにより、内部ノードＮＡと接地ノードＶＳＳの間に電流が流れ、外部でこの電流をモニタすることにより、外部端子７が確実に内部ノードＮＡに電気的に接続されているか否かの識別を行なうことができる。
【０２１７】
モニタフォースモードのとき、ＶＢＢモードおよびＶＢＢ２モードの一方のみが活性化され、他方は非活性状態を維持する。ＶＢＢモードが行なわれるとき、信号ＴＥＳＴ１ａがハイレベルとなり、一方、信号ＴＥＳＴ１ｂは接地電圧ＶＳＳレベルのローレベルを維持する。この状態においては、制御回路８０ａにおいて、ＭＯＳトランジスタＱ１５ａがオフ状態、ＭＯＳトランジスタＱ１６ａがオン状態となり、制御信号Ｇｃｎｔａが電源電圧ＶＣＣレベルのハイレベルとなり、一方、制御信号ＩＦＧａが負電圧ＶＢＢレベルのローレベルとされる。制御信号ＩＦＧｂは電源電圧ＶＣＣのレベルを維持しており、制御信号Ｇｃｎｔｂは、負電圧ＶＢＢ２の電圧レベルを維持している。
【０２１８】
この状態においては、接続回路６０ａにおいて、ＭＯＳトランジスタＱ１３ａがオン状態となり、第１の基板電位発生回路１５ａの出力部が内部ノードＮＡに電気的に接続される。クランプ回路１０においては、ＭＯＳトランジスタＱ４ｂはオン状態にあり、内部ノードＮＡを電気的にＭＯＳトランジスタＱ４ａの導通ノードへ接続する。ＭＯＳトランジスタＱ４ａは、内部ノードＮＡの電位が、負電圧ＶＢＢよりも低くならない限り、オフ状態を維持する（ＭＯＳトランジスタＱ４ａがオン状態となるのは、内部ノードＮＡの電位が、負電圧ＶＢＢよりもさらにこのＭＯＳトランジスタＱ４ａのしきい値電圧分低くなったとき）。
【０２１９】
また、接続回路６０ｂにおいては、ＭＯＳトランジスタＱ１３ｂが、負電圧ＶＢＢ２をゲートに受けてオフ状態を維持しており、第２の基板電位発生回路１５ｂの出力部は内部ノードＮＡから電気的に分離されている。したがって、この状態において、第１の基板電位発生回路１５ａの発生する負電圧ＶＢＢが内部ノードＮＡに伝達され、外部端子７を介してこの負電圧ＶＢＢの電圧レベルをモニタすることができる。逆に、外部端子７から負電圧を印加し、この第１の基板電位発生回路１５ａの発生する負電圧ＶＢＢの電圧レベルを所望の電圧レベルに設定することができる。この状態において、制御信号ＩＦＧａが外部から印加される負電圧レベルに応じて変化するため、クランプ回路１０においてＭＯＳトランジスタＱ４ａは常時オフ状態を維持しており、内部ノードＮＡと接地ノードＶＳＳの間の電流経路は確実に遮断状態とされる。これら一連の動作により、ＶＢＢモード時において、負電圧ＶＢＢの外部モニタおよび負電圧ＶＢＢの電圧レベルの外部設定のいずれの動作モードをも行なうことができる。
【０２２０】
ＶＢＢ２モードの活性化時においては、信号ＴＥＳＴ１ａは接地電圧ＶＳＳレベルのローレベルとされ、一方信号ＴＥＳＴ１ｂがハイレベルとされる。この状態においては、制御回路８０ａにおいて、ＭＯＳトランジスタＱ１５ａがオン状態、ＭＯＳトランジスタＱ１６ａがオフ状態とされる。したがって、制御信号Ｇｃｎｔａが負電圧ＶＢＢレベルのローレベルとされ、制御信号ＩＦＧａが電源電圧ＶＣＣレベルのハイレベルとされる。これにより、接続回路６０ａにおいて、ＭＯＳトランジスタＱ１３ａがオフ状態とされ、第１の基板電位発生回路１５ａの出力部は内部ノードＮＡと電気的に分離される。
【０２２１】
一方、制御回路８０ｂにおいては、ＭＯＳトランジスタＱ１５ｂがオフ状態、ＭＯＳトランジスタＱ１６ｂがオン状態とされる。したがって、制御信号Ｇｃｎｔｂが、電源電圧ＶＣＣレベルのハイレベルとされ、制御信号ＩＦＧｂが負電圧ＶＢＢ２レベルのローレベルとされる。接続回路６０ｂにおいて、ＭＯＳトランジスタＱ１３ｂがオン状態となり、第２の基板電位発生回路１５ｂの出力部を内部ノードＮＡに電気的に接続する。クランプ回路１０においては、ＭＯＳトランジスタＱ４ｂがゲートに負電圧ＶＢＢ２レベルの制御信号ＩＦＧｂを受けており、内部ノードＮＡの電位がこの負電圧ＶＢＢ２よりも低くならない限りオフ状態を維持する。したがって、この状態においては、内部ノードＮＡに伝達された第２の基板電位発生回路１５ｂからの負電圧ＶＢＢ２を、外部端子７を介して外部へ出力することができ、外部でこの負電圧ＶＢＢ２の電圧レベルをモニタすることができる。逆に、外部端子７から所定の電圧レベルの負電圧を印加し、この負電圧ＶＢＢ２の電圧レベルを所望の電圧レベルに設定することができる。負電圧ＶＢＢ２の電圧レベル変化時においては、制御信号ＩＦＧｂの電圧レベルも応じて変化するため、ＭＯＳトランジスタＱ４ｂは、確実にオフ状態を維持して、内部ノードＮＡと接地ノードＶＳＳの間の電流経路を遮断する。この動作により、ＶＢＢ２モードにおいて、負電圧ＶＢＢ２に関する外部モニタおよび外部印加の動作を実行することができる。
【０２２２】
［変更例］
図２９は、この発明の第１５の実施の形態の変更例の構成を示す図である。図２９においては、図２７に示す内部電位接続回路６０ａおよび６０ｂの部分の構成が示される。他の構成は、図２７に示す構成と同じである。図２９において、接続回路６０ａは、ＭＯＳトランジスタＱ１３ａと内部ノードＮＡの間にこのＭＯＳトランジスタＱ１３ａと直列に接続されるｎチャネルＭＯＳトランジスタＱ１３ｘを含む。ＭＯＳトランジスタＱ１３ｘは、そのゲートに制御信号ＩＦＧｂを受ける。ＭＯＳトランジスタＱ１３ａは、図２７に示すトランジスタＱ１３ａと同じであり、ゲートに制御信号Ｇｃｎｔａを受ける。
【０２２３】
接続回路６０ｂは、ＭＯＳトランジスタＱ１３ｂと内部ノードＮＡの間にこのＭＯＳトランジスタＱ１３ｂと直列に接続されるｎチャネルＭＯＳトランジスタＱ１３ｙを含む。次に動作について説明する。
【０２２４】
ＶＢＢモードの活性化時、制御信号ＩＦＧｂは、電源電圧ＶＣＣレベルであり、ＭＯＳトランジスタ１３ｘはオン状態にあり、ＭＯＳトランジスタＱ１３ａを内部ノードＮＡに電気的に接続する。一方、制御信号ＩＦＧａは、負電圧ＶＢＢレベルであり、ＭＯＳトランジスタＱ１３ｙは、内部ノードＮＡの電位が負電圧ＶＢＢよりも低くならない限りオフ状態を維持する。制御信号Ｇｃｎｔａが電源電圧ＶＣＣレベルであり、内部ノードＮＡには、ＭＯＳトランジスタＱ１３ｘ、Ｑ１３ｙを介して負電圧ＶＢＢが印加される。このとき、負電圧ＶＢＢが負電圧ＶＢＢ２よりも低い電圧レベルであったとしても、ＭＯＳトランジスタＱ１３ｙがオフ状態を維持しており、この負電圧ＶＢＢはＭＯＳトランジスタＱ１３ｂには伝達されない。したがって、接続回路６０ｂにおいて、この負電圧ＶＢＢが負電圧ＶＢＢ２よりも低い電圧レベルであったとしても、この負電圧ＶＢＢが、負電圧印加ノードＶＢＢ２へ印加されるのを防止することができ、確実に、内部ノードＮＡと負電圧印加ノードＶＢＢ２とを電気的に分離することができ、負電圧ＶＢＢのみに対し、外部モニタおよび外部設定を行なうことができる。
【０２２５】
逆に、ＶＢＢ２モードの場合には、制御信号ＩＦＧｂが、負電圧ＶＢＢ２の電圧レベルとなり、制御信号Ｇｃｎｔａは負電圧ＶＢＢレベルである。一方、制御信号ＩＦＧａが、電源電圧ＶＣＣレベルであり、制御信号Ｇｃｎｔｂが、電源電圧ＶＣＣレベルである。したがって、負電圧印加ノード（第２の基板電位発生回路の出力部）の負電圧ＶＢＢ２がこの接続回路６０ｂを介して内部ノードＮＡに伝達される。内部ノードＮＡに伝達された負電圧ＶＢＢ２が負電圧ＶＢＢよりも高い場合、仮にこの負電圧ＶＢＢ２がＭＯＳトランジスタＱ１３ｘを介してＭＯＳトランジスタＱ１３ａにリーク電流が伝達されても、ＭＯＳトランジスタＱ１３ａはそのソースおよびゲート電位がともに負電圧ＶＢＢレベルとなりオフ状態を維持し、この負電圧ＶＢＢ２が負電圧印加ノードＶＢＢへ伝達されるのを防止する。一方、この負電圧ＶＢＢ２の電圧レベルが負電圧ＶＢＢよりも低い場合には、ＭＯＳトランジスタＱ１３ｘがゲートとソースの電位が等しくなってオフ状態となり、この負電圧ＶＢＢ２が負電圧印加ノードＶＢＢへ伝達されるのを防止する。したがって、いずれの状態においても、内部ノードＮＡと負電圧印加ノードＶＢＢの間の電流経路は遮断されるため、正確に内部ノードＮＡの電圧レベルを負電圧ＶＢＢ２の電圧レベルに設定することができる。したがって、負電圧ＶＢＢ２に対する外部モニタおよび外部設定の動作モードを正確に実行することができる。
【０２２６】
なお、負電圧ＶＢＢと負電圧ＶＢＢ２の関係がいずれの動作モードにおいても固定されている場合、たとえばＶＢＢ＜ＶＢＢ２の場合、高い方の負電圧を伝達する接続回路（回路６０ｂ）においてのみ、この経路遮断のための追加のＭＯＳトランジスタ（Ｑ１３ｙ）が設けられればよい。この場合、低い方の負電圧を伝達する接続回路（６０ａ）においては、追加のＭＯＳトランジスタ（Ｑ１３ｘ）を設ける必要はない。
【０２２７】
以上のように、この発明の実施の形態１５に従えば、クランプ回路の内部ノードと接地ノードの間に、直列に互いに異なる制御信号を受けるＭＯＳトランジスタを直列に接続しているため、複数種類の負電圧に対する外部モニタおよび外部設定を行なうことができるとともに、ピンコンタクト試験をも行なうことができる。
【０２２８】
［実施の形態１６］
図３０は、この発明の第１６の実施の形態の半導体装置の要部の構成を示す図である。図３０に示す半導体装置の構成は、実質的に図１に示す半導体装置の構成と同じである。この図３０に示す半導体装置の構成において、ｎチャネルＭＯＳトランジスタＱ２〜Ｑ４、Ｑ７、Ｑ８、Ｑ１１〜Ｑ１３はそれぞれの基板領域が負電圧ＶＢＢを受けるように接続される。
【０２２９】
内部回路１１において、ｎチャネルＭＯＳトランジスタ１１ｂは、その基板領域が負電圧ＶＢＢを受けるように接続される。制御回路３０および４０ならびに接続回路６０に含まれるｎチャネルＭＯＳトランジスタＱ７、Ｑ８、Ｑ１１〜Ｑ１３は、それぞれの基板領域がそれぞれのソース領域に接続されている。したがって、これらのＭＯＳトランジスタは、バックゲート効果はなく、しきい値電圧の変動は生じない。一方、内部回路１１のｎチャネルＭＯＳトランジスタ１１ｂは、その基板領域が負電圧ＶＢＢを受けており、バックゲート効果の影響を受けており、そのしきい値電圧が高くなる。したがって、この内部回路１１において、ＭＯＳトランジスタ１１ｂを介してのリーク電流は十分抑制される。この内部回路１１におけるＭＯＳトランジスタ１１ｂを介してのリーク電流と同程度のリーク電流を生じさせるために、制御回路３０および４０に含まれるｎチャネルＭＯＳトランジスタＱ７、Ｑ８、およびＱ１１、Ｑ１２および接続回路６０のＭＯＳトランジスタＱ１３のしきい値電圧は、ＭＯＳトランジスタ１１ｂのそれよりも大きくされる。これにより、これらのＭＯＳトランジスタのゲート電位が負電圧ＶＢＢになった場合においても、確実にリーク電流を抑制することができる。
【０２３０】
一方、クランプ回路１０においては、ＭＯＳトランジスタＱ３は、内部ノードＮＡの電位が、負電圧ＶＢＢレベルにされた場合、バックゲート効果が小さくなり、そのしきい値電圧が小さくなる。この場合、ＭＯＳトランジスタＱ３は、内部ノードＮＡの負電位を抑制するため、特にしきい値電圧が小さくなったとしても問題は生じない。一方、ＭＯＳトランジスタＱ４は、モニタフォースモードの活性化時、制御信号ＩＦＧ１が負電圧ＶＢＢレベルとされる。このモニタフォースモードの活性化時、内部ノードＮＡと接地ノードＶＳＳの間の電流経路は確実に遮断する必要が生じる。モニタフォースモードにおいて、内部ノードＮＡの電位が低下し、このＭＯＳトランジスタＱ４のソース電位が負電圧ＶＢＢに近づくと、ＭＯＳトランジスタＱ４のバックゲート効果は小さくなり、そのしきい値電圧が小さくなる。これにより、ＭＯＳトランジスタＱ４のリーク電流が大きくなることが考えられる。このリーク電流を抑制するために、ＭＯＳトランジスタＱ４のしきい値電圧Ｖｔｈは、ＭＯＳトランジスタ１１ｂのそれよりも大きくされる。これにより、バックゲート効果が小さくなるのを補償して、確実にリーク電流を防止し、モニタフォースモード時において内部ノードＮＡの電位を高速かつ安定に所定の電位レベルに安定化させることができる。
【０２３１】
この図３０に示すＭＯＳトランジスタＱ４は、内部ノードＮＡに直接接続される場合には、そのソースおよび基板領域の電位が全く同じとなるため、このしきい値電圧を大きくする効果はより顕著となり、確実にリーク電流を抑制をすることができる。
【０２３２】
ｎチャネルＭＯＳトランジスタのしきい値電圧を高くする方法は、チャネル領域のＰ型不純物濃度を高くするかまたはＮ型不純物濃度を低くすることにより容易に実現される。またこれに代えて、ＭＯＳトランジスタＱ４のチャネル長さ（ゲート長）を長くすることにより実現される。
【０２３３】
以上のように、この発明の実施の形態１６に従えば、クランプ回路において、そのゲートに負電圧を受けるＭＯＳトランジスタのしきい値電圧を内部回路のＭＯＳトランジスタのそれよりも大きくしたため、モニタフォースモード活性化時において、リーク電流が生じるのを抑制し、確実に内部ノードと接地ノードの間の電流経路を遮断することができる。
【０２３４】
［実施の形態１７］
図３１は、この発明の第１７の実施の形態の半導体装置の要部の構成を示す概略的に示すブロック図である。図３１において、半導体装置は、外部端子７と内部ノードＮＡの間に接続される第１の保護回路２０と、内部ノードＮＡ上の信号に所定の処理を施してさらに内部の回路へ伝達する内部回路１１と、モニタフォースモード活性化信号ＴＥＳＴに応答して制御信号ＧｃｎｔおよびＩＦＧを出力する制御回路３８０と、内部ノードＮＡに接続され、制御回路３８０からの制御信号ＩＦＧに応答してそのクランプ機能が活性／非活性化されるクランプ回路３１０と、所定の内部電圧ＶＰＰ／ＶＢＢを発生する内部電圧発生回路３５０と、制御回路３８０からの制御信号Ｇｃｎｔに応答して、この内部電圧発生回路３５０の出力部のノードを内部ノードＮＡへ電気的に接続する接続回路３６０を含む。第１の保護回路２０および内部回路１１は、先の実施の形態１ないし１６において説明したものと同じ構成を備える。
【０２３５】
この図３１に示す半導体装置において、クランプ回路３１０は、内部ノードＮＡの電圧を高電圧または負電圧いずれのレベルにクランプしてもよい。したがって、図３１においては、両者を含むように示される。同様、制御回路３８０は、この負電圧および昇圧電圧の外部印加、外部モニタならびにピンコンタクト試験を行なうための制御信号ＩＦＧおよびＧｃｎｔを出力するため、これらの負電圧および昇圧電圧両者のための制御信号として一括して符号ＩＦＧおよびＧｃｎｔにより制御信号を表わす。
【０２３６】
内部電圧発生回路３５０は、モニタフォースモード活性化信号ＴＥＳＴに応答して選択的に活性状態とされる発振回路３５２と、この発振回路３５２からの発振信号（クロック信号）に応答してチャージポンプ動作を行なって所定の内部電圧ＶＰＰ／ＶＢＢを発生するチャージポンプ３５４を含む。チャージポンプ３５４は、通常の、キャパシタとダイオードで構成され、昇圧電圧ＶＰＰまたは負電圧ＶＢＢを発生する。
【０２３７】
この内部電圧発生回路３５０では、モニタフォースモード活性化信号ＴＥＳＴが、外部から所定の電圧を印加する外部印加モードを指定するときには、発振回路３５２の発振動作が停止される。これにより、外部印加モード時において、この内部電圧発生回路３５０の出力部の電圧を容易かつ正確に所定の電圧レベルに設定することができる。すなわち、外部から所望電圧レベルの電圧を印加する場合において、内部電圧発生回路３５０が動作している場合、この動作にかかわらず、内部ノードの電位を所定電圧レベルに設定するためには（特に内部電圧の絶対値を小さくする場合）、外部回路は、かなり大きな電流駆動力を要求される。しかしながら、この外部印加モード時において、内部電圧発生回路３５０の動作を停止させることにより、比較的小さな電流駆動力を有する回路を用いても所定の電圧レベルに内部ノードを外部から設定することができる。これにより、高速かつ安定に内部ノードを所定の電圧レベルに設定することができる。
【０２３８】
図３２は、この図３１に示す内部電圧発生回路の構成およびテストモード指定信号を発生する部分の構成を示す図である。図３２において、モニタフォースモード活性化信号ＴＥＳＴは、信号ＷＣＢＲおよび任意のアドレス信号Ａｍを受けるテストモード検出回路３９０から出力される。信号ＷＣＢＲは、半導体装置がダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の場合、ライトイネーブル信号／ＷＥおよびコラムアドレスストローブ信号／ＣＡＳがロウアドレスストローブ信号／ＲＡＳの立下がりよりも先にローレベルの活性状態とされる状態を示す。スタティック・コラムモードを備える半導体記憶装置などのように、信号／ＣＡＳが用いられない場合には、代わりの信号（たとえばチップセレクト信号）が利用される。複数の制御信号のタイミング関係により、テストモードが指定される構成が利用されればよく、ＷＣＢＲ条件には特に限定されない。
【０２３９】
テストモード検出回路３９０は、このＷＣＢＲ条件が指定されたときにアドレス信号Ａｍが所定の値を示すときにモニタフォースモード活性化信号ＴＥＳＴを活性状態のハイレベルとし、図３１に示す制御回路３８０へ与える。このモニタフォースモード活性化信号ＴＥＳＴは、外部から電圧を内部ノードへ印加する外部印加モードおよび内部電圧発生回路の発生する内部電圧を外部でモニタする外部モニタモードいずれの場合においても活性状態とされる。
【０２４０】
内部電圧発生回路３５０に含まれる発振回路３５２は、偶数段のインバータ（図３２において２段のインバータ）３５２ａおよび３５２ｂと、インバータ３５２ｂの出力信号と外部印加モード活性化信号ＺＶＥを受けるＮＡＮＤゲート３５２ｃを含む。ＮＡＮＤゲート３５２ｃの出力信号はチャージポンプ３５４へ与えられかつインバータ３５２ａの入力部へ与えられる。外部印加モード活性化信号ＺＶＥは、テストモード検出回路３９０からのモニタフォースモード活性化信号ＴＥＳＴと所定のアドレス信号Ａｓを受ける外部印加モード検出回路３９５から与えられる。この外部印加モード検出回路３９５は、たとえばＮＡＮＤ型デコーダで構成され、モニタフォースモード活性化信号ＴＥＳＴが活性状態にあり、かつアドレス信号Ａｓが所定の論理レベル（たとえばハイレベル）のときに外部印加モードが指定されたと判別して、この外部印加モード活性化信号ＺＶＥを活性状態のローレベルとする。
【０２４１】
信号ＺＶＥが活性状態のローレベルのとき、発振回路３５２においては、ＮＡＮＤゲート３５２ｃの出力信号がハイレベルに固定され、チャージポンプ３５４はチャージポンプ動作を停止する。これにより、外部印加モードが指定されたときに発振回路３５２の発振動作を停止させることができる。内部電圧を外部でモニタする場合には、アドレス信号Ａｓが非活性状態にあるため、外部印加モード検出回路３９５の出力する信号ＺＶＥは非活性状態のハイレベルを維持する。これにより、ＮＡＮＤゲート３５２ｃがインバータとして機能し、発振回路３５２は、奇数段のインバータで構成されるリングオシレータとして動作し、所定の周期およびパルス幅を有する発振信号を生成してチャージポンプ３５４へ与える。この発振信号によるチャージポンプ３５４のチャージポンプ動作により、所定の電圧レベルの内部電圧ＶＰＰ／ＶＢＢ（負電圧または昇圧電圧）が発生される。
【０２４２】
なお、図３２に示す構成において、未使用のピン端子が存在する場合には、その未使用のピン端子を介してテストモードを指定する信号が外部から直接与えられる構成が利用されてもよい。またチャージポンプ３５４の内部構成は、キャパシタのチャージポンプ動作を利用して、所定の電圧レベルの内部電圧を発生することができる限り、任意の構成を利用することができる。発振回路３５２が有するインバータの段数もまた任意であり、適当な段数に設定される。
【０２４３】
以上のように、この発明の実施の形態１７に従えば、外部から内部ノードへ所定の電圧レベルの電圧を印加するときに、内部電圧発生回路の動作を停止させているため、安定かつ高速で内部ノードを所定の電圧レベルに設定することができる。
【０２４４】
［その他の実施の形態］
先の実施の形態において、負電位に対するクランプ回路のみが設けられる構成および正電位に対するクランプ回路のみが設けられる構成がそれぞれ示されているが、それぞれの場合において、負電位および正電位両者に対するクランプ回路およびモニタフォースモードが行なわれる構成が設けられてもよい。
【０２４５】
またクランプ機能を有する素子として、ダイオードモードで動作する絶縁ゲート型電界効果トランジスタが説明されているが、クランプ機能を有する素子である限り、任意の素子を利用することができる。たとえば、固定電位をゲートに受けるＭＯＳトランジスタに代えて、ＰＮ接合ダイオードを利用することができる。またこれに代えて、制御信号をゲートに受けるＭＯＳトランジスタおよび固定電位をゲートに受けるＭＯＳトランジスタに代えて、バイポーラトランジスタが利用されてもよい。
【０２４６】
また、モニタフォースモード活性化信号に応答して制御信号を発生する制御回路に含まれるレベル変換回路は、レベル変換機能を備える限り、任意の構成のレベル変換回路を利用することができる。不揮発性半導体記憶装置において選択ワード線上に昇圧電圧または負電圧を印加するために、デコーダからの選択信号をレベル変換するための構成と同様の構成を利用することができる。
【０２４７】
また負電圧ＶＢＢとしては、半導体基板領域に与えられる基板バイアス電圧を一例として説明している。しかしながら、この負電圧は、ＤＲＡＭにおいて非選択ワード線へ伝達される負電圧であってもよい。この負電圧ワード線方式においては、ワード線選択時において非選択ワード線が容量結合によりその電位が上昇してメモリセルデータが流出するのを防止するために、負電圧が非選択ワード線上に伝達される。
【０２４８】
または負電圧としては、不揮発性半導体記憶装置において、データ書込時において選択ワード線へ伝達される負電圧であってもよい。さらに、この負電圧はＳＯＩ（シリコン・オン・インシュレータ）基板上に形成された半導体装置のＮチャネルＭＯＳトランジスタのボディ領域に印加されるボディ電位であってもよい。
【０２４９】
第１の保護回路に含まれるクランプ素子として、フィールド絶縁膜をゲート絶縁膜として有するフィールドトランジスタと保護抵抗とが用いられている。しかしながら、負のサージ電位印加時に導通するクランプ回路の動作電位（クランプ回路が導通状態となる電位）の絶対値よりも大きな絶対値の動作電位を有する素子であれば任意の構成を利用することができる。たとえば、ＰＮダイオード、電流増幅率ｈｆｅの大きなバイポーラトランジスタを利用することができる。これは、第２の保護回路において、正のサージ電位を電源ノードへ放出するための素子についても同様であり、正のサージ電位を放出するクランプ回路の動作電位よりも大きな動作電位を有する素子であれば任意の素子を利用することができる。
【０２５０】
保護用クランプ回路を有する装置に本発明は適用可能である。
また保護抵抗として拡散抵抗を利用することにより、この拡散抵抗と基板領域との間のＰＮ接合をクランプ素子用のダイオードとして利用することができ、面積効率の良い保護回路を実現することができる。
【０２５１】
［特性試験の種類］
図３３（Ａ）は、ダイナミック型半導体記憶装置のメモリセルの構成を示す図である。半導体記憶装置においては、メモリセルが行および列のマトリックス状に配列され、各行および各列に対応してワード線ＷＬおよびビット線（対）ＢＬがそれぞれ配置される。図３３（Ａ）において、１本のワード線ＷＬと１本のビット線ＢＬとを示す。メモリセルが、情報を電荷の形態で格納するメモリキャパシタＭＣと、対応のワード線ＷＬ上の信号電位に応答してこのメモリキャパシタＭＣの一方電極ノード（ストレージノード）ＳＮをビット線ＢＬへ接続するｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＭＴを含む。アクセストランジスタＭＴの基板領域へは基板電位発生回路から発生された負電圧ＶＢＢが印加される。メモリキャパシタＭＣの他方電極ノード（セルプレート電極）へは中間電位レベルのセルプレート電圧ＶＣＰが印加される。
【０２５２】
ワード線ＷＬは、選択時に、昇圧電圧ＶＰＰが印加される。これにより、ビット線ＢＬ上のハイレベルデータをメモリキャパシタＭＣへ書込むとき、アクセストランジスタＭＴにおけるしきい値電圧損失による書込データの電圧レベルの低下を防止する。この昇圧電圧ＶＰＰの電圧レベルを高くすることにより、アクセストランジスタＭＴのゲート絶縁膜への電圧ストレスが高くなり、ゲート絶縁膜に不良が潜在的に存在する場合に、この不良を顕在化させることができる。すなわち、昇圧電圧ＶＰＰの電圧レベルを高くすることにより、不良モードの加速を行なうことができる。また昇圧電圧ＶＰＰの電圧レベルを低くして、メモリキャパシタＭＣのストレージノードＳＮに対書込データを伝達し、正確にストレージノードＳＮにデータが書込まれるかどうか否かを見ることにより、この昇圧電圧ＶＰＰに対するマージン不良を識別することができる。この昇圧電圧ＶＰＰのマージン不良の検出は、メモリセルにデータ“１”が正確に記憶されているか否かを見ることにより判別される。
【０２５３】
図３３（Ｂ）は、図３３（Ａ）に示すメモリセルのアクセストランジスタの断面構造を概略的に示す図である。アクセストランジスタＭＴは、Ｐ型半導体基板領域４００上に形成される高濃度Ｎ型不純物領域４０２および４０４と、これらの不純物領域４０２および４０４の間のチャネル領域上にゲート絶縁膜（図示せず）を介して形成されるゲート電極層４０６を含む。不純物領域４０２がビット線ＢＬに接続され、ゲート電極層４０６がワード線ＷＬに接続される。不純物領域４０４は、メモリキャパシタＭＣに結合される。このメモリキャパシタＭＣは、スタックトキャパシタ構造を備えてもよく、またはトレンチキャパシタ構造を備えてもよい。ポーズリフレッシュ（スタティック・データ・リテンション）特性試験時間の短縮を行なうためには、この半導体基板領域４００へ印加される負電圧ＶＢＢを深くする（この絶対値を大きくする）。ポーズリフレッシュ特性は、メモリセルのスタンバイ状態において、メモリセルが記憶データをどの程度正確に保持しているか否かを示す特性である。スタンバイ時においては、ワード線ＷＬの電位は接地電圧ＶＳＳ（または負電位レベル）のローレベルとされる。ビット線ＢＬは、中間電位レベルに保持される。スタンバイ状態時において、このストレージノードＳＮに保持される電荷が減少するのは、基板領域４００へのリーク電極ＩＬが主要原因である。この場合、バイアス電圧ＶＢＢをより負とすることにより、基板領域４００と不純物領域４０４の間のＰＮ接合に印加される電界が強くなり、ストレージノードＳＮに保持された電荷が基板領域４００へリークする。したがって、電荷保持特性の悪いすなわちリーク電流の大きなメモリセルにおいては、この強い電界により、リーク電流ＩＬが大きくなり、高速で保持データが失われる。したがって、不良モードを加速して、不良メモリセルを高速（短時間）で検出することができる。
【０２５４】
図３３（Ｃ）は、ディスターブリフレッシュ（ダイナミック・データ・リテンション）特性試験を行なう方法を示す図である。ディスターブリフレッシュ特性は、ワード線選択時における非選択メモリセルのデータ保持特性を示す。この状態においては、ワード線ＷＬは、非選択状態のローレベル（接地電圧または負電位）とされる。ビット線ＢＬは、例示しない別の選択ワード線に接続されるメモリセルデータに従ってハイレベルまたはローレベルにその電位が変化する。ビット線ＢＬの電位がローレベルの接地電圧レベルにあり、不純物領域４０４（ストレージノードＳＮ）にハイレベルデータが格納されているとき、このアクセストランジスタＭＴのしきい値電圧が小さい場合には、不純物領域４０４から不純物領域４０２を介してビット線ＢＬへリーク電流ＩＬが流れる。応じてストレージノードＳＮに格納された電荷が失われ、記憶データが破壊される。この不良モードを加速するためには、負電圧ＶＢＢを浅くする（絶対値を小さくする）。これにより、アクセストランジスタＭＴのしきい値電圧が小さくなり（バックゲート効果が小さくなるため）、リーク電流ＩＬが大きくなり、電荷保持特性の悪いメモリセルは、高速でその保持データを失い、不良を短時間で検出することができる。
【０２５５】
先の実施の形態においては、昇圧電圧発生回路または負電圧発生回路の出力部は内部ノードへ電気的に接続することにより外部端子に接続している。しかしながら、このモニタフォースモードにおいて、このような内部電圧を発生する回路の出力部ではなく、所定の電圧レベルの電圧が伝達されるノードがこの外部端子に接続されて内部ノード上に読出される構成が利用されてもよい。
【０２５６】
この場合、任意の内部ノードの電位を外部で正確に識別することができる。したがって、半導体装置の最終試験において不良が生じた場合、各内部ノードに対する電圧を外部でモニタすることにより、不良の解析を非破壊で行なうことができ、不良解析に要する時間を短縮することができる。たとえば、メモリセルデータの書込不良が生じた場合、この原因が、ワード線に印加される昇圧電圧のレベルが低いか否かを外部で見ることができ、このワード線書込不良の原因を容易に識別することができ、不良原因を容易に解析することができる。
【０２５７】
【発明の効果】
以上のように、この発明に従えば、外部端子に電気的に接続される内部ノードに設けられた保護回路に対するピンコンタクト試験に用いられるクランプ回路を、動作モードに応じて選択的にそのクランプ機能を活性／非活性状態としているため、このクランプ回路を利用してピンコンタクト試験を行なうことができるとともに、外部で内部電位モニタを正確に行なうことができ、かつ所望のレベルの電圧を外部から内部ノードへ印加することが可能となり、内部電圧の良／不良の識別および内部電位を変化させることによる半導体装置の動作マージンテストを非破壊で容易に行なうことができ、製品出荷前の試験時において、不良モードを加速するバーンインモード以外の加速試験も容易にかつ正確に行なうことができ、製品出荷前の最終試験に要する時間を短くすることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図２】図１に示す半導体装置の動作を示す信号波形図である。
【図３】この発明の第２の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図４】この発明の第３の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図５】この発明の第４の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図６】図５に示す半導体装置の動作を示す信号波形図である。
【図７】この発明の第５の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図８】この発明の第６の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図９】この発明の第７の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図１０】図９に示す半導体装置の動作を示す信号波形図である。
【図１１】この発明の第７の実施の形態の変更例の構成を示す図である。
【図１２】この発明の第８の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図１３】この発明の第８の実施の形態の変更例の構成を示す図である。
【図１４】この発明の第９の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図１５】図１４に示す半導体装置の動作を示す信号波形図である。
【図１６】この発明の第１０の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図１７】図１６に示す半導体装置の動作を示す信号波形図である。
【図１８】この発明の第１１の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図１９】図１８に示す半導体装置の動作を示す信号波形図である。
【図２０】この発明の第１２の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図２１】図２０に示す半導体装置の動作を示す信号波形図である。
【図２２】この発明の第１２の実施の形態の変更例の構成を示す図である。
【図２３】この発明の第１３の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図２４】図２３に示す半導体装置の動作を示す信号波形図である。
【図２５】この発明の第１４の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図２６】図２５に示す半導体装置の動作を示す信号波形図である。
【図２７】この発明の第１５の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図２８】図２７に示す半導体装置の動作を示す信号波形図である。
【図２９】この発明の第１５の実施の形態の変更例の構成を概略的に示す図である。
【図３０】この発明の第１６の実施の形態の半導体装置の要部の構成を概略的に示す図である。
【図３１】この発明の第１７の実施の形態の半導体装置の要部の構成を概略的に示すブロック図である。
【図３２】図３１に示すモニタフォースモード活性化信号を発生する回路部分および内部電圧発生回路の構成を概略的に示す図である。
【図３３】不良モード加速試験を説明するための図であり、（Ａ）はＤＲＡＭセルの構成を示し、（Ｂ）はポーズリフレッシュ時の負電圧印加態様を示し、（Ｃ）はディスターブリフレッシュ時の負電圧印加態様を示す図である。
【図３４】従来の半導体装置の入力部の構成を概略的に示す図である。
【図３５】従来の半導体装置の基板電位を外部モニタするための構成を概略的に示す図である。
【図３６】図３５に示す構成の問題点を説明するための図である。
【図３７】（Ａ）は従来の半導体装置のピンコンタクト試験態様を示す図であり、（Ｂ）はピンコンタクト試験時における印加電圧と電流との関係を示す図である。
【符号の説明】
７外部端子、１０第１のクランプ回路、１１内部回路、３０，４０制御回路、５０基板電位発生回路、６０内部電位接続回路、８０，９０，９０ａ，９５制御回路、９５ａ第１の制御信号発生回路、９５ｂ第２の制御信号発生回路、１１０第２のクランプ回路、１２０第２の保護回路、１３０制御回路、１６０第２の内部電位接続回路、１３０ａ，１３０ｂ制御回路、２６０第３の内部電位接続回路、１１０ａ第２のクランプ回路、１５ａ，１５ｂ基板電位発生回路、６０ａ，６０ｂ内部電位接続回路、８０ａ，８０ｂ制御回路、３１０クランプ回路、３５０内部電圧発生回路、３５２発振回路、３５４チャージポンプ、３６０内部電位接続回路、３８０制御回路、３９０テストモード検出回路、３９５外部印加モード検出回路。

Claims

外部端子に結合される内部ノードと第１の基準電圧源との間に結合され、前記内部ノードの電位を第１の所定電位レベルにクランプする第１のクランプ手段、および
テストモード指示信号に応答して、前記テストモード指示信号の活性化時前記第１のクランプ手段のクランプ動作を禁止する制御信号を発生して前記第１のクランプ手段へ与える制御手段を備える、半導体装置。
前記第１のクランプ手段は、
前記内部ノードと前記第１の基準電圧源との間に互いに直列に接続される少なくとも１個の第１の絶縁ゲート型電界効果トランジスタと少なくとも１個の第２の絶縁ゲート型電界効果トランジスタを含み、
前記少なくとも１個の第１の絶縁ゲート型電界効果トランジスタは前記第１の基準電圧源上の電圧をゲートに受け、
前記少なくとも１個の第２の絶縁ゲート型電界効果トランジスタは、前記制御手段からの制御信号をそれぞれのゲートに受ける、請求項１記載の半導体装置。
前記少なくとも１個の第１の絶縁ゲート型電界効果トランジスタは前記内部ノードに接続され、前記少なくとも１個の第２の絶縁ゲート型電界効果トランジスタは前記第１の絶縁ゲート型電界効果トランジスタと前記第１の基準電圧源との間に接続される、請求項２記載の半導体装置。
前記第２の絶縁ゲート型電界効果トランジスタは前記内部ノードに接続され、前記少なくとも１個の第１の絶縁ゲート型電界効果トランジスタは前記内部ノードと前記少なくとも１個の第２の絶縁ゲート型電界効果トランジスタとの間に接続される、請求項２記載の半導体装置。
前記少なくとも１個の第１の絶縁ゲート型電界効果トランジスタは第１導電型を有し、前記少なくとも１個の第２の絶縁ゲート型電界効果トランジスタは第２導電型を有する、請求項２ないし４のいずれかに記載の半導体装置。
前記少なくとも１個の第１の絶縁ゲート型電界効果トランジスタおよび前記少なくとも１個の第２の絶縁ゲート型電界効果トランジスタは、ともに第１の導電型を有する、請求項２ないし４のいずれかに記載の半導体装置。
前記クランプ手段は、前記内部ノードと前記第１の基準電圧源との間に接続され、そのゲートに前記制御手段からの制御信号を受ける１つの絶縁ゲート型電界効果トランジスタを備える、請求項１記載の半導体装置。
前記第１の基準電圧源の電圧よりも絶対値の大きな内部電圧を発生する内部電圧発生手段と、
前記テストモード指示信号の活性化に応答して前記内部電圧発生手段の出力部を前記内部ノードへ結合する内部電圧接続手段をさらに備え、
前記制御手段は前記テストモード指示信号の活性化時前記内部電圧発生手段の出力部の電圧レベルの前記制御信号を発生する手段を含む、請求項２または７に記載の半導体装置。
前記第１のクランプ手段は、前記内部ノードと前記第１の基準電圧源との間に直列に接続される第１および第２の絶縁ゲート型電界効果トランジスタを少なくとも備え、
前記制御手段は、
前記テストモード指示信号の活性化時前記第１の絶縁ゲート型電界効果トランジスタを導通状態とするレベルの電圧を発生しかつ前記テストモード指示信号の非活性化時前記第１の基準電圧源の生成する電圧レベルとなる制御信号を発生して前記第１の絶縁ゲート型電界効果トランジスタのゲートへ印加する第１の制御信号発生手段と、
前記テストモード指示信号の活性化時、前記内部ノード上に伝達される電圧レベルの電圧を発生しかつ前記テストモード指示信号の非活性化時前記第１の基準電圧源の電圧レベルの電圧を発生して前記第２の絶縁ゲート型電界効果トランジスタのゲートへ印加する第２の制御信号発生手段を含む、請求項１記載の半導体装置。
前記第１の絶縁ゲート型電界効果トランジスタが前記内部ノードに接続され、前記第２の絶縁ゲート型電界効果トランジスタが前記第１の絶縁ゲート型電界効果トランジスタと前記第１の基準電圧源との間に結合される、請求項９記載の半導体装置。
前記第２の絶縁ゲート型電界効果トランジスタが前記内部ノードに接続され、前記第１の絶縁ゲート型電界効果トランジスタが前記第２の絶縁ゲート型電界効果トランジスタと前記第１の基準電圧源との間に結合される、請求項９記載の半導体装置。
前記制御手段は、前記テストモード指示信号の非活性化時前記第１の基準電圧源の電圧レベルの電圧を発生しかつ前記テストモード指示信号の活性化時前記内部ノードに伝達される電圧レベルの電圧を発生して前記制御信号として出力する手段を含む、請求項７記載の半導体装置。
前記制御手段は、
前記テストモード指示信号を受け、前記第１の基準電圧源と異なる第２の基準電圧源の電圧レベルと前記テストモード指示信号の活性化時に前記内部ノードに伝達される電圧レベルをそれぞれ有する相補信号を発生する第１の制御信号発生手段と、
前記相補信号を受け、前記テストモード指示信号の非活性化時前記第１の基準電圧源の電圧レベルの信号を前記制御信号として出力し、かつ前記テストモード指示信号の活性化時前記テストモード指示信号により実行されるテストモード動作時に前記内部ノードに伝達される電圧レベルの信号を発生して前記制御信号として前記絶縁ゲート型電界効果トランジスタのゲートへ印加する第２の制御信号発生手段とを備える、請求項７または１２の半導体装置。
前記第１の基準電圧源の電圧よりも絶対値の大きな内部電圧を発生する内部電圧発生手段と、
前記制御信号に応答して前記内部電圧発生手段の出力部を前記内部ノードに結合する接続手段とをさらに備える、請求項１または２または７に記載の半導体装置。
前記接続手段は、Ｎチャネル絶縁ゲート型電界効果トランジスタであり、前記第２の絶縁ゲート型電界効果トランジスタは、Ｐチャネルの導電型を有し、
前記制御手段は、
前記テストモード指示信号の活性化時前記第１の基準電圧源の電圧よりも絶対値の大きな第２の基準電圧源の電圧を出力し、前記テストモード指示信号の非活性化時前記内部電圧発生手段の出力部の電圧レベルの電圧を出力し、前記接続手段の絶縁ゲート型電界効果トランジスタおよび前記第２の絶縁ゲート型電界効果トランジスタのゲートへ与える、請求項１４記載の半導体装置。
前記第１の基準電圧源の電圧よりも絶対値の大きな内部電圧を発生する内部電圧発生手段をさらに含み、
前記接続手段はＮチャネルの絶縁ゲート型電界効果トランジスタを備え、前記第２の絶縁ゲート型電界効果トランジスタは、Ｎチャネル絶縁ゲート型電界効果トランジスタであり、
前記制御手段は、
前記テストモード指示信号に応答して、互いに相補な信号を生成して前記接続手段の絶縁ゲート型電界効果トランジスタのゲートおよび前記第２の絶縁ゲート型電界効果トランジスタのゲートへそれぞれ印加する手段を含み、
前記第２の絶縁ゲート型電界効果トランジスタは前記テストモード指示信号の非活性化時自身のゲート電位と前記第１の基準電圧源の差がしきい値電圧の絶対値よりも大きくなる第２の基準電圧をゲートに受けかつ前記テストモード指示信号の活性化時前記内部電圧発生手段の出力部の電圧をゲートに受け、
前記接続手段の絶縁ゲート型電界効果トランジスタは、前記テストモード指示信号の非活性化時前記内部電圧発生手段の出力部の電圧レベルの信号を前記制御手段からゲートに受けかつ前記テストモード指示信号の活性化時前記第２の基準電圧レベルの制御信号を前記制御手段からゲートに受ける、請求項２記載の半導体装置。
前記第１の基準電圧源は接地電圧を供給し、前記内部電圧発生手段は前記接地電圧よりも低い負電圧を発生する、請求項７記載の半導体装置。
前記第１の基準電圧源は電源電圧を供給し、前記内部電圧発生手段は、前記電源電圧よりも高い高電圧を発生する、請求項７記載の半導体装置。
前記第１および第２の絶縁ゲート型電界効果トランジスタはＰチャネル絶縁ゲート型電界効果トランジスタであり、前記第１の基準電圧源は電源電圧を供給する、請求項２記載の半導体装置。
前記クランプ手段は、
前記内部ノードと前記第１の基準電圧源との間に直列に接続される少なくとも１個の第１の第１導電型の絶縁ゲート型電界効果トランジスタと、少なくとも２個の第２の第１導電型の絶縁ゲート型電界効果トランジスタとを含み、
前記少なくとも１つの第１の絶縁ゲート型電界効果トランジスタのゲートは、前記第１の基準電圧源からの電圧を受け、
前記制御手段は、
第１のテストモード指定信号の活性化時前記少なくとも２つの第２の絶縁ゲート型電界効果トランジスタの一方のゲートへ第１の内部電圧を印加し、かつ前記第１のテストモード指定信号の非活性化時前記一方の絶縁ゲート型電界効果トランジスタのゲートへ、チャネルが形成される電圧を印加する第１の制御信号発生手段と、
第２のテストモード指定信号の活性化時第２の内部電圧を発生して前記少なくとも２つの第２の絶縁ゲート型電界効果トランジスタの他方の絶縁ゲート型電界効果トランジスタのゲートへ印加しかつ前記第２のテストモード指定信号の非活性化時前記他方の絶縁ゲート型電界効果トランジスタにチャネルが形成される電圧を発生して前記他方の絶縁ゲート型電界効果トランジスタのゲートへ印加する第２の制御信号発生手段とを備え、
前記テストモード指示信号の活性化時、前記第１および第２のテストモード指定信号の一方が活性化され、他方は非活性状態に維持される、請求項１記載の半導体装置。
前記第１のテストモード指定信号の活性化に応答して前記内部ノードと前記第１の内部電圧を発生する第１の内部電圧発生手段の出力部とを接続する第１の接続ゲートと、
前記第２のテストモード指定信号の活性化に応答して前記第２の内部電圧を発生する第２の内部電圧発生手段の出力部を前記内部ノードに結合する第２の接続ゲートとをさらに含む、請求項２０記載の半導体装置。
前記内部ノードと前記第１の基準電圧源とは異なる第２の基準電圧源との間に結合され、前記内部ノードの電圧を第２のクランプレベルにクランプする第２のクランプ手段、および
第２のテストモード指示信号の活性化に応答して前記第２のクランプ手段のクランプ機能を非活性状態とする制御信号を発生して前記第２のクランプ手段へ与える第２の制御手段をさらに備える、請求項１記載の半導体装置。
前記第２のクランプ手段は、前記第２の基準電圧源の電圧をゲートに受ける少なくとも１個の第１の絶縁ゲート型電界効果トランジスタと、前記制御信号に応答して選択的にチャネルが形成とされる少なくとも１個の第２の絶縁ゲート型電界効果トランジスタとを含み、
前記第１および第２の絶縁ゲート型電界効果トランジスタは前記第２の基準電圧源と前記内部ノードとの間に互いに直列に接続される、請求項２２記載の半導体装置。
前記第１のクランプ手段と並列に設けられ、前記内部ノードを前記第１のクランプ手段のクランプレベルよりも絶対値の大きな電圧レベルにクランプする保護手段をさらに備える、請求項１記載の半導体装置。
前記第１の基準電圧源の供給する電圧よりも絶対値の大きな内部電圧を発生する内部電圧発生手段と、
前記テストモード指示信号に応答して前記内部電圧発生手段の出力部を前記内部ノードに結合する接続制御手段と、
前記テストモード指示信号の活性化に応答して前記内部電圧発生手段を非活性状態としてその内部電圧発生動作を停止させる停止手段とをさらに備える、請求項１記載の半導体装置。
所定のレベルの内部電圧を発生する内部電圧発生手段、
テストモード指示信号の活性化に応答して前記内部電圧発生手段の内部電圧発生動作を停止させる手段、および
前記テストモード指示信号の活性化時、外部から与えられる電圧を、前記内部電圧発生手段の出力部へ印加する手段とを備える、半導体装置。
所定の電圧レベルの内部電圧を発生する内部電圧発生回路を有する半導体装置の試験方法であって、
テストモード指示信号を印加して前記内部電圧発生回路を非活性状態として内部電圧発生動作を停止させるステップ、および
前記内部電圧発生回路の出力部へ外部からの電圧を印加するステップを備える、半導体装置の試験方法。
前記外部からの電圧は、前記内部電圧発生回路が通常動作モード時に発生する電圧レベルよりも絶対値の小さな電圧レベルを持つ、請求項２７記載の半導体装置の試験方法。
前記外部からの電圧を印加するステップは、前記テストモード指示信号に応答して前記内部電圧発生回路の出力部を所定の外部ピン端子に結合するステップを含む、請求項２７記載の半導体装置の試験方法。