CN113746454B - 一种对电源电压和温度变化不敏感的环形振荡电路 - Google Patents

Abstract

本发明公开了一种对电源电压和温度变化不敏感的环形振荡电路，包括：CTAT基准电流源，用于根据控制信号生成第一偏置电流和具有负温度系数的第二偏置电流；环形振荡器，连接CTAT基准电流源，用于根据第二偏置电流补偿环形振荡器由于温度变化引起的正温度系数输出振荡电压；钳位保护电路，连接CTAT基准电流源，用于根据第一偏置电流生成用于保护CTAT基准电流源、时钟整形电路的钳位电压；时钟整形电路，连接环形振荡器和钳位保护电路，用于在钳位电压的保护下，对振荡电压进行整形输出时钟信号；CTAT基准电流源，还连接钳位保护电路，还用于在钳位电压的保护下，根据控制信号自适应更新第一偏置电流和第二偏置电流。本发明提高了集成电路系统的性能。

Description

一种对电源电压和温度变化不敏感的环形振荡电路

技术领域

本发明属于模拟集成电路设计技术领域，具体涉及一种对电源电压和温度变化不敏感的环形振荡电路。

背景技术

如今，可植入芯片与物联网传感器芯片一般通过环境能量收集器利用环境中的热能和机械能等能量来产生集成电路系统所需的电能，以克服需要常年更换电池的弊端。但是，能量收集器的使用也给集成电路系统内的振荡器等核心电路的设计带来了困难。

由于环境能量的有限性，能量收集器只能给集成电路系统提供微瓦量级的功耗预算，因此要求振荡器电路的功耗极低。同时，环境能量也是不稳定的，因此能量收集器所提供的电源电压具有很大范围的跨度，这要求振荡器电路对电源电压不敏感。为了满足精准定时或者同步，振荡器的振荡频率也需要对温度变化不敏感。可植入芯片与物联网传感器芯片的集成度越来越高，这要求振荡器电路的面积也要足够小。环形振荡器相对于LC振荡器具有面积小、功耗低、与数字电路兼容等优势，可用于给集成电路系统提供一个稳定、精确的时钟信号，起到定时、唤醒或者同步系统的作用。

但是，传统的环形振荡电路对电源电压与温度变化很敏感，导致其输出时钟信号的频率不稳定，进而影响集成电路系统的性能。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种对电源电压和温度变化不敏感的环形振荡电路。本发明要解决的技术问题通过以下技术方案实现：

本发明实施例提供了一种对电源电压和温度变化不敏感的环形振荡电路，包括CTAT基准电流源、环形振荡器、钳位保护电路和时钟整形电路，其中，

所述CTAT基准电流源，用于根据控制信号生成第一偏置电流和具有负温度系数的第二偏置电流；

所述环形振荡器，连接所述CTAT基准电流源，用于根据所述第二偏置电流补偿所述环形振荡器由于温度变化引起的正温度系数输出振荡电压；

所述钳位保护电路，连接所述CTAT基准电流源，用于根据所述第一偏置电流生成用于保护所述CTAT基准电流源、所述时钟整形电路的钳位电压；

所述时钟整形电路，连接所述环形振荡器和所述钳位保护电路，用于在所述钳位电压的保护下，对所述振荡电压进行整形输出时钟信号；

所述CTAT基准电流源，还连接所述钳位保护电路，还用于在所述钳位电压的保护下，根据所述控制信号自适应更新第一偏置电流和第二偏置电流。

在本发明的一个实施例中，所述CTAT基准电流源包括晶体管M_p1～晶体管M_p9、晶体管M_n1～晶体管M_n7、电阻R₁和电阻R₂，其中，

所述晶体管M_p1的源极、所述晶体管M_p2的源极、所述晶体管M_p3的源极、所述晶体管M_p5的源极、所述晶体管M_p6的源极与漏极、所述晶体管M_p8的源极与栅极、所述电阻R₂的一端均连接电源电压VDD，所述晶体管M_p1的栅极与所述晶体管M_p2的栅极、所述晶体管M_p3的栅极、所述晶体管M_p5的栅极、所述晶体管M_p2的漏极、所述晶体管M_n2的漏极连接，所述晶体管M_p1的漏极与所述晶体管M_p7的漏极、所述晶体管M_p9的漏极、所述晶体管M_n1的漏极、所述晶体管M_n1～所述晶体管M_n6的栅极连接，所述晶体管M_p3的漏极与所述钳位保护电路的输入端连接，所述晶体管M_p4的源极与所述晶体管M_p4的衬底、所述晶体管M_n1的源极连接，所述晶体管M_p4的栅极与漏极、所述晶体管M_n7的源极、所述电阻R₁的一端均连接地电位GND，所述晶体管M_p5的漏极与所述晶体管M_p6的栅极、所述晶体管M_p7的栅极、所述晶体管M_n7的漏极连接，所述晶体管M_p7的源极与所述电阻R₂的另一端连接，所述晶体管M_p8的漏极与所述晶体管M_p9的源极连接，所述晶体管M_p9的栅极与所述钳位保护电路的输出端连接，所述晶体管M_n2的源极与所述晶体管M_n3的源极、所述晶体管M_n4的源极、所述晶体管M_n5的源极、所述晶体管M_n6的源极、所述电阻R₁的另一端连接，所述晶体管M_n3的漏极、所述晶体管M_n4的漏极、所述晶体管M_n5的漏极、所述晶体管M_n6的漏极分别与所述环形振荡器的第一输入端、第二输入端、第三输入端、第四输入端连接，所述晶体管M_n7的栅极与控制信号输入端连接。

在本发明的一个实施例中，所述CTAT基准电流源中所述晶体管M_n1～所述晶体管M_n6处于亚阈值区，以及所述晶体管M_p4也处于亚阈值区。

在本发明的一个实施例中，所述环形振荡器包括第一差分延迟单元DLY1和第二差分延迟单元DLY2，其中，

所述第一差分延迟单元DLY1的正相输入端与所述第二差分延迟单元DLY2的反相输出端、所述环形振荡器的第四输入端、所述时钟整形电路的第一输入端连接，所述第一差分延迟单元DLY1的反相输入端与所述第二差分延迟单元DLY2的正相输出端、所述环形振荡器的第三输入端、所述时钟整形电路的第二输入端连接，所述第一差分延迟单元DLY1的正相输出端与所述环形振荡器的第一输入端、所述第二差分延迟单元DLY2的正相输入端连接，所述第一差分延迟单元DLY1的反相输出端与所述环形振荡器的第二输入端、所述第二差分延迟单元DLY2的反相输入端连接。

在本发明的一个实施例中，所述第一差分延迟单元DLY1包括晶体管M_p10～晶体管M_p17，其中，

所述晶体管M_p10的源极、所述晶体管M_p11的源极、所述晶体管M_p13的源极、所述晶体管M_p14的源极、所述晶体管M_p15的源极、所述晶体管M_p17的源极均连接电源电压VDD；所述晶体管M_p10的栅极与所述晶体管M_p14的漏极、所述晶体管M_p16的漏极、所述晶体管M_p17的漏极、所述晶体管M_p15的栅极、所述晶体管M_p16的栅极、所述第二差分延迟单元DLY2的正相输入端连接，所述晶体管M_p10的漏极与所述晶体管M_p12的漏极、所述晶体管M_p13的漏极、所述晶体管M_p11的栅极、所述晶体管M_p12的栅极、所述晶体管M_p14的栅极、所述第二差分延迟单元DLY2的反相输入端连接，所述晶体管M_p11的漏极与所述晶体管M_p12的源极连接，所述晶体管M_p13的栅极与所述第二差分延迟单元DLY2的反相输出端连接，所述晶体管M_p17的栅极与所述第二差分延迟单元DLY2的正相输出端连接，所述晶体管M_p15的漏极与所述晶体管M_p16的源极连接。

在本发明的一个实施例中，所述第二差分延迟单元DLY2包括晶体管M_p18～晶体管M_p27，其中，

所述晶体管M_p18的源极、所述晶体管M_p19的源极、所述晶体管M_p21的源极、所述晶体管M_p22的源极、所述晶体管M_p23的源极、所述晶体管M_p24的源极、所述晶体管M_p26的源极、所述晶体管M_p27的源极、所述晶体管M_p21的漏极、所述晶体管M_p26的漏极均连接电源电压VDD，所述晶体管M_p18的栅极与所述晶体管M_p24的栅极、所述晶体管M_p25的栅极、所述晶体管M_p23的漏极、所述晶体管M_p25的漏极、所述晶体管M_p27的漏极、所述第一差分延迟单元DLY1的反相输入端连接，所述晶体管M_p18的漏极与所述晶体管M_p19的栅极、所述晶体管M_p20的栅极、所述晶体管M_p23的栅极、所述晶体管M_p20的漏极、所述晶体管M_p22的漏极、所述第一差分延迟单元DLY1的正相输入端连接，所述晶体管M_p19的漏极与所述晶体管M_p20的源极连接，所述晶体管M_p21的栅极与所述晶体管M_p22的栅极、所述第一差分延迟单元DLY1的正相输出端连接，所述晶体管M_p24的漏极与所述晶体管M_p25的源极连接，所述晶体管M_p26的栅极与所述晶体管M_p27的栅极、所述第一差分延迟单元DLY1的反相输出端连接。

在本发明的一个实施例中，所述钳位保护电路包括晶体管M_n8、晶体管M_n9、晶体管M_p28、晶体管M_p29，其中，

所述晶体管M_p29的源极连接电源电压VDD，所述晶体管M_p29的栅极与所述晶体管M_p29的漏极、所述晶体管M_p28的源极连接，所述晶体管M_p28的栅极与所述晶体管M_p28的漏极、所述晶体管M_n9的漏极、所述钳位保护电路的输出端连接，所述晶体管M_n9的栅极与所述晶体管M_n8的栅极、所述晶体管M_n8的漏极、所述钳位保护电路的输入端连接，所述晶体管M_n9的源极、所述晶体管M_n8的源极均连接地电位GND。

在本发明的一个实施例中，所述时钟整形电路包括晶体管M_p30～晶体管M_p38、晶体管M_n10～晶体管M_n18、触发器SMT1、反相器INV1～反相器INV4和缓冲器BUF1，其中，

所述晶体管M_p32的源极、所述晶体管M_p34的源极、所述晶体管M_p36的源极、所述晶体管M_p37的源极、所述晶体管M_p38的源极均连接电源电压VDD，所述晶体管M_p37的栅极与所述第二差分延迟单元DLY2的反相输出端连接，所述晶体管M_p37的漏极与所述晶体管M_p30的源极连接，所述晶体管M_p38的栅极与所述第二差分延迟单元DLY2的正相输出端连接，所述晶体管M_p38的漏极与所述晶体管M_p31的源极连接，所述晶体管M_p30的栅极与所述晶体管M_p31的栅极、所述钳位保护电路的输出端连接，所述晶体管M_p30的漏极与所述晶体管M_p33的漏极、所述晶体管M_n17的漏极、所述晶体管M_n12的漏极、所述晶体管M_n18的栅极连接，所述晶体管M_p31的漏极与所述晶体管M_p35的漏极、所述晶体管M_n18的漏极、所述晶体管M_n14的漏极、所述晶体管M_n17的栅极、所述触发器SMT1的输入端连接，所述晶体管M_p32的栅极与所述晶体管M_p34的栅极、所述晶体管M_p36的栅极、所述晶体管M_p36的漏极、所述晶体管M_n16的漏极连接，所述晶体管M_p32的漏极与所述晶体管M_p33的源极连接，所述晶体管M_p33的栅极与所述晶体管M_n12的栅极、所述反相器INV3的输出端连接，所述晶体管M_p34的漏极与所述晶体管M_p35的源极连接，所述晶体管M_p35的栅极与所述晶体管M_n14的栅极、所述反相器INV4的输出端连接，所述晶体管M_n17的源极与所述晶体管M_n10的漏极连接，所述晶体管M_n18的源极与所述晶体管M_n11的漏极连接，所述晶体管M_n12的源极与所述晶体管M_n13的漏极连接，所述晶体管M_n14的源极与所述晶体管M_n15的漏极连接，所述晶体管M_n10的源极与所述晶体管M_n11的源极、所述晶体管M_n13的源极、所述晶体管M_n15的源极、所述晶体管M_n16的源极均连接地电位GND，所述晶体管M_n10的栅极与所述晶体管M_n11的栅极、所述晶体管M_n13的栅极、所述晶体管M_n15的栅极、所述晶体管M_n16的栅极均连接偏置电压V_bn，所述触发器SMT1的输出端与所述反相器INV1的输入端连接，所述反相器INV1的输出端与所述反相器INV2、所述反相器INV3的输入端连接，所述反相器INV2的输出端与所述反相器INV4、所述缓冲器BUF1的输入端连接，所述缓冲器BUF1的输出端为所述环形振荡电路的最终输出端。

在本发明的一个实施例中，所述触发器为施密特触发器。

本发明的有益效果：

本发明提出的对电源电压和温度变化不敏感的环形振荡电路，CTAT基准电流源与环形振荡器的自身电路架构均对电源电压不敏感，通过钳位保护电路使得CTAT基准电流源和时钟整形电路均耐高压，提高了电路的可靠性，并通过CTAT基准电流源的偏置电流的负温度系数与环形振荡器的正温度系数相抵消，使得环形振荡器对温度变化不敏感。可见，本发明环形振荡电路对电源电压和温度变化均不敏感，输出的时钟信号频率稳定，进而提高了集成电路系统的性能。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种对电源电压和温度变化不敏感的环形振荡电路的结构示意图；

图2是本发明实施例提供的环形振荡电路中CTAT基准电流源的具体电路实现示意图；

图3是本发明实施例提供的环形振荡电路中环形振荡器的结构示意图；

图4是本发明实施例提供的环形振荡器中第一差分延迟单元的具体电路实现示意图；

图5是本发明实施例提供的环形振荡器中第二差分延迟单元的具体电路实现示意图；

图6是本发明实施例提供的环形振荡器输出的振荡电压波形的示意图；

图7是本发明实施例提供的环形振荡电路中钳位保护电路的具体电路实现示意图；

图8是本发明实施例提供的环形振荡电路中时钟整形电路的具体电路实现示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

为了使环形振荡电路输出稳定的时钟信号，请参见图1，本发明实施例提出了一种对电源电压和温度变化不敏感的环形振荡电路，包括CTAT基准电流源、环形振荡器、钳位保护电路和时钟整形电路，其中，

CTAT基准电流源，用于根据控制信号生成第一偏置电流和具有负温度系数的第二偏置电流；

环形振荡器，连接CTAT基准电流源，用于根据第二偏置电流补偿环形振荡器由于温度变化引起的正温度系数输出振荡电压；

钳位保护电路，连接CTAT基准电流源，用于根据第一偏置电流生成用于保护CTAT基准电流源、时钟整形电路的钳位电压；

时钟整形电路，连接环形振荡器和钳位保护电路，用于在钳位电压的保护下，对振荡电压进行整形输出时钟信号；

CTAT基准电流源，还连接钳位保护电路，还用于在钳位电压的保护下，根据控制信号自适应更新第一偏置电流和第二偏置电流。

接下来对环形振荡电路的每一部分进行详细的介绍。

请参见图2，本发明实施例环形振荡电路中CTAT基准电流源包括晶体管M_p1～晶体管M_p9、晶体管M_n1～晶体管M_n7、电阻R₁和电阻R₂，其中，晶体管M_p1的源极、晶体管M_p2的源极、晶体管M_p3的源极、晶体管M_p5的源极、晶体管M_p6的源极与漏极、晶体管M_p8的源极与栅极、电阻R₂的一端均连接电源电压VDD，晶体管M_p1的栅极与晶体管M_p2的栅极、晶体管M_p3的栅极、晶体管M_p5的栅极、晶体管M_p2的漏极、晶体管M_n2的漏极连接，晶体管M_p1的漏极与晶体管M_p7的漏极、晶体管M_p9的漏极、晶体管M_n1的漏极、晶体管M_n1～晶体管M_n6的栅极连接，晶体管M_p3的漏极与钳位保护电路的输入端连接，晶体管M_p4的源极与晶体管M_p4的衬底、晶体管M_n1的源极连接，晶体管M_p4的栅极与漏极、晶体管M_n7的源极、电阻R₁的一端均连接地电位GND，晶体管M_p5的漏极与晶体管M_p6的栅极、晶体管M_p7的栅极、晶体管M_n7的漏极连接，晶体管M_p7的源极与电阻R₂的另一端连接，晶体管M_p8的漏极与晶体管M_p9的源极连接，晶体管M_p9的栅极与钳位保护电路的输出端连接，晶体管M_n2的源极与晶体管M_n3的源极、晶体管M_n4的源极、晶体管M_n5的源极、晶体管M_n6的源极、电阻R₁的另一端连接，晶体管M_n3的漏极、晶体管M_n4的漏极、晶体管M_n5的漏极、晶体管M_n6的漏极分别与环形振荡器的第一输入端、第二输入端、第三输入端、第四输入端连接，晶体管M_n7的栅极与控制信号输入端连接。

具体而言，为了使环形振荡器的整体功耗极低，本发明实施例要求CTAT基准电流源中的晶体管M_n1～晶体管M_n6处于亚阈值区，以及晶体管M_p4也处于亚阈值区，从而可以提供纳安量级的偏置电流。对于处于亚阈值区MOS管的源漏极电流表达式为：

其中，I为亚阈值区MOS管的源漏极电流，本发明实施例图2中的电流I_ref、电流I_{ref_mir}、电流I_P1、电流I_P2、电流I_N1、电流I_N2均为亚阈值区MOS管输出的电流，均可以通过公式(1)计算得到，公式(1)对PMOS型管和NMOS型管均适用；W/L为MOS管的宽长比；I₀为单位饱和电流；V_T＝kT/q称为电压当量，k≈1.38×10^-23J/K为玻尔兹曼常数，T为热力学温度，q≈1.6×10^-19C为元电荷，常温下V_T≈26mV；ξ是亚阈值斜率因子，ξ≈2，其值与工艺参数和管子尺寸有关；V_GS为亚阈值区MOS管的栅极电压与源极电压的差值；V_DS为亚阈值区MOS管的漏极电压与源极电压的差值。

由于本发明实施例设计亚阈值区MOS管可以为倒比管，即W/L小于1，则|V_DS|远大于V_T，因此，亚阈值区MOS管的源漏极电流表达式可化简为：

/>

在CTAT基准电流源中，晶体管M_p1与晶体管M_p2、晶体管M_p3、晶体管M_p5构成一组PMOS电流镜，晶体管M_n1与晶体管M_n2、晶体管M_n3、晶体管M_n4、晶体管M_n5、晶体管M_n6构成一组NMOS电流镜。其中，为了提高电流镜精度并减少噪声，本发明实施例选择晶体管长度和宽度对应相等的晶体管M_p1和晶体管M_p2，晶体管M_p3、晶体管M_p5与晶体管M_p1的长度和宽度对应成比例，晶体管M_n1与晶体管M_n2、晶体管M_n3、晶体管M_n4、晶体管M_n5、晶体管M_n6的长度和宽度对应相等，则电流镜像比例均为1，即I_ref＝I_{ref_mir}＝I_P2＝I_N2＝I_N1＝I_P1。其中，尺寸均表示MOS管的宽长比。

由于I_ref＝I_{ref_mir}，且晶体管M_n1与晶体管M_n2的长度和宽度对应相等，则有

又因为晶体管M_n1的栅极与晶体管M_n2的栅极相连，即/>

则要求V_TC＝V_{TC_MIR}，即/>

其中，晶体管M_p4处于亚阈值区，且其栅极与漏极相连，形成有源电阻，令其有源电阻的大小为/>

通过I对|V_DS|求偏导数，可得到有源电阻/>

的表达式为：

其中，V_TC满足下式：

为了表达V_TC的温度特性，则通过V_TC对T求偏导数可得：

假设芯片的工作温度为-50℃～150℃，即T∈(223K，423K)，V_TC在几百毫伏的量级，即

量级，而/>

因此，在芯片工作的正常温度下，/>

即V_TC具有负温度系数，其随着温度的升高而降低。

由于

则电流I_ref的表达式为：

由公式(6)可见，电流I_ref只与温度和电阻R₁有关，而与电源电压无关，且与温度成负相关，与电阻R₁成反比。同时，结合公式(3)(4)(5)(6)可知，晶体管M_p4的尺寸会影响V_TC的温度系数，进而影响电流I_ref的温度系数。为了达到良好的工艺匹配性以及温度补偿效果，本实施例要求CTAT基准电流源中晶体管M_p4的长和宽均与环形振荡器中晶体管的长和宽一致。

本发明实施例设计的CTAT基准电流源可以输出负温度系数的第二偏置电流并且对电源电压不敏感，可以通过增大电阻R₁的方式来减小偏置电流，通过增大晶体管M_p4的宽长比(W/L)来增大偏置电流的负温度系数的绝对值，而通过减小电阻R₁的方式来增大偏置电流，通过减小晶体管M_p4的宽长比(W/L)来减小偏置电流的负温度系数的绝对值。

进一步地，本发明实施例CTAT基准电流源中PMOS型晶体管M_p5、晶体管M_p6、晶体管M_p7与NMOS型晶体管M_n7、电阻R₂构成了启动电路，可以破坏CTAT基准电流源中的简并点。其中，晶体管M_n7为开关管，晶体管M_p6为MOS电容。当控制信号输入端EN输入一个脉冲信号时，启动电路开始工作：当该脉冲信号从低电平变成高电平时，晶体管M_n7导通，对晶体管M_p6放电，直至启动电压V_st降为地电位GND。此时，晶体管M_p7导通并输出启动电流I_st，成为电流I_ref的一部分，打破CTAT基准电流源的简并点，并产生偏置电流，这里偏置电流包括在晶体管M_p3处产生的第一偏置电流I_bias，第一偏置电流I_bias用于产生钳位电压，以及在晶体管M_n3、晶体管M_n4、晶体管M_n5、晶体管M_n6处分别产生的第二偏置电流，其中，第二偏置电流包括在晶体管M_n6处产生的电流I_P1、在晶体管M_n3处产生的电流I_P2、在晶体管M_n5处产生的电流I_N1、在晶体管M_n4处产生的电流I_N2，电流I_P1、电流I_P2、电流I_N1、电流I_N2用于为环形振荡器提供工作电流；当该脉冲信号从高电平变成低电平时，晶体管M_n7关断，晶体管M_p5产生的偏置电流开始对晶体管M_p6充电，直至启动电压V_st升高至电源电压VDD，此时，启动电路工作完成，CTAT基准电流源电路趋于稳定。

随着温度的不断升高，MOS管的泄漏电流会急剧升高。因此，为了补偿高温下环形振荡器中晶体管(PMOS)的泄露电流，本发明实施例设计了由PMOS型晶体管M_p8、晶体管M_p9组成的泄露电流补偿电路。由于晶体管M_p8的栅极与源极相连，始终处于关断状态，从而输出泄露补偿电流I_com。为了达到良好的工艺匹配与泄漏电流补偿作用，本发明实施例要求CTAT基准电流源中晶体管M_p8的长和宽均与环形振荡器中晶体管的长和宽一致；晶体管M_p9的栅极输入钳位电压V_clamp，用于防止晶体管M_p8被击穿，从而使得CTAT基准电流源可以工作在较大的电压下，对电源电压不敏感。

除了CTAT基准电流源中晶体管M_n1～晶体管M_n6、晶体管M_p4处于亚阈值区设计外，为了进一步减小功耗，本发明实施例还采用了电流复用技术，具体地：分别流过晶体管M_n3、晶体管M_n4、晶体管M_n5、晶体管M_n6的偏置电流I_P2、电流I_N2、电流I_N1、I_P1电流与流过晶体管M_n2的电流I_{ref_mir}一起流过电阻R₁，以产生电压V_{TC_MIR}，从而有效减小了I_{ref_mir}的大小，降低了电路功耗。

可见，本发明实施例中CTAT基准电流源可以产生负温度系数的偏置电流，且对电源电压不敏感；同时，CTAT基准电流源还可以补偿高温下的泄漏电流并具有较低的功耗。

进一步地，请参见图3，本发明实施例环形振荡器包括第一差分延迟单元DLY1和第二差分延迟单元DLY2，其中，第一差分延迟单元DLY1的正相输入端与第二差分延迟单元DLY2的反相输出端、环形振荡器的第四输入端、时钟整形电路的第一输入端连接，第一差分延迟单元DLY1的反相输入端与第二差分延迟单元DLY2的正相输出端、环形振荡器的第三输入端、时钟整形电路的第二输入端连接，第一差分延迟单元DLY1的正相输出端与环形振荡器的第一输入端、第二差分延迟单元DLY2的正相输入端连接，第一差分延迟单元DLY1的反相输出端与环形振荡器的第二输入端、第二差分延迟单元DLY2的反相输入端连接。本发明实施例环形振荡器采用两级差分延迟单元结构，每级提供90°的相位偏移。为了确保环形振荡器能够稳定振荡，第一差分延迟单元DLY1的输出端与第二差分延迟单元的输入端DLY2同相连接，第二差分延迟单元DLY2的输出端与第一差分延迟单元DLY1的输入端反向连接，使得两级差分延迟单元共产生180°的相位偏移，即振荡电压V_P1与振荡电压V_P2存在相位偏移，振荡电压V_N1与振荡电压V_N2存在180°相位偏移。

接下来，分别对环形振荡器中第一差分延迟单元DLY1和第二差分延迟单元DLY2进行详细介绍。

请参见图4，本发明实施例第一差分延迟单元DLY1包括晶体管M_p10～晶体管M_p17，其中，晶体管M_p10的源极、晶体管M_p11的源极、晶体管M_p13的源极、晶体管M_p14的源极、晶体管M_p15的源极、晶体管M_p17的源极均连接电源电压VDD；晶体管M_p10的栅极与晶体管M_p14的漏极、晶体管M_p16的漏极、晶体管M_p17的漏极、晶体管M_p15的栅极、晶体管M_p16的栅极、第二差分延迟单元DLY2的正相输入端连接，晶体管M_p10的漏极与晶体管M_p12的漏极、晶体管M_p13的漏极、晶体管M_p11的栅极、晶体管M_p12的栅极、晶体管M_p14的栅极、第二差分延迟单元DLY2的反相输入端连接，晶体管M_p11的漏极与晶体管M_p12的源极连接，晶体管M_p13的栅极与第二差分延迟单元DLY2的反相输出端连接，晶体管M_p17的栅极与第二差分延迟单元DLY2的正相输出端连接，晶体管M_p15的漏极与晶体管M_p16的源极连接。

具体而言，PMOS型晶体管M_p13、晶体管M_p17为第一差分延迟单元DLY1的输入对管，其宽长比对环形振荡器的输出频率具有决定性作用，宽长比越大，寄生电容的充电电流越大，则输出振荡频率越快；PMOS型晶体管M_p11、晶体管M_p12与晶体管M_p15、晶体管M_p16为有源负载对，其主要通过调节寄生电容的放电电流的大小来调节输出振荡频率，具体地：有源负载对的宽长比越大，有源电阻越小，流过有源负载的电流越大，寄生电容的放电电流越小，则输出振荡频率就越低；有源负载对的宽长比越小，有源电阻越大，流过有源负载的电流越小，寄生电容的放电电流越大，则输出振荡频率就越高；PMOS型晶体管M_p10、晶体管M_p14为交叉耦合管，面积越大，则其栅电容等寄生电容越大，进而输出振荡频率越低，晶体管M_p10、晶体管M_p14为第一差分延迟单元DLY1引入正反馈，使得两级差分延迟单元能够正常起振并减小输出波形的跃变时间。

请参见图5，本发明实施例第二差分延迟单元DLY2包括晶体管M_p18～晶体管M_p27，其中，晶体管M_p18的源极、晶体管M_p19的源极、晶体管M_p21的源极、晶体管M_p22的源极、晶体管M_p23的源极、晶体管M_p24的源极、晶体管M_p26的源极、晶体管M_p27的源极、晶体管M_p21的漏极、晶体管M_p26的漏极均连接电源电压VDD，晶体管M_p18的栅极与晶体管M_p24的栅极、晶体管M_p25的栅极、晶体管M_p23的漏极、晶体管M_p25的漏极、晶体管M_p27的漏极、第一差分延迟单元DLY1的反相输入端连接，晶体管M_p18的漏极与晶体管M_p19的栅极、晶体管M_p20的栅极、晶体管M_p23的栅极、晶体管M_p20的漏极、晶体管M_p22的漏极、第一差分延迟单元DLY1的正相输入端连接，晶体管M_p19的漏极与晶体管M_p20的源极连接，晶体管M_p21的栅极与晶体管M_p22的栅极、第一差分延迟单元DLY1的正相输出端连接，晶体管M_p24的漏极与晶体管M_p25的源极连接，晶体管M_p26的栅极与晶体管M_p27的栅极、第一差分延迟单元DLY1的反相输出端连接。

具体而言，本发明实施例第二差分延迟单元DLY2的结构以及工作原理与第一差分延迟单元DLY1几乎相同，M_p18～晶体管M_p20、晶体管M_p22～晶体管M_p25、晶体管M_p27也为PMOS型晶体管，唯一的区别是多了两个PMOS型晶体管M_p21、晶体管M_p26，晶体管M_p21、晶体管M_p26均为MOS电容，其晶体管的长和宽与时钟整形电路中输入对管的长和宽一致，用于等效输入对管的栅电容等寄生电容，使得两级差分延迟单元的负载电容尽可能一致。

为了保证良好的工艺匹配性，优选环形振荡器中所有PMOS型管的尺寸均一致，即第一差分延迟单元DLY1和第二差分延迟单元DLY2中所有PMOS型管的长和宽一致。

本发明实施例环形振荡器的输出振荡频率对电源电压VDD不敏感，具体分析如下：

请参见图6，以环形振荡器的振荡电压波形进行说明，本发明实施例由于PMOS型管仅工作在亚阈值区或者截止区，使得环形振荡器的偏置电流极低，振荡摆幅由PMOS型管的阈值电压V_thp决定，摆幅范围约为VDD-|V_thp|～VDD。记下降时间为T_DN，上升时间为T_UP。由于交叉耦合管的正反馈作用，振荡电压在半个振荡周期内始终保持在电源电压VDD，该段时间记为保持时间T_HD。如图6所示，假设环形振荡器电路在t₁时刻以后进入稳定振荡状态，且振荡电压从电源电压VDD开始下降。

环形振荡器振荡电压的下降时间主要与振荡摆幅、有源电阻、偏置电流以及负载电容有关，且对环形振荡器的输出频率起决定性作用。振荡摆幅越大，则意味着寄生电容所需放电的电压越高，从而下降时间越长；振荡摆幅越小，则意味着寄生电容所需放电的电压越低，从而下降时间越短。有源电阻和偏置电流主要通过影响寄生电容的放电电流大小来影响下降时间。有源电阻越大，流过有源电阻的电流越小，偏置电流越大，则寄生电容放电的电流越大，下降时间越短；有源电阻越小，流过有源电阻的电流越大，偏置电流越小，则寄生电容放电的电流越小，下降时间越长。此外，随着振荡电压的不断降低，有源电阻两边的电压会不断变大，流过有源电阻的电流也会不断变大，使得寄生电容的放电电流不断减小，因此放电时振荡电压斜率的绝对值是不断减小的。负载电容主要通过影响寄生电容的放电电荷多少来影响下降时间。假设振荡摆幅与寄生电容的放电电流恒定，负载电容越大，则寄生电容所需放电的电荷越多，下降时间就越长，同理，负载电容越小，则寄生电容所需放电的电荷越少，下降时间就越短。

环形振荡器振荡电压的上升时间主要与输入对管、振荡摆幅、有源电阻、偏置电流以及负载电容有关。其中，由于流过输入对管的电流一般会远大于偏置电流，因此输入对管的宽长比对上升时间起决定性作用，且上升时间占振荡周期的比例很小。输入对管通过影响寄生电容充电电流的大小来影响上升时间。输入对管的宽长比越大，则寄生电容充电电流越大，上升时间就越短；输入对管的宽长比越小，则寄生电容充电电流越小，上升时间就越长。振荡摆幅、有源电阻、偏置电流以及负载电容对上升时间的影响机理与对下降时间的影响机理类似。振荡摆幅越大，有源电阻越大，偏置电流越大，负载电容越大，则上升时间就越长；振荡摆幅越小，有源电阻越小，偏置电流越小，负载电容越小，则上升时间就越短。

上升时间与下降时间可以简单表述为：

其中，C_pa为寄生电容，U_sw为振荡摆幅，

为充电或放电的平均电流。本发明实施例环形振荡器的振荡频率可表示为：/>

由公式(8)可以看出，环形振荡器的振荡频率主要由下降时间T_DN决定。此外，公式(8)中所有变量均与电源电压VDD无关，说明该环形振荡器的输出振荡频率对电源电压VDD不敏感。

本发明实施例环形振荡器的输出振荡频率具有正温度系数，具体分析如下：

对于任意PMOS型管的阈值电压主要由半导体内的少子浓度、栅氧化层电荷及其厚度等因素决定。对于任意PMOS型管的阈值电压V_thp可表达为：

其中，V_ms为栅与衬底间的接触电势差；V_fn为n型衬底的静电势；Q_bo为单位面积的栅电荷量；Q_ss为表面态界面的参考电荷量，是一个常量；C_ox为单位面积的栅氧化层电容；ε_si为硅的介电常数；n_i为硅的本征载流子浓度；N_D为n型衬底的掺杂浓度；V_G为栅电势；N_poly为栅掺杂浓度；k为玻尔兹曼常数；T为热力学温度；q为元电荷量。

为了表达V_thp的温度特性，则通过V_thp对T求偏导数可得：

通常，栅掺杂浓度N_poly远大于n型衬底的掺杂浓度N_D，故

由于V_thp＜0且

则|V_thp|随着温度上升不断减小，即振荡摆幅随着温度升高而减小。

对于任意有源电阻可表达为：

/>

为了表达R_on的温度特性，则通过R _on对T求偏导数可得：

在公式(12)中，ξ≈2，

T∈(223K，423K)，V_DS为1×10^-1V量级，可得/>

即有源电阻随着温度增加而减小。同时，一般负载电容对温度变化相对不敏感，可以忽略。

根据上述分析，假设偏置电流不变，当温度升高时，振荡摆幅减小，振荡频率增加，有源电阻减小，振荡频率减小，负载电容几乎不影响振荡频率，而当温度降低时，振荡摆幅增大，振荡频率减小，有源电阻增大，振荡频率增加，负载电容几乎不影响振荡频率。这是一对矛盾的变化。事实上，即使有源电阻会随着温度增加而减小，但其有源电阻仍然过大，流过有源电阻的电流很小，使得有源电阻的影响不如振荡摆幅显著，即当温度升高时，环形振荡器的输出频率会升高，当温度降低时，环形振荡器的输出频率会降低，具有正温度系数。

由公式(12)可知，为了补偿环形振荡器输出频率的正温度系数，可以通过加一负温度系数的放电电流来实现，使得振荡频率对温度变化不敏感。而本发明实施例设计的CTAT基准电流源提供的第二偏置电流恰好具有负温度系数，通过调节晶体管M_p4的尺寸即可对环形振荡器的振荡频率实现良好的温度补偿效果。

进一步地，请参见图7，本发明实施例钳位保护电路包括晶体管M_n8、晶体管M_n9、晶体管M_p28、晶体管M_p29，其中，晶体管M_p29的源极连接电源电压VDD，晶体管M_p29的栅极与晶体管M_p29的漏极、晶体管M_p28的源极连接，晶体管M_p28的栅极与晶体管M_p28的漏极、晶体管M_n9的漏极、钳位保护电路的输出端连接，晶体管M_n9的栅极与晶体管M_n8的栅极、晶体管M_n8的漏极、钳位保护电路的输入端连接，晶体管M_n9的源极、晶体管M_n8的源极均连接地电位GND。

具体而言，本发明实施例通过NMOS型晶体管M_n8、晶体管M_n9，以及PMOS型晶体管M_p28、晶体管M_p29构成了钳位保护电路，根据CTAT基准电流源输出的第一偏置电流I_bias产生一个跟随电源电压变化的钳位电压V_clamp，用于防止CTAT基准电流源、时钟整形电路中核心管子的源漏两端电压因为过大而击穿，使得CTAT基准电流源、时钟整形电路可以工作在更大的电压下，不受电源电压VDD的影响。其中，晶体管M_p29的长和宽均与晶体管M_p8、晶体管M_p4，以及与环形振荡器中所有的PMOS型管的长和宽一致；晶体管M_p28的长和宽均与晶体管M_p9的长和宽一致。

进一步地，请参见图8，本发明实施例时钟整形电路包括晶体管M_p30～晶体管M_p38、晶体管M_n10～晶体管M_n18、触发器SMT1、反相器INV1～反相器INV4和缓冲器BUF1，其中，晶体管M_p32的源极、晶体管M_p34的源极、晶体管M_p36的源极、晶体管M_p37的源极、晶体管M_p38的源极均连接电源电压VDD，晶体管M_p37的栅极与第二差分延迟单元DLY2的反相输出端连接，晶体管M_p37的漏极与晶体管M_p30的源极连接，晶体管M_p38的栅极与第二差分延迟单元DLY2的正相输出端连接，晶体管M_p38的漏极与晶体管M_p31的源极连接，晶体管M_p30的栅极与晶体管M_p31的栅极、钳位保护电路的输出端连接，晶体管M_p30的漏极与晶体管M_p33的漏极、晶体管M_n17的漏极、晶体管M_n12的漏极、晶体管M_n18的栅极连接，晶体管M_p31的漏极与晶体管M_p35的漏极、晶体管M_n18的漏极、晶体管M_n14的漏极、晶体管M_n17的栅极、触发器SMT1的输入端连接，晶体管M_p32的栅极与晶体管M_p34的栅极、晶体管M_p36的栅极、晶体管M_p36的漏极、晶体管M_n16的漏极连接，晶体管M_p32的漏极与晶体管M_p33的源极连接，晶体管M_p33的栅极与晶体管M_n12的栅极、反相器INV3的输出端连接，晶体管M_p34的漏极与晶体管M_p35的源极连接，晶体管M_p35的栅极与晶体管M_n14的栅极、反相器INV4的输出端连接，晶体管M_n17的源极与晶体管M_n10的漏极连接，晶体管M_n18的源极与晶体管M_n11的漏极连接，晶体管M_n12的源极与晶体管M_n13的漏极连接，晶体管M_n14的源极与晶体管M_n15的漏极连接，晶体管M_n10的源极与晶体管M_n11的源极、晶体管M_n13的源极、晶体管M_n15的源极、晶体管M_n16的源极均连接地电位GND，晶体管M_n10的栅极与晶体管M_n11的栅极、晶体管M_n13的栅极、晶体管M_n15的栅极、晶体管M_n16的栅极均连接偏置电压V_bn，触发器SMT1的输出端与反相器INV1的输入端连接，反相器INV1的输出端与反相器INV2、反相器INV3的输入端连接，反相器INV2的输出端与反相器INV4、缓冲器BUF1的输入端连接，缓冲器BUF1的输出端为环形振荡电路的最终输出端。其中，本发明实施例偏置电压V_bn可以为钳位保护电路中晶体管M_n8的栅极处的电压，此时晶体管M_n16的栅极与晶体管M_n8的栅极、晶体管M_n9的栅极、钳位保护电路的输入端的连接。

优选地，触发器为施密特触发器。

具体而言，本发明实施例由PMOS型晶体管M_p37、晶体管M_p38、晶体管M_p30、晶体管M_p31、晶体管M_p32、晶体管M_p33、晶体管M_p34、晶体管M_p35、晶体管M_p36，以及NMOS型晶体管M_n8、晶体管M_n9、晶体管M_n10、晶体管M_n11、晶体管M_n12、晶体管M_n13、晶体管M_n14、晶体管M_n15、晶体管M_n16、晶体管M_n17构成了比较器电路，比较器电路可以对环形振荡器输出的振荡电压V_P1和V_N1的波形进行初步整形，将其近似整形成高电平为电源电压的方波时钟信号。晶体管M_p37、晶体管M_p38为比较器电路的输入对管，即时钟整形电路的输入对管，其栅极分别输入振荡电压V_P1、V_N1，且晶体管M_p37、晶体管M_p38的长和宽与环形振荡器中的PMOS晶体管的长和宽一致。晶体管M_p30、晶体管M_p31的栅极输入钳位电压V_clamp，用于保护晶体管M_p37、晶体管M_p38的源漏极不被击穿，晶体管M_p30、晶体管M_p31的长和宽与晶体管M_p28的长和宽一致。晶体管M_n17、晶体管M_n18为交叉耦合管，构成正反馈回路，提高了比较器电路的工作速度，其漏极分别输出正相比较电压V_OUTP和反相比较电压V_OUTN。NMOS型晶体管M_n10、晶体管M_n11、晶体管M_n13、晶体管M_n15、晶体管M_n16为偏置管，PMOS型晶体管M_p28、晶体管M_p29、晶体管M_p32、晶体管M_p34、晶体管M_p36为偏置管，为比较器电路提供偏置电流。PMOS型开关管晶体管M_p33和NMOS型开关管晶体管M_n12的栅极连接反相时钟整形信号CLKNB，PMOS型开关管晶体管M_p35、和NMOS型开关管晶体管M_n14的栅极连接正相时钟整形信号CLKPB，用于增加交叉耦合管栅极的充电(放电)电流，从而提高比较器的时钟整形速度与效果。优选触发器SMT1为施密特触发器，可以对正相比较电压V_OUTP的波形进一步整形，并调节方波时钟信号的占空比。反相器INV1、反相器INV2、反相器INV3、反相器INV4用于产生正相时钟整形信号和反相时钟整形信号。缓冲器BUF1可以提高时钟整形信号的驱动能力。最终时钟整形电路输出时钟信号CLK。

综上所述，本发明实施例提出的对电源电压和温度变化不敏感的环形振荡电路，CTAT基准电流源与环形振荡器的自身电路架构均对电源电压不敏感，通过钳位保护电路使得CTAT基准电流源和时钟整形电路均耐高压，提高了电路的可靠性，并通过CTAT基准电流源的偏置电流的负温度系数与环形振荡器的正温度系数相抵消，使得环形振荡器对温度变化不敏感。可见，本发明实施例环形振荡电路对电源电压和温度变化均不敏感，输出的时钟信号频率稳定，进而提高了集成电路系统的性能。

另外，本发明实施例环形振荡电路绝大多数晶体管工作在亚阈值区，振荡频率与电源电压无关，并通过电流复用技术，有效减小了电路功耗；环形振荡电路中避免使用金属电容器，减小了对工艺角变化的敏感度与电路面积。本发明实施例设计了一种小面积、低功耗且对电源电压和温度变化不敏感的环形振荡电路，对于可植入芯片与物联网传感器芯片的发展具有重要意义。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种对电源电压和温度变化不敏感的环形振荡电路，其特征在于，包括CTAT基准电流源、环形振荡器、钳位保护电路和时钟整形电路，其中，

所述CTAT基准电流源，用于根据控制信号生成第一偏置电流和具有负温度系数的第二偏置电流；

所述环形振荡器，连接所述CTAT基准电流源，用于根据所述第二偏置电流补偿所述环形振荡器由于温度变化引起的正温度系数输出振荡电压；

所述钳位保护电路，连接所述CTAT基准电流源，用于根据所述第一偏置电流生成用于保护所述CTAT基准电流源、所述时钟整形电路的钳位电压；

所述时钟整形电路，连接所述环形振荡器和所述钳位保护电路，用于在所述钳位电压的保护下，对所述振荡电压进行整形输出时钟信号；

所述CTAT基准电流源，还连接所述钳位保护电路，还用于在所述钳位电压的保护下，根据所述控制信号自适应更新第一偏置电流和第二偏置电流。

2.根据权利要求1所述的对电源电压和温度变化不敏感的环形振荡电路，其特征在于，所述CTAT基准电流源包括晶体管M_p1～晶体管M_p9、晶体管M_n1～晶体管M_n7、电阻R₁和电阻R₂，其中，

所述晶体管M_p1的源极、所述晶体管M_p2的源极、所述晶体管M_p3的源极、所述晶体管M_p5的源极、所述晶体管M_p6的源极与漏极、所述晶体管M_p8的源极与栅极、所述电阻R₂的一端均连接电源电压VDD，所述晶体管M_p1的栅极与所述晶体管M_p2的栅极、所述晶体管M_p3的栅极、所述晶体管M_p5的栅极、所述晶体管M_p2的漏极、所述晶体管M_n2的漏极连接，所述晶体管M_p1的漏极与所述晶体管M_p7的漏极、所述晶体管M_p9的漏极、所述晶体管M_n1的漏极、所述晶体管M_n1～所述晶体管M_n6的栅极连接，所述晶体管M_p3的漏极与所述钳位保护电路的输入端连接，所述晶体管M_p4的源极与所述晶体管M_p4的衬底、所述晶体管M_n1的源极连接，所述晶体管M_p4的栅极与漏极、所述晶体管M_n7的源极、所述电阻R₁的一端均连接地电位GND，所述晶体管M_p5的漏极与所述晶体管M_p6的栅极、所述晶体管M_p7的栅极、所述晶体管M_n7的漏极连接，所述晶体管M_p7的源极与所述电阻R₂的另一端连接，所述晶体管M_p8的漏极与所述晶体管M_p9的源极连接，所述晶体管M_p9的栅极与所述钳位保护电路的输出端连接，所述晶体管M_n2的源极与所述晶体管M_n3的源极、所述晶体管M_n4的源极、所述晶体管M_n5的源极、所述晶体管M_n6的源极、所述电阻R₁的另一端连接，所述晶体管M_n3的漏极、所述晶体管M_n4的漏极、所述晶体管M_n5的漏极、所述晶体管M_n6的漏极分别与所述环形振荡器的第一输入端、第二输入端、第三输入端、第四输入端连接，所述晶体管M_n7的栅极与控制信号输入端连接。

3.根据权利要求2所述的对电源电压和温度变化不敏感的环形振荡电路，其特征在于，所述CTAT基准电流源中所述晶体管M_n1～所述晶体管M_n6处于亚阈值区，以及所述晶体管M_p4也处于亚阈值区。

4.根据权利要求2所述的对电源电压和温度变化不敏感的环形振荡电路，其特征在于，所述环形振荡器包括第一差分延迟单元DLY1和第二差分延迟单元DLY2，其中，

所述第一差分延迟单元DLY1的正相输入端与所述第二差分延迟单元DLY2的反相输出端、所述环形振荡器的第四输入端、所述时钟整形电路的第一输入端连接，所述第一差分延迟单元DLY1的反相输入端与所述第二差分延迟单元DLY2的正相输出端、所述环形振荡器的第三输入端、所述时钟整形电路的第二输入端连接，所述第一差分延迟单元DLY1的正相输出端与所述环形振荡器的第一输入端、所述第二差分延迟单元DLY2的正相输入端连接，所述第一差分延迟单元DLY1的反相输出端与所述环形振荡器的第二输入端、所述第二差分延迟单元DLY2的反相输入端连接。

5.根据权利要求4所述的对电源电压和温度变化不敏感的环形振荡电路，其特征在于，所述第一差分延迟单元DLY1包括晶体管M_p10～晶体管M_p17，其中，

所述晶体管M_p10的源极、所述晶体管M_p11的源极、所述晶体管M_p13的源极、所述晶体管M_p14的源极、所述晶体管M_p15的源极、所述晶体管M_p17的源极均连接电源电压VDD；所述晶体管M_p10的栅极与所述晶体管M_p14的漏极、所述晶体管M_p16的漏极、所述晶体管M_p17的漏极、所述晶体管M_p15的栅极、所述晶体管M_p16的栅极、所述第二差分延迟单元DLY2的正相输入端连接，所述晶体管M_p10的漏极与所述晶体管M_p12的漏极、所述晶体管M_p13的漏极、所述晶体管M_p11的栅极、所述晶体管M_p12的栅极、所述晶体管M_p14的栅极、所述第二差分延迟单元DLY2的反相输入端连接，所述晶体管M_p11的漏极与所述晶体管M_p12的源极连接，所述晶体管M_p13的栅极与所述第二差分延迟单元DLY2的反相输出端连接，所述晶体管M_p17的栅极与所述第二差分延迟单元DLY2的正相输出端连接，所述晶体管M_p15的漏极与所述晶体管M_p16的源极连接。

6.根据权利要求4所述的对电源电压和温度变化不敏感的环形振荡电路，其特征在于，所述第二差分延迟单元DLY2包括晶体管M_p18～晶体管M_p27，其中，

所述晶体管M_p18的源极、所述晶体管M_p19的源极、所述晶体管M_p21的源极、所述晶体管M_p22的源极、所述晶体管M_p23的源极、所述晶体管M_p24的源极、所述晶体管M_p26的源极、所述晶体管M_p27的源极、所述晶体管M_p21的漏极、所述晶体管M_p26的漏极均连接电源电压VDD，所述晶体管M_p18的栅极与所述晶体管M_p24的栅极、所述晶体管M_p25的栅极、所述晶体管M_p23的漏极、所述晶体管M_p25的漏极、所述晶体管M_p27的漏极、所述第一差分延迟单元DLY1的反相输入端连接，所述晶体管M_p18的漏极与所述晶体管M_p19的栅极、所述晶体管M_p20的栅极、所述晶体管M_p23的栅极、所述晶体管M_p20的漏极、所述晶体管M_p22的漏极、所述第一差分延迟单元DLY1的正相输入端连接，所述晶体管M_p19的漏极与所述晶体管M_p20的源极连接，所述晶体管M_p21的栅极与所述晶体管M_p22的栅极、所述第一差分延迟单元DLY1的正相输出端连接，所述晶体管M_p24的漏极与所述晶体管M_p25的源极连接，所述晶体管M_p26的栅极与所述晶体管M_p27的栅极、所述第一差分延迟单元DLY1的反相输出端连接。

7.根据权利要求1所述的对电源电压和温度变化不敏感的环形振荡电路，其特征在于，所述钳位保护电路包括晶体管M_n8、晶体管M_n9、晶体管M_p28、晶体管M_p29，其中，

所述晶体管M_p29的源极连接电源电压VDD，所述晶体管M_p29的栅极与所述晶体管M_p29的漏极、所述晶体管M_p28的源极连接，所述晶体管M_p28的栅极与所述晶体管M_p28的漏极、所述晶体管M_n9的漏极、所述钳位保护电路的输出端连接，所述晶体管M_n9的栅极与所述晶体管M_n8的栅极、所述晶体管M_n8的漏极、所述钳位保护电路的输入端连接，所述晶体管M_n9的源极、所述晶体管M_n8的源极均连接地电位GND。

8.根据权利要求4所述的对电源电压和温度变化不敏感的环形振荡电路，其特征在于，所述时钟整形电路包括晶体管M_p30～晶体管M_p38、晶体管M_n10～晶体管M_n18、触发器SMT1、反相器INV1～反相器INV4和缓冲器BUF1，其中，

所述晶体管M_p32的源极、所述晶体管M_p34的源极、所述晶体管M_p36的源极、所述晶体管M_p37的源极、所述晶体管M_p38的源极均连接电源电压VDD，所述晶体管M_p37的栅极与所述第二差分延迟单元DLY2的反相输出端连接，所述晶体管M_p37的漏极与所述晶体管M_p30的源极连接，所述晶体管M_p38的栅极与所述第二差分延迟单元DLY2的正相输出端连接，所述晶体管M_p38的漏极与所述晶体管M_p31的源极连接，所述晶体管M_p30的栅极与所述晶体管M_p31的栅极、所述钳位保护电路的输出端连接，所述晶体管M_p30的漏极与所述晶体管M_p33的漏极、所述晶体管M_n17的漏极、所述晶体管M_n12的漏极、所述晶体管M_n18的栅极连接，所述晶体管M_p31的漏极与所述晶体管M_p35的漏极、所述晶体管M_n18的漏极、所述晶体管M_n14的漏极、所述晶体管M_n17的栅极、所述触发器SMT1的输入端连接，所述晶体管M_p32的栅极与所述晶体管M_p34的栅极、所述晶体管M_p36的栅极、所述晶体管M_p36的漏极、所述晶体管M_n16的漏极连接，所述晶体管M_p32的漏极与所述晶体管M_p33的源极连接，所述晶体管M_p33的栅极与所述晶体管M_n12的栅极、所述反相器INV3的输出端连接，所述晶体管M_p34的漏极与所述晶体管M_p35的源极连接，所述晶体管M_p35的栅极与所述晶体管M_n14的栅极、所述反相器INV4的输出端连接，所述晶体管M_n17的源极与所述晶体管M_n10的漏极连接，所述晶体管M_n18的源极与所述晶体管M_n11的漏极连接，所述晶体管M_n12的源极与所述晶体管M_n13的漏极连接，所述晶体管M_n14的源极与所述晶体管M_n15的漏极连接，所述晶体管M_n10的源极与所述晶体管M_n11的源极、所述晶体管M_n13的源极、所述晶体管M_n15的源极、所述晶体管M_n16的源极均连接地电位GND，所述晶体管M_n10的栅极与所述晶体管M_n11的栅极、所述晶体管M_n13的栅极、所述晶体管M_n15的栅极、所述晶体管M_n16的栅极均连接偏置电压V_bn，所述触发器SMT1的输出端与所述反相器INV1的输入端连接，所述反相器INV1的输出端与所述反相器INV2、所述反相器INV3的输入端连接，所述反相器INV2的输出端与所述反相器INV4、所述缓冲器BUF1的输入端连接，所述缓冲器BUF1的输出端为所述环形振荡电路的最终输出端。

9.根据权利要求8所述的对电源电压和温度变化不敏感的环形振荡电路，其特征在于，所述触发器为施密特触发器。

Images