KR0170518B1 - 승압 전원을 사용하는 디램 장치의 전원 공급 회로 - Google Patents

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Abstract

본 발명은 칩 사이즈의 증가에 따른 부담없이 DRAM의 Vpp 발생 회로의 전원 공급 능력을 증대시키기 위한 것으로, 외부 전원(21)과 IVcc 발생 회로(22) 및 Vpp 발생 회로(23) 사이에 전압 선택 회로(24)를 포함하며, 이 전압 선택 회로(24)는 외부 전원(21)과 Vpp 발생 회로(23)로 사이에 연결되는 도전 경로를 갖는 제1PMOS 트랜지스터(25)와, IVcc 발생 회로(22)와 Vpp 발생 회로(23)로 사이에 연결되는 도전 경로를 갖는 제2PMOS 트랜지스터(26) 및, PRCRE 신호를 반전시키는 인버터(27)로 구성된다.

Description

승압 전원을 사용하는 디램 장치의 전원 공급 회로(a Power supply circuit of a DRAM device using on-chip boosted power)
제1도는 정상적인 읽기/쓰기 동작에서와 재생 사이클 축소 모드에서의 메모리 셀 어레이 블럭들의 워드 라인들의 활성 상태를 나타낸 개략도.
제2도는 재생 사이클 축소 모드로의 전환을 위한 타이밍의 일 예를 나타낸 타이밍도.
제3도는 DRAM 셀 어레이 구조의 개략도.
제4도는 종래의 내부 전원 전압 발생 회로의 일 예를 나타낸 회로도.
제5도는 종래의 승압 전압 발생 회로의 일 예를 나타낸 회로도.
제6도는 본 발명의 실시예 1에 따른 DRAM장치의 전원 공급 회로를 나타낸 회로도.
제7도는 본 발명의 실시예 2에 따른 DRAM 장치의 승압 전압 발생 회로를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명
21 : 외부 전원 22 : 내부 전원 전압 발생 회로
23 : 승압 전압 발생 회로 24 : 전압 선택 회로
31,32 : 레벨 시프터 회로 41,42 : 전달 게이트 회로
본 발명은 칩 내에서 승압된 전원(on-chip boosted power supply)을 사용하는 반도체 DRAM 장치의 전원 공급 회로에 관한 것으로, 더 구체적으로는 재생 사이클 축소 모드(refresh cycle reduction mode)에서 승압 전압 발생 회로(boosted power supply circuit)의 전원 공급 능력을 증대시키는 DRAM의 전원 공급 회로에 관한 것이다.
반도체 메모리 장치들 특히, DRAM의 경우, 칩이 고집적화됨에 따라,게이트 산화막의 두께가 점차로 얇아지고 그리고 동시에 동작하는 메모리 셀들의 개수가 증가하게 되었다. 게이트 산화막의 박막화는 장치의 신뢰성 문제를 야기시키고 있다. 한편, 메모리 셀 개수의 증가에 따른 동작 전류의 증가로 인한 소모 전류의 증대 문제를 해결하기 위해서, 칩 외부에서 공급되는 전원 전압(External Vcc;이하,'EVcc'라 함) 보다 낮은 내부 전원 전압(Internal Vcc;이하,'IVcc'라 함)을 공급하는 IVcc 발생 회로를 칩 내부에 장착하는 기술들이 제시되어 있다는 것은 이미 잘 알려진 바이다. 이런 기술에 있어서, 예컨대, 256Mb DRAM의 경우, EVcc는 약 3.3V 정도이고, IVcc는 약 2.2~2.5V, Vpp는 약 3,7~4.0V 정도이다.
DRAM 칩이 고밀화됨에 따라, 칩의 양품 여부를 가리는 검사 시간(test time)이 길어지게 되는데, 이와 같은 검사 시간의 증가는 제품의 생산성을 떨어뜨리는 장애 요인으로서 작용하고 있다 칩의 신뢰성 검사 방법 중의 하나인 '번-인(burn-in)'은 워드 라인(word line)을 오랜 시간동안 인에이블(enable)시킴으로써 칩에 스트레스(stress)를 가하여 칩의 신뢰성을 검사하는 방법으로, 이 방법에서는 동시에 선택되는 워드 라인들의 개수가 검사 시간에 직접적인 영향을 미치게 된다. 따라서, 정상적인 읽기(read)/쓰기(write)동작에서 보다 '번-인'시에는 더 많은 워드 라인들을 '인에이블' 시키는데, 이로써 검사 시간을 줄일 수 있게 된다. 이와 같이 정상적인 읽기/쓰기 동작에서 보다 더 많은 워드 라인들이 '인에이블'되는 상태는 통상 '재생 사이클 축소 모드'라 불리운다. 예컨대, 정상적인 읽기/쓰기 동작에서 16k의 재생 주기(refresh period)로 재생 동작이 이루어지는 칩의 경우, 재생 사이클 축소 모드에서는 8k 또는 그 이하의 재생 주기로 재생 동작이 이루어진다.
제1도는 정상적인 읽기/쓰기 동작에서와 재생 사이클 축소 모드에서의 메모리 셀 어레이 블럭들의 워드 라인들의 활성 상태(activation)를 개략적으로 나타내고 있다. 제1도를 참조하여, 정상적인 읽기/쓰기 동작에서는 워드 라인 WL0, WL1이 '인에이블'되고, 재생 사이클 축소 모드에서는 WL0, WL1와 함께 워드 라인 WL2, WL3도 동시에 '인에이블'된다. 이와같은 재생 사이클 축소 모드로 들어가기 위한 방법의 한 예가 제2도에 도시되어 있는 WCBR 사이클이다. 제2도에 도시된 바와 같이, 재생 사이클 축소 모드에서는 재생 사이클 축소 인에이블 신호()가 액티브 로우(active low)된다. 제3도는 메모리 셀과 감지 증폭기(sense amplifier)(S/A) 및 데이타 입출력 라인(IO,)의 연결 상태를 개략적으로 보여주고 있다.
재생 사이클 축소 모드에서와 같이, 동시에 선택되는 워드 라인들의 개수가 증가하게 되면, 워드 라인 레벨을 높여 주는 데는 그 만큼 더 많은 전하(charge)가 필요로 하게 된다. 따라서, 승압 전압(이하,'Vpp'로 기재함)을 공급하는 승압 전압 발생 회로(Vpp generator)의 전원 공급 능력은 그만큼 더 증대되어야 한다. 일반적으로, Vpp 발생 회로의 전원 공급 능력은 1 사이클에서 소모되는 Vpp 전하량에 따라서 결정되는데, 재생 사이클 축소 모드의 경우에서는 통상의 읽기/쓰기 동작에서 보다 '인에이블'되는 워드 라인들이 더 많이 존재하므로 Vpp발생 회로의 전원 공급 능력이 읽기/쓰기 동작에서 보다 더욱 증대되어야 한다.
다음에는 종래의 DRAM 장치의 전원 공급 회로에 대해 살펴 보도록하겠다. 제4도에는 종래의 IVcc 발생 회로의 일 예가 도시되어 있다.
칩의 인액티브(inactive) 상태에서는, 제4도를 참조하여, 내부 전압 발생 인에이블 신호(PIVCE)가 '로우 레벨(L)'을 유지하게 되는데, 이때에는 PMOS 트랜지스터들 MP1, MP2에 의해 NMOS 트랜지스터 MN2, MN3의 드레인 노드가 '프리챠지(precharge)'된다. 이런 상태에서, 칩이 액티브 상태로 되면, PIVCE가 '하이 레벨(H)'로 되는데, 이때, NMOS 트랜지스터 MN1이 도통됨으로써 IVcc 발생 회로 역시 인에디블 상태로 된다. 이와 같이 IVcc 발생 회로가 '인에이블'된 상태에서, 먼저, IVcc를 공급하기 위한 노드 IVC의 전압 레벨이 기준 전압(VREF)의 레벨보다 낮아 지면, 차동 쌍(differential pair)의 NMOS 트랜지스터 MN2의 저항이 증가하게 되어 PMOS 트랜지스터 MP3을 통하여 흐르는 전류의 양이 줄어들게 된다.
이로써, 상기 트랜지스터 MP3과 함께 전류 미러(current mirror)를 형성하는 PMOS 트랜지스터 MP4를 통하여 흐르는 전류의 양 또한 줄어들게 되어 PMOS 트랜지스터 MP5의 게이트 전압이 낮아지게 된다. 따라서, 결국, 트랜지스터 MP5가 도통되어 IVC 노드로의 챠징이 이루어 짐으로써 IVC노드의 전압 레벨은 상승하게 된다. 이와는 반대로, 노드 IVC의 전압 레벨이 기준 전압(VREF)의 레벨보다 높아지면, 트랜지스터들 MN2, MP3 및 MP4를 통하여 흐르는 전류의 양이 증가하게 됨으로써 트랜지스터 MP5의 게이트 전압이 높아진다. 따라서, 트랜지스터 MP5는 부도통된다. 그 결과, IVC 노드로의 챠징이 중단된다.
제5도에는 종래의 Vpp발생 회로의 일 예가 도시되어 있다 제5도에 도시된 바와 같이, 이 회로는 3개의 인버터들(1,5,10)과, 4개의 MOS 커패시터들(2,6,7,11), 그리고 4개의 NMOS 트랜지스터들(3,4,8,9)로 구성되어 있다. 트랜지스터들 3와 8 각각은 '파워-업'과 동시에 해당 노드를 '프리챠지'시킨다. 트랜지스터들 4와 9는 MOS 커패시터들 2와 7에 의해 해당 노드들을 '챠징'한다. 이 회로의 동작에 대해 구체적으로 설명하면 다음과 같다. 정상적인 읽기/쓰기 동작에서, 워드 라인 인에이블 신호(PWLE)가 'H'로 되면, 제1인버터(1)의 출력 노드가 'L'로 됨으로써 제2MOS 커패시터(2)에 의해 NMOS 트랜지스터(4)의 게이트 노드가 'L'로 떨어지게 된다. 그 결과, 프리챠징용 NMOS트랜지스터(4)는 부도통된다. 이때, 제2인버터(5)의 출력 노드는 'H'를 유지하므로, 제2MOS 커패시터(6)에 의해 스위칭용 NMOS 트랜지스터(12)의 드레인 노드가 '부스팅(boosting)'된다. 또한, 이때에는 제3인버터(10)의 출력 노드 역시 'H'를 유지하므로 스위칭용 트랜지스터(12)가 도통된다. 결국, 제2MOS 커패시터(6)에 의한 VPP 노드로의 충전이 이루어진다.
이미 앞에서 설명된 바와 같이, 재생 사이클 축소 모드에서는, Vpp 발생 회로의 전원 공급 능력의 증대가 요구되는데, 이를 위한 가장 손쉬운 방법은 상기 제2MOS 커패시터(6)의 사이즈(size)를 키우는 것이다. 그러나, 이 기술에 따르면, 커패시터의 레이아웃 면적이 증가하게 됨으로써 결국 칩 사이즈가 상당히 증가하는 문제가 초래된다.
본 발명의 목적은 칩 사이즈의 증가에 따른 부담없이 Vpp 발생 회로의 전원 공급 능력을 증대시킬 수 있는 DRAM의 전원 공급 회로를 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 전원 공급 회로는 외부 전원으로부터의 외부 전원 전압(EVcc)을 소정의 레벨로 강하시켜 내부 전원 전압(IVcc)으로서 칩 내에 공급하는 IVcc 발생 회로와, 이 IVcc 발생 회로로부터의 상기 IVcc를 챠지 펌핑하는 것에 의해 얻어지는 승압 전압(Vpp)을 공급하는 Vpp 발생 회로를 구비하는 DRAM 장치에 있어서: 소정의 모드 표시 신호가 재생 사이클 축소 모드를 나타내는 것에 응답하여 상기 외부 전원으로부터의 상기 외부 전원 전압이 상기 Vpp 발생 회로로 제공되게 하고, 상기 모드 표시 신호가 상기 재생 사이클 축소 모드를 나타내지 않는 것에 응답하여 상기 IVcc 발생 회로로부터의 상기 IVcc가 상기 Vpp 발생 회로로 제공되게 하는 전압 선택 수단을 포함하는 데 그 특징이 있다.
이 특징의 회로에 있어서, 상기 전압 선택 수단은; 상기 외부 전원과 상기 Vpp 발생 회로로 사이에 양단자가 연결되고, 소정의 제1제어 신호가 소정의 제1레벨을 가질 때 상기 외부 전원과 상기 Vpp발생 회로를 전기적으로 연결하고, 상기 제1제어 신호가 소정의 제2레벨을 가질 때 상기 외부 전원과 상기 Vpp 발생 회로를 전기적으로 절연하는 제1스위치 수단과; 상기 IVcc 발생 회로와 상기 Vpp 발생 회로 사이에 양단자가 연결되고, 소정의 제2제어 신호가 소정의 제3레벨을 가질 때 상기 외부 전원과 상기 Vpp 발생 회로를 전기적으로 연결하고, 상기 제2제어 신호가 소정의 제4레벨을 가질 때 상기 IVcc발생 회로와 상기 Vpp발생 회로를 전기적으로 절연하는 제2스위치 수단과; 상기 모드 표시 신호가 상기 재생 사이클 축소 모드를 나타내는 것에 응답하여 상기 제1레벨의 상기 제1제어 신호를 상기 제1스위치 수단으로 제공하고 상기 제4레벨의 상기 제2제어 신호를 상기 제2스위치 수단으로 제공하며, 상기 모드 표시 신호가 상기 재생 사이클 축소 모드를 나타내지 않는 것에 응답하여 상기 제2레벨의 상기 제1제어 신호를 상기 제1스위치 수단으로 제공하고 상기 제3레벨의 상기 제2제어 신호를 상기 제2스위치 수단으로 제공하는 스위치 제어 수단을 포함한다.
이 특징의 회로에 있어서, 상기 전압 선택 수단은; 상기 IVcc 발생 회로와 상기 Vpp 발생 회로로 사이에 연결되는 도전 경로(conduction path)를 갖고, 상기 모드 표시 신호가 제공되는 제어 단자를 갖되, 상기 모드 표시 신호가 상기 재생 사이클 축소 모드를 나타낼 때 도통되는 제1트랜지스터와; 상기 모드 표시 신호를 반전시키는 인버터와; 상기 외부 전원과 상기 Vpp 발생 회로로 사이에 연결되는 도전 경로를 갖고, 상기 인버터의 출력이 제공되는 제어 단자를 갖되, 상기 인버터의 상기 출력이 상기 재생 사이클 축소 모드를 나타내지 않을 때 도통되는 제2트랜지스터를 포함한다.
또 다른 특징으로서 본 발명에 따른 Vpp 발생 회로는 Vpp의 공급을 위한 제1노드와, 상기 제1노드의 전압 레벨을 상승시키기 위한 제2노드와, 상기 제1노드와 상기 제2노드 사이에 연결되고 제어 단자로 제공되는 제어 신호가 소정의 레벨을 갖는 것에 응답하여 상기 제1노드와 상기 제2노드 사이에 도전 경로를 형성하거나 형성하지 않는 MOS트랜지스터와, 워드 라인 신호의 '디스에이블'시 상기 제2노드를 '프리챠징'하기 위한 제1MOS 커패시터와, 상기 워드 라인 신호의 '인에이블'시 상기 제2노드를 '챠징' 하기 위한 제2MOS 커패시터와, 상기 MOS 트랜지스터의 상기 제어 단자에 연결되는 제3MOS커패시터와, 상기 제1내지 제3MOS 커패시터들의 구동을 위한 제1내지 제3커패시터 구동 수단과, 소정의 모드 표시 신호가 재생 사이클 축소 모드를 나타내는 것에 응답하여 상기 외부 전원으로부터의 상기 외부 전원 전압을 상기 제2MOS 커패시터 및 상기 제3MOS 커패시터로 제공하고 그리고 상기 모드 표시 신호가 상기 재생 사이클 축소 모드를 나타내지 않는 것에 응답하여 상기 외부 전원으로부터의 상기 외부 전원 전압이 상기 제2MOS 커패시터 및 상기 제3MOS 커패시터로 제공되지 않게 하는 전압 선택 수단을 포함한다.
이 회로의 실시예에 있어서, 상기 전압 선택 수단은; 소정 레벨의 입력 신호가 입력되는 것에 응답하여 상기 외부 전원 전압을 공급하는 레벨 시프팅 수단과; 상기 제2MOS 커패시터와 상기 제2커패시터 구동 수단 사이에 그리고 상기 제3MOS 커패시터와 상기 제3커패시터 구동 수단 사이에 연결되되, 상기 모드 표시 신호가 상기 재생 사이클 축소 모드를 나타낼 때 상기 레벨 시프팅 수단과 상기 제2및 제3MOS 커패시터들 사이에 도전 경로를 형성함과 아울러 상기 제2및 제3MOS 커패시터들과 상기 제2및 제3커패시터 구동 수단들 사이에 도전 경로를 형성하지 않으며, 상기 모드 표시 신호가 상기 재생 사이클 축소 모드를 나타내지 않을 때 상기 레벨 시프팅 수단과 상기 제2 및 제3MOS 커패시터들 간에 도전 경로를 형성하지 않음과 아울러 상기 제2및 제3MOS 커패시터들과 상기 제2 및 제3커패시터 구동 수단들 사이에 도전 경로를 형성하는 경로 전환 수단를 포함한다.
이제부터는 제6도 및 제7도를 참조하면서 본 발명의 실시예들에 대해 상세히 설명하겠다.
[실시예 1]
제6도는 본 발명의 실시예 1에 따른 DRAM장치의 전원 공급 회로를 보이고 있다. 제6도에서, 참조 번호 21은 잘 알려진 외부 전원을 나타내고, 참조 번호 22는 제4도에 대응되는 IVcc 발생 회로를 나타내며, 참조 번호 23은 제5도에 대응되는 Vpp 발생 회로를 나타낸다. 이 실시예는 외부 전원공급 회로(21)와 IVcc 발생 회로(22) 및 Vpp 발생 회로(23) 사이에 전압 선택 회로(24)를 포함하고 있다 이 전압 선택 회로(24)는 외부 전원 공급 회로(21)와 Vpp 발생 회로(23)로 사이에 연결되는 도전 경로(conduction path)를 갖는 제1PMOS 트랜지스터(25)와, IVcc 발생 회로(22)와 Vpp 발생 회로(23)로 사이에 연결되는 도전 경로를 갖는 제2PMOS 트랜지스터(26) 및, PRCRE 신호를 반전시키는 인버터(27)로 구성된다. 제1PMOS 트랜지스터(25)의 게이트 전극에는 인버터(27)의 출력 신호가 제공되고, 제2PMOS 트랜지스터(26)의 게이트 전극에는 PRCRE 신호가 제공된다. 상기 제1 및 제2PMOS 트랜지스터들(25,26)은 스위치 수단으로서 작용한다. 이와 같은 구성을 갖는 전압 선택 회로(24)에서, 재생 사이클 축소 모드로의 진입 여부를 표시하는 재생 사이클 축소 인에이블 신호()가 'H'로 되어서 재생 사이클 축소 모드를 나타낼 때에는 제1PMOS 트랜지스터(25)가 도통되어 외부 전원 공급 회로(21)로부터의 외부 전원 전압(EVcc)이 Vpp 발생 회로(23)로 제공되고, 상기 PRCRE 신호가 'L'로 되어서 재생 사이클 축소 모드를 나타내지 않을 때에는 제2PMOS 트랜지스터(26)가 도통되어 IVcc 발생 회로(22)로부터의 IVcc가 Vpp 발생 회로(23)로 제공된다.
이상과 같은 본 실시예에 따르면, 재생 사이클 축소 모드에서 Vpp발생 회로(23)로 IVcc보다 더 높은 레벨의 EVcc가 제공되므로 Vpp발생 회로(23)의 전원 공급 능력이 그 만큼 증가하게 된다. 따라서, Vpp발생 회로(23)의 MOS 커패시터의 사이즈를 증가시킬 필요가 없다. Vpp발생 회로에 IVcc가 제공되도록 하는 것은 고전압(EVcc)의 인가에 따른 칩의 신뢰성 저하를 방지하려는데 그 목적이 있으나, 재생 사이클 축소 모드의 실현은 칩의 제조 과정에서 칩의 양품 여부를 가리는 검사를 위한 것이므로, 짧은 시간 동안에만 Vpp발생 회로(23)로 EVcc가 제공되기 때문에 칩 신뢰성 측면에서의 결함 발생은 없을 것으로 보인다.
[실시예 2]
제7도는 본 발명의 실시예 2에 따른 DRAM 장치의 Vpp발생 회로를 보이고 있으며, 이 실시예의 회로는 종래의 회로(제5도)를 개량한 구조를 갖고 있다. 따라서, 제7도에 있어서, 제5도의 구성 요소들과 대응되는 구성 요소들에는 제5도에서와 동일한 참조 번호들로 표시되어 있다. 이 실시예에 따르면, 재생 사이클 축소 모드시 Vpp 발생 회로의 일부에만 EVcc가 제공된다. 제7도를 참조하면, 이 실시예에 따른 Vpp발생 회로는 제5도에 도시된 종래의 회로의 구성에 있어서 레벨 시프터(level shifter) 회로(31,32)와, 전달 게이트(transmission gate) 회로(41,42) 및, 칩의 동작 모드에 따라서 상기 레벨 시프터 회로(31,32) 및 전달 게이트회로(41,42)를 제어하기 위한 제어 회로(51,52,53)가 부가된 구성을 갖고 있다. 제1레벨 시프터 회로(31)와 제2레벨 시프터 회로(32)는 동일한 구성을 가지며, 각 레벨 시프터 회로는 2개의 PMOS 트랜지스터들(33,34;33a,34a)과, 2개의 NMOS 트랜지스터들(35,37;35a,37a) 및 인버터(36;36a)로 구성된다. 각 레벨 시프터 회로의 PMOS 트랜지스터들(33,34;33a,34a)의 드레인 전극들에는 EVcc가 제공된다. 각 전달 게이트 회로(41;42)는 두개의 전달 게이트들(43,44;43a,44a)로 구성된다. 제1전달 게이트 회로(41)의 두개의 전달 게이트들(43,44)중 하나(43)는 제2인버터(5)와 제2MOS 커패시터(6)사이에 연결되고, 다른 하나(44)는 제1레벨 시프터 회로(31)와 제2MOS 커패시터(6)사이에 연결된다. 또한,제2전달 게이트 회로(42)의 두개의 전달 게이트들(43a,44a)중 하나(43a)는 제3인버터(5)와 스위칭용 트랜지스터의 제어를 위한 MOS 커패시터(11) 사이에 연결되고, 다른 하나(44a)는 제2레벨 시프터 회로(32)와 상기 MOS 커패시터(6) 사이에 연결된다. 이 실시예에 따른 Vpp발생 회로는 제1인버터(1)의 출력 단자에 한 입력 단자가 연결되고 다른 입력 단자에는 재생 사이클 축소 모드로의 진입 여부를 표시하는 재생 사이클 축소 인에이블 신호()가 제공되는 노어 게이트(51)를 포함하고 있는데, 이 노어 게이트(51)는 재생 사이클 축소 모드에서 제1레벨 시프터 회로(31)와 제2레벨 시프터 회로(32)가 각각 EVcc를 출력하도록 제어한다 또, Vpp 발생 회로는 재생 사이클 축소 인에이블 신호()가 제공되는 2개의 인버터들(52,53)을 포함하고 있는데, 이 인버터들(52,53)은 제1 및 제2전달 게이트 회로(41,42)를 제어한다.
다음에는, 이와 같은 구성을 갖는 본 실시예의 동작에 대해 상세히 설명 하겠다. 먼저, 정상적인 읽기/쓰기 동작에서는, 워드 라인 인에이블 신호(PWLE)와 재생 사이클 축소 인에이블 신호()모두가 'H'로 된다.
이때, 노어 게이트(51) 및 전달 게이트 제어용 인버터들(52,53)의 출력들은 모두 'L'로 된다. 이로써, 제1및 제2레벨 시프터 회로(31,32)의 트랜지스터 37 및 37a가 도통되어 그들 각각의 출력 노드는 Vss 레벨로 된다. 또한 이때에는, 제1 및 제4전달 게이트들(43,43a)이 각각 '온(ON)'되어 제2인버터(5)와 제2MOS 커패시터(6) 사이에 그리고 제3인버터(10)와 스위치 제어용 MOS 커패시터(11)사이에 도전 경로가 각각 형성되는 반면, 제2 및 제3전달 게이트들(44,44a)은 '오프(OFF)'된다. 결국, 이때에는 인버터 5와 10에 의해 MOS 커패시터 6과 11이 각각 구동된다.
다음, 재생 사이클 축소 모드가 되면, 워드 라인 인에이블 신호(PWLE)는 'H'로 유지되고, 재생 사이클 축소 인에이블 신호()가 'L'로 천이되는데, 이때에는 노어 게이트(51) 및 전달 게이트 제어용 인버터들(52,53)의 출력들은 모두 'H'로 된다. 이로써, 제1 및 제2레벨 시프터 회로(31,32)의 트랜지스터 35 및 35a가 도통되어 그들 각각의 출력 노드는 EVcc 레벨로 된다. 또한 이때에는, 제2 및 제4전달 게이트들(44,44a)이 각각 '온(ON)'되어 제1레벨 시프터 회로(31)와 제2MOS 커패시터(6)사이에 그리고 제2레벨 시프터 회로(32)와 스위치 제어용 MOS 커패시터(11)사이에 도전 경로가 각각 형성되는 반면, 제1 및 제3전달 게이트들(43,43a)은 '오프(OFF)'된다. 결국, 이때에는 제1 및 제2레벨 시프터 회로(31,32)에 의해 MOS 커패시터 6과 11이 각각 구동된다.
이상과 같은, 본 실시예에 따르면, 칩 사이즈의 증가를 최소화하면서 재생 사이클 축소 모드에서만 Vpp 발생 회로의 전원 공급 능력을 키워줄 수 있게 된다.

Claims (5)

  1. 외부 전원으로부터의 외부 전원 전압을 소정의 레벨로 강하시켜 내부 전원 전압으로서 칩 내에 공급하는 내부 전원 전압 발생 회로와, 이 내부 전원 전압 발생 회로로부터의 상기 내부 전원 전압을 차지 펌핑하는 것에 의해 얻어지는 승압 전압을 공급하는 승압 전압 발생 회로를 가지며; 재생 사이클 축소 모드를 구현하는 DRAM 장치에 있어서: 소정의 모드 표시 신호에 응답하여 상기 외부 전원 전압과 상기 내부 전원 전압을 상기 승압 전압 발생 회로에 선택적으로 공급하는 전압 선택 수단을 구비하는 것을 특징으로 하는 전원 공급 회로.
  2. 제1항에 있어서, 상기 전압 선택 수단은; 상기 외부 전원과 상기 승압 전압 발생 회로 사이에 양단자가 연결되고, 소정의 제1제어 신호가 소정의 제1레벨을 가질 때 상기 외부 전원과 상기 승압 전압 발생 회로를 전기적으로 연결하고, 상기 제1제어 신호가 소정의 제2레벨을 가질 때 상기 외부 전원과 상기 승압 전압 발생 회로를 전기적으로 절연하는 제1스위치 수단과; 상기 내부 전원 전압 발생 회로와 상기 승압 전압 발생 회로로 사이에 양단자가 연결되고, 소정의 제2제어 신호가 소정의 제3레벨을 가질 때 상기 외부 전원과 상기 승압 전압 발생 회로를 전기적으로 연결하고, 상기 제2제어 신호가 소정의 제4레벨을 가질 때 상기 내부 전압 발생 회로와 상기 승압 전압 발생 회로를 전기적으로 절연하는 제2스위치 수단과; 상기 모드 표시 신호가 상기 재생 사이클 축소 모드를 나타내는 것에 응답하여 상기 제1레벨의 상기 제1제어 신호를 상기 제1스위치 수단으로 제공하고 상기 제4레벨의 상기 제2제어 신호를 상기 제2스위치 수단으로 제공하며, 상기 모드 표시 신호가 상기 재생 사이클 축소 모드를 나타내지 않는 것에 응답하여 상기 제2레벨의 상기 제1제어 신호를 상기 제1스위치 수단으로 제공하고 상기 제3레벨의 상기 제2제어 신호를 상기 제2스위치 수단으로 제공하는 스위치 제어 수단을 구비하는 것을 특징으로 하는 전원 공급 회로.
  3. 제1항에 있어서, 상기 전압 선택 수단은; 상기 내부 전압 발생 회로와 상기 승압 전압 발생 회로로 사이에 연결되는 도전 경로를 갖고, 상기 모드 표시 신호가 제공되는 제어 단자를 갖되, 상기 모드 표시 신호가 상기 재생 사이클 축소 모드를 나타낼 때 도통되는 제1트랜지스터와; 상기 모드 표시 신호를 반전시키는 인버터와; 상기 외부 전원과 상기 승압 전압 발생 회로로 사이에 연결되는 도전 경로를 갖고, 상기 인버터의 출력이 제공되는 제어 단자를 갖되, 상기 인버터의 상기 출력이 상기 재생 사이클 축소 모드를 나타내지 않을 때 도통되는 제2트랜지스터를 구비하는 것을 특징으로 하는 전원 공급 회로.
  4. 외부 전원으로부터의 외부 전원 전압을 소정의 레벨로 강하시켜 내부 전원 전압으로서 칩 내에 공급하는 내부 전원 전압 발생 회로와, 이 내부 전원 전압 발생 회로로부터의 상기 내부 전원 전압을 차지 펌핑하는 것에 의해 얻어지는 승압 전압을 공급하는 승압 전압 발생 회로를 가지는 DRAM 장치에 있어서: 상기 승압 전압 발생 회로는, 상기 승압 전압의 공급을 위한 제1노드와, 상기 제1노드의 전압 레벨을 상승시키기 위한 제2노드와, 상기 제1노드와 상기 제2노드 사이에 연결되고 제어 단자로 제공되는 소정의 제어 신호에 응답하여 상기 제1노드와 상기 제2노드 사이에 도전 경로를 형성하는 MOS 트랜지스터와, 워드 라인 신호에 응답하여 상기 제2노드를 '프리챠징'하기 위한 제1MOS커패시터와, 상기 워드 라인 신호에 응답하여 상기 제2노드를 '차징'하기 위한 제2MOS 커패시터와, 상기 MOS트랜지스터의 상기 제어 단자에 연결되는 제3MOS커패시터와, 상기 제1 내지 제3MOS 커패시터들의 구동을 위한 제1 내지 제3커패시터 구동 수단을 가지고; 소정의 모드 표시 신호()에 응답하여 상기 제2MOS 커패시터 및 상기 제3MOS 커패시터로 상기 외부 전원 전압을 선택적으로 공급하는 전압 선택 수단을 구비하는 것을 특징으로 하는 전원 공급 회로.
  5. 제4 항에 있어서, 상기 전압 선택 수단은; 소정 레벨의 입력 신호가 입력되는 것에 응답하여 상기 외부 전원 전압을 공급하는 레벨 시프팅 수단과; 상기 제2MOS 커패시터와 상기 제2커패시터 구동 수단 사이에 그리고 상기 제3MOS 커패시터와 상기 제3커패시터 구동 수단 사이에 연결되되, 상기 모드 표시 신호가 상기 재생 사이클 축소 모드를 나타낼 때 상기 레벨 시프팅 수단과 상기 제2및 제3MOS 커패시터들 사이에 도전 경로를 형성함과 아울러 상기 제2및 제3MOS 커패시터들과 상기 제2 및 제3커패시터 구동 수단들 사이에 도전 경로를 형성하지 않으며, 상기 모드 표시 신호가 상기 재생 사이클 축소 모드를 나타내지 않을 때 상기 레벨 시프팅 수단과 상기 제2및 제3MOS 커패시터들 간에 도전 경로를 형성하지 않음과 아울러 상기 제2 및 제3MOS 커패시터들과 상기 제2 및 제3커패시터 구동 수단들 사이에 도전 경로를 형성하는 경로 전환 수단을 구비하는 것을 특징으로 하는 전원 공급 회로.
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