KR100733953B1 - 플래시 메모리 장치의 전압 레귤레이터 - Google Patents

플래시 메모리 장치의 전압 레귤레이터 Download PDF

Info

Publication number
KR100733953B1
KR100733953B1 KR1020060054026A KR20060054026A KR100733953B1 KR 100733953 B1 KR100733953 B1 KR 100733953B1 KR 1020060054026 A KR1020060054026 A KR 1020060054026A KR 20060054026 A KR20060054026 A KR 20060054026A KR 100733953 B1 KR100733953 B1 KR 100733953B1
Authority
KR
South Korea
Prior art keywords
voltage
switch
switch control
mode
control signal
Prior art date
Application number
KR1020060054026A
Other languages
English (en)
Inventor
조지호
강혁
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060054026A priority Critical patent/KR100733953B1/ko
Priority to US11/760,829 priority patent/US7512010B2/en
Application granted granted Critical
Publication of KR100733953B1 publication Critical patent/KR100733953B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명의 입력 전압을 조정하여 조정 전압을 출력하는 플래시 메모리 장치의 전압 레귤레이터는, 모드 선택신호에 응답하여 외부 고전압과 내부 펌핑 전압 중 하나를 선택하는 선택회로; 제 1 전류 구동 능력을 가지며, 상기 외부 고전압을 상기 조정 전압으로 제공하는 제 1 스위치; 상기 제 1 전류 구동 능력보다 큰 제 2 전류 구동 능력을 가지며, 상기 내부 펌핑 전압을 상기 조정 전압으로 제공하는 제 2 스위치; 상기 모드 선택 신호에 응답하여 상기 제 1 및 제 2 스위치들 중 어느 하나를 선택하고, 상기 조정 전압에 따라 선택된 스위치를 제어하는 스위치 제어 회로를 포함한다.

Description

플래시 메모리 장치의 전압 레귤레이터{VOLTAGE REGULATOR FOR FLASH MEMORY DEVICE}
도 1은 일반적인 전압 레귤레이터에서 외부 고전압 인가시 문제점을 보여주는 파형도;
도 2는 본 발명에 따른 전압 레귤레이터를 포함하는 반도체 메모리 장치를 간략히 보여주는 블록도;
도 3a는 도 2의 제 1 스위치의 구성을 보여주는 회로도;
도 3b는 도 2의 제 2 스위치의 구성을 보여주는 회로도;
도 4는 본 발명에 따른 비교기의 제 1 실시예를 보여주는 회로도;
도 5는 본 발명에 따른 비교기의 제 2 실시예를 보여주는 회로도;
도 6a는 도 5의 스위치 제어 로직의 출력의 일예를 보여주는 타이밍도;
도 6b는 도 5의 스위치 제어 로직의 출력의 다른 예를 보여주는 타이밍도;
도 7은 본 발명에 따른 전압 레귤레이터의 조정 전압을 간략히 보여주는 파형도.
*도면의 주요부분에 대한 부호의 설명*
10 : 펌핑 회로 100 : 전압 레귤레이터
110 : 전압 선택회로 120 : 제 1 스위치
130 : 제 2 스위치 140 : 전압 분배기
150 : 비교기 200 : 디코더
300 : 메모리 셀 어레이 400 : 컨트롤 로직
500 : 레벨 검출기
본 발명은 반도체 메모리 장치에 관한 것으로, 세부적으로는 반도체 메모리 장치의 전압 레귤레이터에 관한 것이다.
일반적으로, 플래시 메모리 장치는 프로그램 동작 및 소거 동작시 고전압을 필요로 한다. 이러한 고전압은 플래시 메모리 장치 내부에 구비되는 펌핑 회로(Charge Pumping Circuit)를 통해서 발생된다. 펌핑 회로는 잘 알려진 전하 펌핑 방식으로 내부 전압(Vcc)을 승압시킴으로써 고전압을 발생한다. 펌핑 회로를 통해서 승압된 고전압을 이하에서는 펌핑 전압이라 한다. 펌핑 전압은 일반적으로 패스 게이트(Pass gate)와 같은 스위치 회로를 통해 조정 전압(Vreg)으로서 출력된다. 조정 전압(Vreg)은 전압 분배기에 의해서 분배되고, 분배 전압(Vdiv)은 기준 전압(Vref)과 비교되며, 비교 결과에 따라 상술한 스위치 회로가 제어된다. 결국, 조정 전압(Vreg)은 비교동작 및 스위칭 동작의 피드백 루프를 통해 일정한 레벨로 유지되며, 프로그램 전압(Vpgm), 프로그램 검증 전압(Vvfy), 등과 같은 안정된 파형의 워드 라인 전압으로서 공급될 수 있다.
그러나 노어형 플래시 메모리에서는 펌핑 전압으로부터 조정 전압(Vreg)을 생성하는 방법 외에 외부로부터 고전압을 직접 전달받아 조정 전압(Vreg)으로 제공하는 모드(Forcing mode)가 별도로 구비되어 있다. 예를 들면, 그러한 모드는 가속 프로그램 동작(Accelerated Program Operation) 모드를 포함할 것이다. 외부 고전압이 제공되는 모드의 경우, 고전압이 갑자기 내부로 제공되기 때문에 큰 유입전류로 인한 조정 전압(Vreg)의 불안정성이 야기할 수 있다. 조정 전압(Vreg)의 불안정성으로는 오버슈트(Overshoot)와 그에 따르는 리플(Ripple) 현상이 대표적이다. 외부 고전압이 제공될 때 발생되는 조정 전압(Vreg)의 불안정한 현상을 도 1에서 간략한 파형도로 도시하였다. 도 1을 참조하면, 펌핑 전압(Vpp_pump)을 이용하여 생성하는 조정 전압(Vreg_pump)은 오버슈트(Overshoot)와 리플(Ripple)없이 비교적 완만한 상승 기울기를 갖는다. 왜냐하면, 펌핑 전압(Vpp_pump)은 고전압의 공급 개시 시점(t=0)으로부터 소정의 레벨에 도달하기까지 연속적으로 증가하는 형태의 파형을 가지기 때문이다. 이러한 파형은 고전압 개시 시점에서 전하 펌핑 동작을 통해 고전압으로 승압되기 위해 소요되는 소정의 시간에 기인한다.
그러나, 외부의 전원으로부터 제공되는 외부 고전압(Vpp_ext)은 항상 동일한 전압레벨을 유지하고 있으며, 스위칭되는 시점에서 상대적으로 대전류가 레귤레이터 회로에 제공된다. 계단파(Step Pulse)와 같이 급격한 경사를 갖는 외부 고전압(Vpp_ext)에 대해 레귤레이터 회로는 충격파와 같은 시간 응답 특성을 갖는다. 따라서, 외부 고전압(Vpp_ext)을 조정하여 얻어지는 조정 전압(Vreg_ext)은 짧은 상승 시간을 갖는 반면에 T1 시점에 피크를 가지는 오버슈트(Overshoot)와 그에 따 르는 리플(Ripple)을 동반한다. 리플(Ripple)은 앞서 언급된 피드백 동작으로 인한 센싱 딜레이(Sensing Delay)에 기인한다. T1 시점에서 조정 전압이 목표 전압에 도달한 것으로 판별되기 때문에 조정 전압을 이용한 내부 동작(예를 들면, 프로그램 또는 검증 동작)이 개시될 것이다. 그러나 T2 시점에서 조정 전압(Vreg)이 내부 동작 전압(예를 들면, Vpgm, Vvfy 등)으로 제공되는 경우, 목표 전압보다 낮은 조정 전압이 공급될 것이다. 상술한 오버슈트 및 리플에 의하여 프로그램 페일(Program Fail)이 발생하는 경우, 프로그램 루프의 횟수 증가는 필연적이다. 이러한 현상은 비단 프로그램 동작에만 한정된 것이 아니다. 예를 들면, 오버슈트 및 리플은 프로그램 검증(Program Verify), 독출(Reading) 동작, 등에서도 동작 에러를 유발시킬 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 외부 고전압을 조정 전압으로 제공시에 조정 전압의 오버슈트 및 리플을 제거할 수 있는 반도체 메모리 장치의 전압 레귤레이터를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 입력 전압을 조정하여 조정 전압을 출력하는 플래시 메모리 장치의 전압 레귤레이터는, 모드 선택신호에 응답하여 외부 고전압과 내부 펌핑 전압 중 하나를 선택하는 선택회로; 제 1 전류 구동 능력을 가지며, 상기 외부 고전압을 상기 조정 전압으로 제공하는 제 1 스위치; 상기 제 1 전류 구동 능력과는 다른 제 2 전류 구동 능력을 가지며, 상기 내부 펌핑 전압을 상기 조정 전압으로 제공하는 제 2 스위치; 상기 모드 선택 신호에 응답하여 상기 제 1 및 제 2 스위치들 중 어느 하나를 선택하고, 상기 조정 전압에 따라 선택된 스위치를 제어하는 스위치 제어 회로를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 전류 구동 능력은 상기 제 2 전류 구동 능력보다 크다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 스위치들 각각은 상기 선택 회로의 출력과 상기 조정 전압 사이에 병렬 연결되는 복수의 PMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 스위치의 PMOS 트랜지스터들의 수는 상기 제 2 스위치의 PMOS 트랜지스터들의 수보다 작은 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 스위치 제어 회로는, 상기 조정 전압을 분배하여 분배 전압을 출력하는 전압 분배기와; 그리고 상기 모드 선택 신호에 응답하여 동작하며, 상기 분배 전압이 기준 전압보다 높은 지의 여부에 따라 제 1 및 제 2 스위치 제어 신호들 중 하나를 활성화시키는 비교기를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 스위치의 PMOS 트랜지스터들은 상기 제 1 스위치 제어 신호에 의해서 제어되고, 상기 제 2 스위치의 PMOS 트랜지스터들은 상기 제 2 스위치 제어 신호에 의해서 제어된다.
바람직한 실시예에 있어서, 상기 비교기는, 상기 모드 선택신호에 응답하여 동작하며, 상기 분배 전압이 상기 기준 전압보다 높은 지의 여부에 따라 상기 제 1 스위치 제어 신호를 활성화시키는 제 1 비교회로; 및 상기 모드 선택신호에 응답하 여 동작하며, 상기 분배 전압이 상기 기준 전압보다 높은 지의 여부에 따라 상기 제 2 스위치 제어 신호를 활성화시키는 제 2 비교회로를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 비교회로는 상기 모드 선택 신호가 상기 플래시 메모리 장치의 가속 프로그램 모드를 나타낼 때 동작하고, 상기 제 2 비교회로는 상기 모드 선택 신호가 상기 플래시 메모리 장치의 정상 동작 모드를 나타낼 때 동작한다.
바람직한 실시예에 있어서, 상기 분배 전압이 상기 기준 전압보다 높은 지의 여부에 따라 상기 제 1 스위치 제어 신호를 활성화시키는 제 1 비교회로; 상기 분배 전압이 상기 기준 전압보다 높은 지의 여부에 따라 상기 제 2 스위치 제어 신호를 활성화시키는 제 2 비교회로; 그리고 상기 모드 선택신호에 응답하여 동작하며, 상기 제 1 스위치 제어 신호와 상기 제 2 스위치 제어 신호를 순차적으로 또는 상기 제 2 스위치 제어 신호를 출력하는 스위치 제어 로직을 포함한다.
바람직한 실시예에 있어서, 상기 스위치 제어 로직은 상기 모드 선택 신호가 상기 플래시 메모리 장치의 가속 프로그램 모드를 나타낼 때 상기 제 1 스위치 제어 신호와 상기 제 2 스위치 제어 신호를 순차적으로 출력한다.
바람직한 실시예에 있어서, 상기 스위치 제어 로직은 상기 모드 선택 신호가 상기 플래시 메모리 장치의 가속 프로그램 모드를 나타낼 때 상기 제 1 스위치 제어 신호를 제 1 시간 동안 출력한 이후에 상기 제 2 스위치 제어 신호를 출력한다.
바람직한 실시예에 있어서, 상기 제 1 시간은 상기 조정 전압이 오버슈트 없이 소정 레벨에 도달하는 데 소요되는 시간이다.
바람직한 실시예에 있어서, 상기 스위치 제어 로직은 상기 모드 선택 신호가 상기 플래시 메모리 장치의 정상 동작 모드를 나타낼 때 상기 제 2 스위치 제어 신호만을 출력한다.
바람직한 실시예에 있어서, 상기 제 1 스위치는 상기 제 1 전류 구동 능력을 가지며 상기 스위치 제어 회로에 의해서 제어되는 제 1 PMOS 트랜지스터로 구성되고, 상기 제 2 스위치는 상기 제 1 전류 구동 능력을 가지며 상기 스위치 제어 회로에 의해서 제어되는 제 2 PMOS 트랜지스터로 구성된다.
바람직한 실시예에 있어서, 상기 조정 전압은 상기 플래시 메모리 장치의 내부 동작 전압이다.
바람직한 실시예에 있어서, 상기 조정 전압은 워드 라인 전압이다.
바람직한 실시예에 있어서, 상기 조정 전압은 상기 플래시 메모리 장치의 프로그램 전압, 프로그램 검증 전압, 독출 전압 중 어느 하나이다.
바람직한 실시예에 있어서, 상기 조정 전압은 상기 플래시 메모리 장치의 비트 라인 전압, 벌크 전압 중 어느 하나이다.
바람직한 실시예에 있어서, 제 1 동작 모드 및 제 2 동작 모드를 포함하는 동작 모드들에 따라 상기 모드 선택신호를 발생하는 제어 로직을 더 포함한다.
바람직한 실시예에 있어서, 상기 제 1 동작 모드는 상기 제 1 스위치를 선택하고 상기 제 2 동작 모드는 상기 제 2 스위치를 선택하는 모드이다.
바람직한 실시예에 있어서, 상기 제어 로직은 상기 내부 펌핑 전압의 레벨이 상기 외부 고전압과 동일한 경우에는 상기 제 1 동작 모드로 상기 모드 선택신호를 출력한다.
바람직한 실시예에 있어서, 상기 내부 펌핑 전압을 감지하여 상기 소정 레벨 이상인지의 여부를 검출하는 레벨 검출기를 더 포함한다.
상기 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 본 발명의 플래시 메모리 장치는, 행들과 열들로 배열된 메모리 셀들의 어레이; 상기 행들 중 어느 하나를 선택하고, 상기 선택된 워드 라인을 워드 라인 전압으로 구동하는 행 디코더 회로; 내부 펌핑 전압을 발생하도록 구성된 펌프 회로; 그리고 외부 고전압 및 상기 내부 펌핑 전압을 입력받아 상기 워드 라인 전압을 발생하는 전압 레귤레이터를 포함하며, 상기 전압 레귤레이터는, 모드 선택 신호에 응답하여 상기 외부 고전압과 상기 내부 펌핑 전압 중 하나를 선택하고, 상기 선택된 전압을 제 1 노드로 공급하는 선택회로; 제 1 전류 구동 능력을 가지며, 제 1 스위치 제어신호에 응답하여 상기 제 1 노드의 충전 전류를 제 2 노드로 공급하는 제 1 스위치; 상기 제 1 전류 구동 능력보다 적은 제 2 전류 구동 능력을 가지며, 제 2 스위치 제어신호에 응답하여 상기 제 1 노드의 충전 전류를 제 2 노드로 공급하는 제 2 스위치; 상기 제 2 노드의 전압을 분배하여 분배 전압을 생성하는 전압 분배기; 상기 모드 선택신호에 의해서 활성화되며, 상기 분배 전압이 기준 전압보다 높은 지의 여부에 따라 상기 제 1 스위치 제어신호를 생성하는 제 1 비교회로; 그리고 상기 모드 선택신호에 의해서 활성화되며, 상기 분배 전압이 상기 기준 전압보다 높은 지의 여부에 따라 상기 제 2 스위치 제어신호를 생성하는 제 2 비교회로를 포함하며, 상기 제 2 노드의 전압은 상기 워드 라인 전압으로서 출력된다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 스위치들 각각은 상기 제 1 노드와 상기 제 2 노드 사이에 병렬 연결되는 복수의 PMOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 스위치의 PMOS 트랜지스터들은 상기 제 1 스위치 제어 신호에 의해서 제어되고, 상기 제 2 스위치의 PMOS 트랜지스터들은 상기 제 2 스위치 제어 신호에 의해서 제어된다.
바람직한 실시예에 있어서, 상기 제 1 비교 회로는 상기 모드 선택 신호가 상기 플래시 메모리 장치의 가속 프로그램 모드를 나타낼 때 동작하고, 상기 제 2 비교회로는 상기 모드 선택 신호가 상기 플래시 메모리 장치의 정상 동작 모드를 나타낼 때 동작한다.
바람직한 실시예에 있어서, 상기 워드 라인 전압은 프로그램 전압, 프로그램 검증 전압, 그리고 독출 전압 중 어느 하나인 것을 특징으로 한다.
바람직한 실시예에 있어서, 상기 제 1 스위치는 상기 제 1 전류 구동 능력을 가지며 상기 제 1 스위치 제어 신호에 의해서 제어되는 제 1 PMOS 트랜지스터로 구성되고, 상기 제 2 스위치는 상기 제 2 전류 구동 능력을 가지며 상기 제 2 스위치 제어 신호에 의해서 제어되는 제 2 PMOS 트랜지스터로 구성된다.
바람직한 실시예에 있어서, 가속 프로그램 모드 및 정상 동작 모드를 포함하는 동작 모드들에 따라 상기 모드 선택 신호를 발생하는 제어 로직을 더 포함한다.
바람직한 실시예에 있어서, 상기 내부 펌핑 전압의 레벨을 검출하여 소정의 레벨 이상인 경우 상기 제어 로직으로 플래그 신호를 전달하는 레벨 검출기를 더 포함한다.
바람직한 실시예에 있어서, 상기 제어 로직은 상기 플래그 신호에 응답하여 정상 동작 모드인 경우에도 상기 제 1 스위치를 선택하도록 상기 제 1 비교기를 활성화한다.
이상의 본 발명에 따른 각 구성들의 기술적 특징에 따르면, 외부 고전압이 제공되는 모드에서도 플래시 메모리 장치의 전압 레귤레이터는 오버슈트(Overshoot)와 리플(Ripple)이 제거된 조정 전압을 장치 내부로 제공할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 더불어, 본 발명에서 모드라 함은 외부 고전압을 공급받는 외부 고전압 모드와 내부에서 펌핑 동작에 의해 승압된 고전압을 제공받는 내부 고전압 모드를 포함한다.
도 2는 본 발명에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 플래시 메모리 장치에 따르면, 전압 레귤레이터(100)는 스위칭 전류의 크기가 서로 다른 스위치를 각각 구비한다. 본 발명의 전압 레귤레이터(100)는 외부 고전압을 사용하는 모드에서도 오버슈트 및 리플이 제거된 조정 전압(Vreg)을 생성하여 디코더(200)로 제공한다. 이하 도면에 의거하여 상술한 전압 조정동작을 설명하기로 한다.
펌프 회로(10)는 잘 알려진 전하 펌핑 동작을 통하여 내부 전압(Vcc)으로부터 고전압으로서 펌핑 전압(Vpp_pump)을 생성한다.
전압 선택회로(110)는 플래시 메모리 장치 내부에서 생성된 펌핑 전 압(Vpp_pump)과 외부에서 제공되는 외부 고전압(Vpp_ext)을 입력받고, 모드 선택신호(Mode_sel)에 응답하여 입력 전압들(Vpp_pump, Vpp_ext) 중 하나를 선택한다. 전압 선택회로(20)에 의해 선택된 전압이 제 1 노드(N1)에 고전압(Vpp)으로서 제공된다. 외부 고전압 모드에서 부가적으로 외부 고전압과 함께 펌핑 전압(Vpp_pump)이 제 1 노드(N1)로 공급될 수 있으며, 이는 이후 상세히 설명될 것이다.
제 1 스위치(120)는 제 1 스위치 제어신호(CNTL1)에 응답하여 제 1 노드(N1)에 인가되는 고전압(Vpp)을 제 2 노드(N2)의 조정 전압(Vreg)으로 제공한다. 제 2 스위치(120)는 제 2 스위치 제어신호(CNTL2)에 응답하여 제 1 노드(N1)에 인가되는 고전압(Vpp)을 제 2 노드(N2)로 전달한다. 그러나 제 1 스위치(120) 및 제 2 스위치(130)는 스위칭 전류의 크기가 각각 동일하지 않도록 구성된다. 예를 들면, 제 1 스위치(120) 및 제 2 스위치(130)는 서로 다른 종횡비(Aspect Ratio : W/L)를 가지는 스위칭 소자로 구성될 수 있다. 따라서, 턴-온 시에 서로 다른 전류 소통 능력(또는 전류 구동 능력)을 가진 스위칭 소자들로 구성된다. 제 1 스위치(120) 및 제 2 스위치(130)는 선택되는 모드에 따라서 서로 다른 크기의 전류를 스위칭하여 오버슈트(Overshoot) 및 리플(Ripple)이 제거된 조정 전압(Vreg)을 설정할 수 있다.
전압 분배기(140)는 제 1 스위치(120) 또는 제 2 스위치(130)의 스위칭 동작에 의해서 설정되는 조정 전압(Vreg)을 기준 전압(Vref)과 비교 가능한 레벨로 분배하고 분배 결과로서 분배 전압(Vdiv)을 출력한다.
비교기(150)는 분배 전압(Vdiv)과 기준 전압(Vref)을 비교하여 그 결과에 따라서 제 1 스위치(120) 또는 제 2 스위치(130)를 제어한다. 비교기(150)는 외부 고 전압(Vpp_ext)을 제공받는 모드인 경우에는 소통 전류의 크기가 작은 제 1 스위치(120)를 턴-온시키도록 제 1 스위치 제어신호(CNTL1)를 생성한다. 펌핑 전압(Vpp_pump)을 이용하여 조정 전압(Vreg)을 생성하는 내부 고전압 모드인 경우, 비교기(150)는 소통 전류의 크기가 상대적으로 큰 제 2 스위치(130)를 턴-온시키도록 제 2 스위치 제어신호(CNTL2)를 생성한다. 이상의 동작을 통하여 조정 전압(Vreg)은 외부 고전압(Vpp_ext)을 제공받는 경우에도 오버슈트와 리플의 발생이 억제된다. 전압 분배기(140)와 비교기(150)는 모드 선택신호(Mode_sel)와 조정 전압(Vreg)에 응답하여 제 1 스위치(120) 및 제 2 스위치(130)를 제어하기 위한 스위치 제어 회로를 구성한다.
디코더(200)는 어드레스(ADD)에 응답하여 메모리 셀 어레이(300)의 워드 라인(WL)을 선택하고, 제 1 스위치(120) 또는 제 2 스위치(130)에 의해서 조정된 조정 전압(Vreg)을 선택된 워드 라인(WL)으로 공급한다. 메모리 셀 어레이(300)는 종(Row)과 횡(Column) 방향으로 배열되는 워드 라인(WL)과 비트 라인(BL)의 교차점에 배열된 메모리 셀들(MC)을 포함한다. 디코더(200)를 통해 선택된 워드 라인(WL)으로 조정 전압(Vreg)이 공급됨에 따라, 플래시 메모리 장치의 프로그램 동작, 프로그램 검증 동작, 독출 동작 등이 이 분야에 잘 알려진 방식에 따라 수행될 것이다. 그러나 조정 전압(Vreg)이 워드 라인 전압에만 국한되지는 않는다. 즉, 조정 전압(Vreg)은 메모리 장치 내의 제반 구동 전압으로 공급될 수 있다. 조정 전압(Vreg)은 비트 라인, 벌크(Bulk) 등으로 공급되어 프로그램 이외의 동작들에도 사용될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게 자명하다.
컨트롤 로직(400)은 외부의 명령, 또는 내부의 동작 감지에 응답하여 외부 고전압 모드(예를 들면, 가속 프로그램 모드)와 내부 고전압 모드(예를 들면, 정상 동작 모드)를 선택하는 모드 선택신호(Mode_sel)를 생성한다. 그러나, 내부 고전압 모드 시에도 컨트롤 로직(400)은 내부 펌핑 전압(Vpp_pump)이 이미 외부 고전압(Vpp_ext)과 동일 또는 그에 상응하는 레벨을 지속적으로 유지하고 있는 경우에는 제 1 스위치(120)를 선택하도록 비교기(150)를 제어할 수 있다. 컨트롤 로직(400)은 내부 고전압 모드에서 레벨 검출기(500)로부터 내부 펌핑 전압(Vpp_pump)의 레벨 검출 결과를 전달받아 비교기(150)를 제어하게 될 것이다.
레벨 검출기(500)는 내부 펌핑 전압(Vpp_pump)의 레벨을 감지하여 컨트롤 로직(400)으로 감지 결과를 제공한다. 레벨 검출기(500)는 내부 고전압 모드 시에 내부 펌핑 전압(Vpp_pump)이 이미 승압 완료되어 외부 고전압(Vpp_ext)과 동일한 레벨 또는 그에 대응하는 레벨로 설정이 되었는지의 여부를 검출한다. 따라서, 내부 고전압 모드 시에 충분한 고전압이 확보되어 공급가능한지를 검출하기 위한 장치이다.
상술한 바와 같이, 본 발명의 전압 레귤레이터(100)는 대전류가 유입되는 외부 고전압 모드에서 스위칭 전류가 작은 제 1 스위치(120)를 통해 조정 전압(Vreg)을 생성한다. 반면에, 본 발명의 전압 레귤레이터(100)는 내부 고전압 모드에서 제 2 스위치(130)를 조정 전압(Vreg)을 생성하도록 구성된다. 따라서, 외부 고전압 모드에서 조정 전압(Vreg)의 오버슈트(Overshoot) 및 리플(Ripple)이 제거될 수 있다.
도 3a 및 도 3b는 도 2에 개시된 제 1 스위치(120) 및 제 2 스위치(130)를 보여주는 회로도이다. 도 3a를 참조하면, 제 1 스위치(120)는 제 1 노드(N1)와 제 2 노드(N2) 사이에 병렬로 배치되는 복수 개의, 예를 들면, 3개의 PMOS형 고전압 스위치(PM1~PM3)로 구성된다. 각각의 PMOS형 고전압 스위치(PM1~PM3)는 제 1 스위치 제어신호(CNLT1)에 응답하여 스위칭된다. 반면에 도 3b를 참조하면, 제 2 스위치(130)는 제 1 노드(N1)와 제 2 노드(N2)를 병렬연결하는 복수 개의, 예를 들면,5개의 PMOS형 고전압 스위치(PM4~PM8)로 구성된다. 각 PMOS형 고전압 스위치의 게이트는 동시에 스위칭되도록 제 2 스위치 제어신호(CNTL2)에 연결되어 있다. 제 1 스위치(120) 및 제 2 스위치(130)를 구성하는 각각의 PMOS형 고전압 스위치들은 동일한 공정에 의해서 형성되는 트랜지스터들이다. 따라서, 이상적으로는 그 종횡비(W/L)가 동일하며, 턴-온(Turn-on) 시에 소통되는 전류의 크기는 동일하다. 따라서, 제 1 스위치(120)의 PMOS 트랜지스터들의 수가 제 2 스위치(120)의 그것보다 작기 때문에, 제 1 스위치(120)를 통해 흐르는 전류(즉, 스위칭 전류)의 양은 제 2 스위치(130)를 통해 흐르는 전류(즉, 스위치 전류)의 양과 동일하지 않다. 즉, 제 1 노드(N1)로부터 제 2 노드(N2)로 유입되는 전류의 크기는 모드에 따라 다르다. 여기에서, 제 1 및 제 2 스위치들(120, 130)을 구성하는 PMOS 트랜지스터들의 수가 여기에 개시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자에게 자명하다. 다만, 제 1 스위치(120)를 구성하는 PMOS 트랜지스터들의 수는 외부 고전압(Vpp_ext)의 인가시 스위칭 되는 전류로 인한 오버슈트를 차단할 수 있는 바람직한 수로 설정될 수 있다. 더불어, 제 1 스위치(120) 및 제 2 스위치(130)를 동일한 구조의 PMOS형 고전압 스위치로 구성하였으나, 이는 반도체 제조 공정상 편의를 위한 일반적인 경우에 대해서 예시적으로 구성한 것뿐이다. 제 1 스위치(120) 및 제 2 스위치(130)는 스위칭 전류의 크기가 서로 다른 단일 스위칭 소자로도 각각 구성 가능하다.
도 4는 도 2에 도시된 비교기(150)의 제 1 실시예를 간략히 보여주는 회로도이다. 도 4를 참조하면, 본 발명의 제 1 실시예에 따른 비교기(150)는 고전압 모드 각각에 대하여 동작하는 비교회로들을 개별적으로 구비한다. 다시 말하면, 외부 고전압(Vpp_ext)이 제공되는 외부 고전압 모드 시와 펌핑 전압(Vpp_pump)이 제공되는 내부 고전압 모드 시에 각각 동작하는 비교회로들이 제공될 것이다.
제 1 비교회로(151)는 모드 선택신호(Mode_sel)가 외부 고전압 모드를 나타낼 때 활성화되며, 분배 전압(Vdiv)과 기준 전압(Vref)을 비교하여 제 1 스위치 제어신호(CNTL1)를 출력한다. 분배 전압(Vdiv)이 기준 전압(Vref)보다 낮은 경우, 제 1 비교회로(71)는 로우 레벨의 제 1 스위치 제어신호(CNTL1)를 출력한다. 반면에 분배 전압(Vdiv)이 기준 전압(Vref)보다 높은 경우, 제 1 비교회로(71)는 하이 레벨의 제 1 스위치 제어신호(CNTL1)를 출력하며, 그 결과 제 1 스위치(120)는 턴-오프된다.
반면, 제 2 비교회로(152)는 모드 선택신호(Mode_sel)가 내부 고전압 모드를 나타낼 때 활성화된다. 제 2 비교회로(152)는 분배 전압(Vdiv)과 기준 전압(Vref)을 비교하여 제 2 스위치 제어신호(CNTL2)를 출력한다. 제 2 비교회로(152)는 분배 전압(Vdiv)이 기준 전압(Vref)보다 낮은 경우, 로우 레벨의 제 2 스위치 제어신 호(CNTL2)를 출력한다. 이는 제 2 스위치(130)가 턴 온되게 한다. 반면에 분배 전압(Vdiv)이 기준 전압(Vref)보다 높은 경우, 제 2 비교회로(152)는 하이 레벨의 제 2 스위치 제어신호(CNTL2)를 출력한다. 이는 제 2 스위치가 턴-오프되게 한다.
앞서의 설명과 달리, 하나의 비교기를 이용하여 제 1 및 제 2 스위치 제어 신호들을 생성하는 비교기 구조가 구현될 수 있다. 예를 들면, 하나의 비교기를 통해 생성되는 비교 결과는 모드 선택 신호에 따라 제 1 또는 제 2 스위치 제어 신호로서 출력될 수 있다.
도 5는 본 발명의 제 2 실시예에 따른 비교기(150)를 보여주는 회로도이다. 도 5를 참조하면, 본 발명의 제 2 실시예에 따른 비교기(150)는 제 3 비교회로(153), 제 4 비교회로(154) 및 스위치 제어 로직(155)을 포함한다. 외부 고전압 모드시, 본 발명의 제 3 비교회로(153) 및 제 4 비교회로(154)는 모두 활성화되고, 스위치 제어 로직(155)은 제 1 스위치(120) 및 제 2 스위치(130)가 순차적으로 턴-온되도록 제어한다. 순차적인 스위치 제어 동작은 외부 고전압 모드 시에 조정 전압(Vreg)의 오버슈트와 리플을 제거하면서도, 예상치 못한 대전류 소모 동작시에 안정적인 조정 전압(Vreg)을 제공할 수 있다.
제 3 비교회로(153) 및 제 4 비교회로(154)는 모드에 상관없이 활성화된다. 따라서 제 3 비교회로(153)는 분배 전압(Vdiv)과 기준 전압(Vref)을 비교하여 제 1 비교신호(COMP1)을 출력한다. 제 4 비교회로(154)도 제 3 비교회로(153)와 마찬가지로 분배 전압(Vdiv)과 기준 전압(Vref)을 비교하여 제 2 비교신호(COMP2)를 출력한다.
스위치 제어 로직(155)은 모드 선택신호(Mode_sel)에 응답하여 상술한 제 1 비교신호(COMP1) 및 제 2 비교신호(COMP2)를 스위치 제어신호(CNTL1, CNTL2)로 출력한다. 모드 선택 신호(Mode_sel)가 내부 고전압 모드를 나타낼 때, 스위치 제어 로직(155)은 제 4 비교회로(154)로부터 출력되는 제 2 비교신호(COMP2)를 출력하여 제 2 스위치(130)를 턴-온 시킨다. 그러나 외부 고전압 모드인 경우, 스위치 제어 로직(155)은 소통 전류의 크기가 상대적으로 작은 제 1 스위치(120)를 먼저 턴-온 시키고, 소정의 시간이 경과된 이후에 소통 전류의 크기가 상대적으로 큰 제 2 스위치(130)를 턴-온 시킨다. 이러한 경우에는, 외부 고전압(Vpp_ext)이 인가되는 초기에는 오버슈트를 감소시킬 수 있도록 설정되면서도, 예상치 못한 대전류가 소모되는 동작에서 안정적인 조정 전압(Vreg)을 지속적으로 제공할 수 있다.
상술한 스위치 제어 로직(155)의 동작을 기반으로 하여 본 발명은 다른 동작의 구성이 가능하다. 즉, 외부 고전압 모드 시에 제 1 스위치(120)에 의한 오버슈트와 리플이 제거된 조정 전압의 설정이 이루어진 이후에 제 2 스위치(130)가 턴-온된다. 그러나 제 2 스위치(130)의 턴-온 시점의 부근에서 내부 펌핑 전압(Vpp_pump)이 제 1 노드(N1)로 공급되도록 전압 선택회로(110, 도 2 참조)가 제어된다. 이 경우 외부 고전압(Vpp_ext)과 내부 펌핑 전압(Vpp_pump)이 동시에 공급됨에 따라, 대전류가 소모되는 동작에서도 안정적인 조정 전압(Vreg) 제공이 가능하다. 따라서, 메모리 장치의 동작의 안정성 및 신뢰성을 증가시킬 수 있다.
도 6a는 도 5의 스위치 제어 로직(155)의 동작을 개략적으로 보여주는 타이밍도이다. 도 6a를 참조하면, 스위치 제어 로직(155)은 외부 고전압 모드 시에, 소 통 전류의 크기가 작은 제 1 스위치(120)를 먼저 턴-온 시키도록 T 시점에서 제 1 스위치 제어신호(CNTL1)를 활성화(HIGH → LOW)한다. 제 1 스위치(120)는 제 1 스위치 제어신호(CNTL1)에 응답하여 턴-온되며, 충전된 제 1 노드(N1)의 전하들을 제 2 노드(N2)로 공급한다. 외부 고전압(Vpp_ext)에 의해서 오버슈트 및 리플이 제거된 조정 전압이 설정되면(ΔT 구간 동안), 스위치 제어 로직(155)은 T′시점에서 제 2 스위치 제어신호(CNTL2)를 활성화(HIGH → LOW)한다.
도 6b는 도 5의 스위치 제어 로직(155)의 또 다른 동작을 개략적으로 보여주는 타이밍도이다. 도 6b를 참조하면, 외부 고전압 모드 시 스위치 제어 로직(155)은 소통 전류의 크기가 작은 제 1 스위치(120)를 먼저 턴-온 시키도록 T 시점에서 제 1 스위치 제어신호(CNTL1)를 활성화(HIGH → LOW)한다. 제 1 스위치(120)는 제 1 스위치 제어신호(CNTL1)에 응답하여 턴-온되며, 충전된 제 1 노드(N1)의 전하들을 제 2 노드(N2)로 공급한다. 외부 고전압 모드 시에서도 제 1 스위치에 의해서 제 2 노드(N2)에 셋업되는 조정 전압(Vreg)에는 오버슈트(Overshoot)와 리플(Ripple)이 제거될 수 있다. 조정 전압(Vreg)의 셋업 시간(ΔT)이 경과 되면, 스위치 제어 로직(155)은 보다 안정적인 조정 전압(Vreg)을 제공하기 위하여 제 1 스위치(120)를 차단하고 스위칭 전류가 큰 제 2 스위치(130)를 턴-온 시킨다. 이러한 동작을 위하여 스위치 제어 로직(155)은 T′시점에서 제 1 스위치 제어신호(CNTL1)는 비활성화(LOW → HIGH)하는 동시에 제 2 스위치 제어신호(CNTL2)를 활성화(HIGH → LOW)한다.
이상의 도 6a 및 도 6b에서 설명된 스위치 제어 로직(155)의 동작에 따르면, 본 발명의 전압 레귤레이터(100)는 외부 고전압(Vpp_ext)에 의한 대전류 공급시에 서로 다른 스위칭 전류를 갖는 스위치들을 순차적으로 턴-온할 수 있다. 또는, 스위치 제어 로직(155)은 외부 고전압(Vpp_ext)이 공급되는 초기의 셋업 시간(ΔT) 동안에는 제 1 스위치(120)를 턴-온하여 오버슈트(Overshoot)와 리플(Ripple)이 차단된 조정 전압(Vreg)이 셋업 되도록 제어한다. 조정 전압(Vreg)의 셋업이 완료된 이후에는 제 1 스위치(120)를 턴-오프(Turn-off)하고 제 2 스위치(130)를 턴-온한다. 또한, 외부 고전압 모드시에는 외부 고전압(Vpp_ext)과 내부 펌핑 전압(Vpp_pump)을 동시에 공급하여 신뢰성 및 안정성을 확보할 수도 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
이하에서는, 본 발명에 따른 전압 레귤레이터의 전체적인 동작을 각 실시예에 대하여 도 2 내지 도 6에 의거하여 설명하기로 한다. 제 1 실시예는 도 4의 비교기(150)가 채택(Adopt)되는 전압 레귤레이터(100)이며, 제 2 실시예는 도 5의 비교기(150)가 채택되는 경우의 전압 레귤레이터(100)이다. 모드별 각각 하나의 스위치와 하나의 비교회로가 활성화되는 제 1 실시예와, 외부 고전압 모드 시에는 제 1 스위치(120)와 제 2 스위치(130)가 순차적으로 턴-온되는 제 2 실시예의 동작이 각각 설명될 것이다.
제 1 실시예에서, 컨트롤 로직(400)으로부터 외부 고전압(Vpp_ext)을 공급받도록 모드 선택신호(Mode_sel)가 출력되면, 전압 선택회로(110)는 외부 고전압(Vpp_ext)을 제 1 노드(N1)로 전달한다. 그리고 제 1 비교회로(151)는 제 1 스위치 제어신호(CNTL1)를 활성화한다. 제 1 노드(N1)에 충전되어 고전압(Vpp)을 형성 하는 전하들은 제 1 스위치(120)에 의해서 제 2 노드(N2)를 조정 전압(Vreg)으로 충전한다. 이때, 전압 분배기(140)는 조정 전압(Vreg)을 적절한 비율로 분배한 분배 전압(Vdiv)을 제 1 비교회로(151)로 제공한다. 제 1 비교회로(151)는 기준 전압(Vref)과 분배 전압(Vdiv)을 비교하여 제 1 스위치 제어신호(CNTL1)를 생성한다. 만일 분배 전압(Vdiv)이 기준 전압(Vref)보다 낮은 경우, 제 1 비교회로(151)는 제 1 스위치(120)를 턴-온하도록 제 1 스위치 제어신호(CNTL1)를 출력할 것이다. 이러한 동작을 통하여 외부 고전압 모드 시에 발생하게 되는 조정 전압(Vreg)의 오버슈트(Overshoot)와 리플(Ripple)을 제거할 수 있다. 그러나 내부 고전압 모드인 경우, 전압 선택회로(110)는 펌핑 전압(Vpp_pump)을 제 1 노드(N1)로 공급하고 제 2 비교회로(152)가 활성화될 것이다. 이 경우, 제 2 스위치(130)가 선택되어 제 2 노드(N2)로 전류를 공급하게 될 것이다.
제 2 실시예에 따르면, 외부 고전압 모드 시에 전압 선택회로(110)는 외부 고전압(Vpp_ext)과 내부 펌핑 전압(Vpp_pump)을 순차적으로 제 1 노드(N1)로 공급한다. 또한, 비교기(150)는 제 1 스위치 제어신호(CNTL1)와 제 2 스위치 제어신호(CNTL2)를 순차적으로 활성화하여 제 1 스위치(120)와 제 2 스위치(130)가 순차적으로 턴-온 되도록 제어한다. 외부 고전압(Vpp_ext)에 이어 순차적으로 제공되는 내부 펌핑 전압(Vpp_pump)의 공급 시점은 외부 고전압(Vpp_ext)에 의한 조정 전압(Vreg)의 셋업(Set up)이 완료된 이후가 바람직하다. 그러나, 외부 고전압 모드 시에 전압 선택회로(110)는 외부 고전압(Vpp_ext) 만을 제 1 노드(N1)로 공급할 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명한 사항이다. 내부 고전 압 모드 시에는, 전압 선택회로(110)는 내부 펌핑 전압(Vpp_pump)만을 제 1 노드(N1)으로 공급하게 되고 제 2 스위치(130)만 활성화될 것이다.
상술한 각 실시예에 의한 전압 레귤레이터(100)의 제 2 노드(N2)에 출력되는 조정 전압(Vreg)의 파형이 도 7에 도시되었다. 도 7을 참조하면, 외부 고전압 모드로 선택되는 경우에 생성되는 조정 전압(Vreg_ext)은 종래의 경우보다 슬로프(Slope)는 완만해졌지만, 오버슈트(Overshoot)와 리플(Ripple)이 제거된 파형을 갖는다. 본 발명의 각 실시예에 따른 전압 레귤레이터는 외부 고전압(Vpp_ext) 인가시 초기에 발생하게 되는 오버슈트(Overshoot)와 리플(Ripple)을 효과적으로 제거할 수 있음을 보여준다.
이상의 본 발명에 따른 전압 레귤레이터(100)의 오버슈트(Overshoot)와 리플(Ripple)의 제거는 프로그램 루프 회수의 증가나 프로그램 검증시의 검증 오류 등을 감소시킨다. 따라서, 반도체 메모리 장치의 동작 속도의 향상과 신뢰성을 높일 수 있다.
본 발명이 여기에 개시된 것에 국한되지 않음은 자명하다. 예를 들면, 스위치들(120, 130) 각각은 동일한 수의 PMOS 트랜지스터들로 구성될 수 있다. 이 경우, 스위치 제어 신호들(CNTL1, CNTL2)의 로우-레벨 전압들을 상이하게 설정함으로써 스위치들(120, 130)의 전류 구동 능력들(또는 스위치 전류 양)을 다르게 설정하는 것이 가능할 것이다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물 론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명의 반도체 메모리 장치의 전압 레귤레이터는 외부 전압 인가시에 발생하는 오버슈트 및 리플을 사전에 차단하여 안정된 조정 전압을 제공하여 반도체 메모리 장치의 동작 속도 향상과 동작의 신뢰성을 높일 수 있다.

Claims (31)

  1. 입력 전압을 조정하여 조정 전압을 출력하는 플래시 메모리 장치의 전압 레귤레이터에 있어서:
    모드 선택신호에 응답하여 외부 고전압과 내부 펌핑 전압 중 하나를 선택하는 선택회로;
    제 1 전류 구동 능력을 가지며, 상기 외부 고전압을 상기 조정 전압으로 제공하는 제 1 스위치;
    상기 제 1 전류 구동 능력과는 다른 제 2 전류 구동 능력을 가지며, 상기 내부 펌핑 전압을 상기 조정 전압으로 제공하는 제 2 스위치; 그리고
    상기 모드 선택 신호에 응답하여 상기 제 1 및 제 2 스위치들 중 어느 하나를 선택하고, 상기 조정 전압에 따라 선택된 스위치를 제어하는 스위치 제어 회로를 포함하는 플래시 메모리 장치의 전압 레귤레이터.
  2. 제 1 항에 있어서,
    상기 제 1 전류 구동 능력은 상기 제 2 전류 구동 능력보다 큰 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 스위치들 각각은 상기 선택 회로의 출력과 상기 조정 전 압 사이에 병렬 연결되는 복수의 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  4. 제 3 항에 있어서,
    상기 제 1 스위치의 PMOS 트랜지스터들의 수는 상기 제 2 스위치의 PMOS 트랜지스터들의 수보다 작은 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  5. 제 3 항에 있어서,
    상기 스위치 제어 회로는,
    상기 조정 전압을 분배하여 분배 전압을 출력하는 전압 분배기; 그리고
    상기 모드 선택 신호에 응답하여 동작하며, 상기 분배 전압이 기준 전압보다 높은 지의 여부에 따라 제 1 및 제 2 스위치 제어 신호들 중 하나를 활성화시키는 비교기를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  6. 제 5 항에 있어서,
    상기 제 1 스위치의 PMOS 트랜지스터들은 상기 제 1 스위치 제어 신호에 의해서 제어되고, 상기 제 2 스위치의 PMOS 트랜지스터들은 상기 제 2 스위치 제어 신호에 의해서 제어되는 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  7. 제 5 항에 있어서,
    상기 비교기는,
    상기 모드 선택신호에 응답하여 동작하며, 상기 분배 전압이 상기 기준 전압보다 높은 지의 여부에 따라 상기 제 1 스위치 제어 신호를 활성화시키는 제 1 비교회로; 및
    상기 모드 선택신호에 응답하여 동작하며, 상기 분배 전압이 상기 기준 전압보다 높은 지의 여부에 따라 상기 제 2 스위치 제어 신호를 활성화시키는 제 2 비교회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  8. 제 7 항에 있어서,
    상기 제 1 비교 회로는 상기 모드 선택 신호가 상기 플래시 메모리 장치의 가속 프로그램 모드를 나타낼 때 동작하고, 상기 제 2 비교 회로는 상기 모드 선택 신호가 상기 플래시 메모리 장치의 정상 동작 모드를 나타낼 때 동작하는 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  9. 제 5 항에 있어서,
    상기 분배 전압이 상기 기준 전압보다 높은 지의 여부에 따라 상기 제 1 스위치 제어 신호를 활성화시키는 제 1 비교회로;
    상기 분배 전압이 상기 기준 전압보다 높은 지의 여부에 따라 상기 제 2 스 위치 제어 신호를 활성화시키는 제 2 비교회로; 그리고
    상기 모드 선택 신호에 응답하여 동작하며, 상기 제 1 스위치 제어 신호와 상기 제 2 스위치 제어 신호를 순차적으로 또는 상기 제 2 스위치 제어 신호를 출력하는 스위치 제어 로직을 포함하는 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  10. 제 9 항에 있어서,
    상기 스위치 제어 로직은 상기 모드 선택 신호가 상기 플래시 메모리 장치의 가속 프로그램 모드를 나타낼 때 상기 제 1 스위치 제어 신호와 상기 제 2 스위치 제어 신호를 순차적으로 출력하는 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  11. 제 9 항에 있어서,
    상기 스위치 제어 로직은 상기 모드 선택 신호가 상기 플래시 메모리 장치의 가속 프로그램 모드를 나타낼 때 상기 제 1 스위치 제어 신호를 제 1 시간 동안 출력한 이후에 상기 제 2 스위치 제어 신호를 출력하는 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  12. 제 11 항에 있어서,
    상기 제 1 시간은 상기 조정 전압이 오버슈트 없이 소정 레벨에 도달하는 데 소요되는 시간인 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  13. 제 10 항에 있어서,
    상기 스위치 제어 로직은 상기 모드 선택 신호가 상기 플래시 메모리 장치의 정상 동작 모드를 나타낼 때 상기 제 2 스위치 제어 신호만을 출력하는 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  14. 제 10 항에 있어서,
    상기 제 1 스위치는 상기 제 1 전류 구동 능력을 가지며 상기 스위치 제어 로직에 의해서 제어되는 제 1 PMOS 트랜지스터로 구성되고, 상기 제 2 스위치는 상기 제 1 전류 구동 능력을 가지며 상기 스위치 제어 로직에 의해서 제어되는 제 2 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  15. 제 1 항에 있어서,
    상기 조정 전압은 상기 플래시 메모리 장치의 내부 동작 전압인 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  16. 제 15 항에 있어서,
    상기 조정 전압은 워드 라인 전압인 것을 특징으로 하는 플래시 메모리 장치 의 전압 레귤레이터.
  17. 제 16 항에 있어서,
    상기 조정 전압은 상기 플래시 메모리 장치의 프로그램 전압, 프로그램 검증 전압, 독출 전압 중 어느 하나인 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  18. 제 15 항에 있어서,
    상기 조정 전압은 상기 플래시 메모리 장치의 비트 라인 전압, 벌크 전압 중 어느 하나인 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  19. 제 1 항에 있어서,
    제 1 동작 모드 및 제 2 동작 모드를 포함하는 동작 모드들에 따라 상기 모드 선택신호를 발생하는 제어 로직을 더 포함하는 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  20. 제 19 항에 있어서,
    상기 제 1 동작 모드는 상기 제 1 스위치를 선택하고 상기 제 2 동작 모드는 상기 제 2 스위치를 선택하는 모드인 것을 특징으로 하는 플래시 메모리 장치의 전압 레귤레이터.
  21. 제 20 항에 있어서,
    상기 제어 로직은 상기 내부 펌핑 전압의 레벨이 소정 레벨 이상인 경우에는 상기 제 1 동작 모드로 상기 모드 선택신호를 출력하는 플래시 메모리 장치의 전압 레귤레이터.
  22. 제 21 항에 있어서,
    상기 내부 펌핑 전압의 레벨을 감지하여 상기 소정 레벨 이상인지의 여부를 검출하는 레벨 검출기를 더 포함하는 플래시 메모리 장치의 전압 레귤레이터.
  23. 행들과 열들로 배열된 메모리 셀들의 어레이;
    상기 행들 중 어느 하나를 선택하고, 상기 선택된 워드 라인을 워드 라인 전압으로 구동하는 행 디코더 회로;
    내부 펌핑 전압을 발생하도록 구성된 펌프 회로; 그리고
    외부 고전압 및 상기 내부 펌핑 전압을 입력받아 상기 워드 라인 전압을 발생하는 전압 레귤레이터를 포함하며,
    상기 전압 레귤레이터는,
    모드 선택 신호에 응답하여 상기 외부 고전압과 상기 내부 펌핑 전압 중 하나를 선택하고, 상기 선택된 전압을 제 1 노드로 공급하는 선택회로;
    제 1 전류 구동 능력을 가지며, 제 1 스위치 제어신호에 응답하여 상기 제 1 노드의 충전 전류를 제 2 노드로 공급하는 제 1 스위치;
    상기 제 1 전류 구동 능력보다 적은 제 2 전류 구동 능력을 가지며, 제 2 스위치 제어신호에 응답하여 상기 제 1 노드의 충전 전류를 제 2 노드로 공급하는 제 2 스위치;
    상기 제 2 노드의 전압을 분배하여 분배 전압을 생성하는 전압 분배기;
    상기 모드 선택신호에 의해서 활성화되며, 상기 분배 전압이 기준 전압보다 높은 지의 여부에 따라 상기 제 1 스위치 제어신호를 생성하는 제 1 비교회로; 그리고
    상기 모드 선택신호에 의해서 활성화되며, 상기 분배 전압이 상기 기준 전압보다 높은 지의 여부에 따라 상기 제 2 스위치 제어신호를 생성하는 제 2 비교회로를 포함하며, 상기 제 2 노드의 전압은 상기 워드 라인 전압으로서 출력되는 것을 특징으로 하는 플래시 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제 1 및 제 2 스위치들 각각은 상기 제 1 노드와 상기 제 2 노드 사이에 병렬 연결되는 복수의 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  25. 제 24 항에 있어서,
    상기 제 1 스위치의 PMOS 트랜지스터들은 상기 제 1 스위치 제어 신호에 의 해서 제어되고, 상기 제 2 스위치의 PMOS 트랜지스터들은 상기 제 2 스위치 제어 신호에 의해서 제어되는 것을 특징으로 하는 플래시 메모리 장치.
  26. 제 23 항에 있어서,
    상기 제 1 비교 회로는 상기 모드 선택 신호가 상기 플래시 메모리 장치의 가속 프로그램 모드를 나타낼 때 동작하고, 상기 제 2 비교회로는 상기 모드 선택 신호가 상기 플래시 메모리 장치의 정상 동작 모드를 나타낼 때 동작하는 것을 특징으로 하는 플래시 메모리 장치.
  27. 제 23 항에 있어서,
    상기 워드 라인 전압은 프로그램 전압, 프로그램 검증 전압, 그리고 독출 전압 중 어느 하나인 것을 특징으로 하는 플래시 메모리 장치.
  28. 제 23 항에 있어서,
    상기 제 1 스위치는 상기 제 1 전류 구동 능력을 가지며 상기 제 1 스위치 제어 신호에 의해서 제어되는 제 1 PMOS 트랜지스터로 구성되고, 상기 제 2 스위치는 상기 제 2 전류 구동 능력을 가지며 상기 제 2 스위치 제어 신호에 의해서 제어되는 제 2 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 플래시 메모리 장치.
  29. 제 23 항에 있어서,
    가속 프로그램 모드 및 정상 동작 모드를 포함하는 동작 모드들에 따라 상기 모드 선택 신호를 발생하는 제어 로직을 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  30. 제 29 항에 있어서,
    상기 내부 펌핑 전압의 레벨을 검출하여 소정의 레벨 이상인 경우 상기 제어 로직으로 플래그 신호를 전달하는 레벨 검출기를 더 포함하는 플래시 메모리 장치.
  31. 제 30 항에 있어서,
    상기 제어 로직은 상기 플래그 신호에 응답하여 정상 동작 모드인 경우에도 상기 제 1 스위치를 선택하도록 상기 제 1 비교기를 활성화하는 플래시 메모리 장치.
KR1020060054026A 2006-06-15 2006-06-15 플래시 메모리 장치의 전압 레귤레이터 KR100733953B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060054026A KR100733953B1 (ko) 2006-06-15 2006-06-15 플래시 메모리 장치의 전압 레귤레이터
US11/760,829 US7512010B2 (en) 2006-06-15 2007-06-11 Voltage regulator for flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060054026A KR100733953B1 (ko) 2006-06-15 2006-06-15 플래시 메모리 장치의 전압 레귤레이터

Publications (1)

Publication Number Publication Date
KR100733953B1 true KR100733953B1 (ko) 2007-06-29

Family

ID=38373807

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060054026A KR100733953B1 (ko) 2006-06-15 2006-06-15 플래시 메모리 장치의 전압 레귤레이터

Country Status (2)

Country Link
US (1) US7512010B2 (ko)
KR (1) KR100733953B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101098398B1 (ko) * 2009-01-06 2011-12-26 미쓰비시덴키 가부시키가이샤 복수의 동작 모드를 갖는 반도체장치
KR20200069903A (ko) * 2018-12-07 2020-06-17 삼성전자주식회사 전압 발생기 및 이의 동작 방법

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769255B1 (ko) * 2006-05-24 2007-10-22 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 고전압 발생회로
KR100829791B1 (ko) * 2006-10-12 2008-05-19 삼성전자주식회사 플래시 메모리 장치의 전압 공급 회로, 이를 포함하는 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 전압 공급 방법
US7548467B2 (en) * 2006-12-28 2009-06-16 Samsung Electronics Co., Ltd. Bias voltage generator and method generating bias voltage for semiconductor memory device
KR101354608B1 (ko) * 2007-09-21 2014-01-22 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
US9305609B2 (en) 2008-04-30 2016-04-05 Micron Technology, Inc. System and method of command based and current limit controlled memory device power up
KR101122462B1 (ko) * 2009-11-02 2012-03-02 고려대학교 산학협력단 축차 비교형 아날로그/디지털 변환기 및 시간-인터리브드 축차 비교형 아날로그/디지털 변환기
KR101874408B1 (ko) 2011-11-09 2018-07-05 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
US9148056B2 (en) * 2014-01-08 2015-09-29 Freescale Semiconductor, Inc. Voltage regulation system for integrated circuit
SG11201701477QA (en) 2014-08-26 2017-03-30 Toshiba Kk Voltage generation circuit
TWI557748B (zh) * 2014-09-03 2016-11-11 Toshiba Kk Voltage generation circuit
CN105810244B (zh) * 2014-12-30 2019-10-18 北京兆易创新科技股份有限公司 一种电压转换的控制方法、装置和一种快闪存储器
US9728231B1 (en) * 2016-05-03 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Device and method for data-writing
US10522226B2 (en) * 2018-05-01 2019-12-31 Silicon Storage Technology, Inc. Method and apparatus for high voltage generation for analog neural memory in deep learning artificial neural network
US11404129B1 (en) 2021-02-05 2022-08-02 Micron Technology, Inc. Power architecture for non-volatile memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729386A (ja) * 1993-07-13 1995-01-31 Hitachi Ltd フラッシュメモリ及びマイクロコンピュータ
KR0170518B1 (ko) * 1995-12-16 1999-03-30 김광호 승압 전원을 사용하는 디램 장치의 전원 공급 회로
KR20000038583A (ko) * 1998-12-08 2000-07-05 김영환 내부전압 발생장치
KR20030004692A (ko) * 2001-07-06 2003-01-15 삼성전자 주식회사 동작모드에 따라 구별된 전원전압을 사용하는 로우디코더를 가지는 반도체 메모리 장치 및 그에 따른 로우디코더의 제어방법
KR20040059755A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 저전압 동작 특성을 개선한 내부전압 발생장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW423162B (en) * 1997-02-27 2001-02-21 Toshiba Corp Power voltage supplying circuit and semiconductor memory including the same
JP4149637B2 (ja) 2000-05-25 2008-09-10 株式会社東芝 半導体装置
JP2002258955A (ja) * 2001-02-27 2002-09-13 Toshiba Corp 半導体装置
JP2003015751A (ja) 2001-07-03 2003-01-17 Matsushita Electric Ind Co Ltd 高電圧発生回路
KR100553681B1 (ko) 2003-03-06 2006-02-24 삼성전자주식회사 전압 레귤레이터 회로 및 그것을 이용한 불 휘발성 반도체메모리 장치
KR100723488B1 (ko) * 2005-06-16 2007-05-31 삼성전자주식회사 플래쉬 메모리 장치의 프로그램 동작을 위한 고전압 발생회로 및 고전압 발생 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0729386A (ja) * 1993-07-13 1995-01-31 Hitachi Ltd フラッシュメモリ及びマイクロコンピュータ
KR0170518B1 (ko) * 1995-12-16 1999-03-30 김광호 승압 전원을 사용하는 디램 장치의 전원 공급 회로
KR20000038583A (ko) * 1998-12-08 2000-07-05 김영환 내부전압 발생장치
KR20030004692A (ko) * 2001-07-06 2003-01-15 삼성전자 주식회사 동작모드에 따라 구별된 전원전압을 사용하는 로우디코더를 가지는 반도체 메모리 장치 및 그에 따른 로우디코더의 제어방법
KR20040059755A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 저전압 동작 특성을 개선한 내부전압 발생장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101098398B1 (ko) * 2009-01-06 2011-12-26 미쓰비시덴키 가부시키가이샤 복수의 동작 모드를 갖는 반도체장치
US8120983B2 (en) 2009-01-06 2012-02-21 Mitsubishi Electric Corporation Semiconductor device having plurality of operation modes
KR20200069903A (ko) * 2018-12-07 2020-06-17 삼성전자주식회사 전압 발생기 및 이의 동작 방법
KR102609558B1 (ko) 2018-12-07 2023-12-04 삼성전자주식회사 전압 발생기 및 이의 동작 방법

Also Published As

Publication number Publication date
US20070297238A1 (en) 2007-12-27
US7512010B2 (en) 2009-03-31

Similar Documents

Publication Publication Date Title
KR100733953B1 (ko) 플래시 메모리 장치의 전압 레귤레이터
US7795952B2 (en) Regulation of recovery rates in charge pumps
JP4738347B2 (ja) 半導体装置及び半導体装置の制御方法
US7551507B2 (en) Power supply circuit and semiconductor memory
US7902905B2 (en) Booster circuit and voltage supply circuit
US7999605B2 (en) Voltage generator and memory device including of the same
US6927620B2 (en) Semiconductor device having a boosting circuit to suppress current consumption
US7439797B2 (en) Semiconductor device including a high voltage generation circuit and method of generating a high voltage
US7439794B2 (en) Power source circuit
KR100784861B1 (ko) 플래시 메모리 장치 및 그것을 위한 전압 발생회로
US20120268179A1 (en) Voltage generator and method of generating voltage
KR100309602B1 (ko) 전위검출회로에서의전력소비를감소시키는반도체장치
KR101086858B1 (ko) 라이트 전압을 생성하는 비휘발성 반도체 메모리 회로
US11062776B2 (en) Nonvolatile memory device and memory system including thereof
KR100522498B1 (ko) 승압 전압을 정확하고 빠르게 조정할 수 있는 불휘발성반도체 메모리 장치
KR102499388B1 (ko) 음의 전압 생성 장치를 포함하는 메모리 장치
US7881129B2 (en) High voltage regulator for non-volatile memory device
WO2000029919A1 (en) Rapid on chip voltage generation for low power integrated circuits
KR20110091993A (ko) 전압 생성 회로 및 이를 구비한 반도체 메모리 장치
KR20070091175A (ko) 반도체 장치 및 반도체 장치의 제어 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 13