KR101874408B1 - 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

비휘발성 메모리 장치는 전압 공급 컨트롤러, 전압 레귤레이터, 로우 디코더 및 메모리 셀 어레이를 포함한다. 전압 공급 컨트롤러는 전원 전압의 레벨을 검출하여 검출 신호를 발생하고, 검출 신호 및 외부 고전압에 기초하여 전원 전압의 공급이 중단되는지 여부에 따라 가변되는 제1 내부 전압을 발생한다. 전압 레귤레이터는 제1 내부 전압에 기초하여 복수의 제2 내부 전압들을 발생한다. 로우 디코더는 복수의 워드 라인들에 복수의 제2 내부 전압들을 제공한다. 메모리 셀 어레이는 복수의 워드 라인들 및 복수의 비트 라인들에 연결되는 복수의 메모리 셀들을 구비한다.

Description

비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 비휘발성 메모리 장치는 메모리 셀에 데이터를 저장하는 기입 동작 및 메모리 셀에 저장된 데이터를 삭제하는 소거 동작 등을 수행하는 경우에 전원 전압보다 높은 고전압이 요구되며, 따라서 비휘발성 메모리 장치는 고전압 발생기를 포함한다. 최근에는 소모 전류를 감소시키기 위하여, 외부에서 공급되는 고전압을 직접 이용하여 상기 기입 동작 및 소거 동작 등을 수행하는 비휘발성 메모리 장치가 사용되고 있다.
본 발명의 일 목적은 외부에서 공급되는 고전압에 기초하여 안정적이고 효율적으로 동작할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 비휘발성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 전압 공급 컨트롤러, 전압 레귤레이터, 로우 디코더 및 메모리 셀 어레이를 포함한다. 상기 전압 공급 컨트롤러는 전원 전압의 레벨을 검출하여 검출 신호를 발생하고, 상기 검출 신호 및 외부 고전압에 기초하여 상기 전원 전압의 공급이 중단되는지 여부에 따라 가변되는 제1 내부 전압을 발생한다. 상기 전압 레귤레이터는 상기 제1 내부 전압에 기초하여 복수의 제2 내부 전압들을 발생한다. 상기 로우 디코더는 복수의 워드 라인들에 상기 복수의 제2 내부 전압들을 제공한다. 상기 메모리 셀 어레이는 상기 복수의 워드 라인들 및 복수의 비트 라인들에 연결되는 복수의 메모리 셀들을 구비한다.
상기 제1 내부 전압은 상기 전원 전압이 정상 레벨을 가지는 경우에 상기 외부 고전압의 레벨과 동일한 제1 전압 레벨을 가지고, 상기 전원 전압이 비정상 레벨을 가지는 경우에 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 가질 수 있다.
일 실시예에서, 전압 공급 컨트롤러는 검출부 및 제어부를 포함할 수 있다. 상기 검출부는 상기 외부 고전압 및 접지 전압을 기초로 상기 전원 전압의 레벨을 검출하여 상기 검출 신호를 발생할 수 있다. 상기 제어부는 상기 전원 전압이 상기 정상 레벨을 가지는 경우에 상기 검출 신호에 응답하여 상기 외부 고전압을 상기 제1 내부 전압으로 출력하고, 상기 전원 전압이 상기 비정상 레벨을 가지는 경우에 상기 검출 신호에 응답하여 상기 외부 고전압의 출력을 차단할 수 있다.
상기 검출부는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 PMOS 트랜지스터는 상기 외부 고전압이 인가되는 제1 단자, 상기 전원 전압이 인가되는 게이트 단자 및 상기 검출 신호를 제공하는 제2 단자를 포함할 수 있다. 상기 제1 NMOS 트랜지스터는 상기 제1 PMOS 트랜지스터의 제2 단자와 연결되는 제1 단자, 상기 전원 전압이 인가되는 게이트 단자 및 상기 접지 전압이 인가되는 제2 단자를 포함할 수 있다.
상기 제어부는 제2 PMOS 트랜지스터 및 제3 PMOS 트랜지스터를 포함할 수 있다. 상기 제2 PMOS 트랜지스터는 상기 외부 고전압이 인가되는 제1 단자, 상기 검출 신호가 인가되는 게이트 단자 및 제2 단자를 포함할 수 있다. 상기 제3 PMOS 트랜지스터는 상기 제2 PMOS 트랜지스터의 제2 단자와 연결되는 제1 단자, 스위치 인에이블 신호가 인가되는 게이트 단자 및 상기 제1 내부 전압을 제공하는 제2 단자를 포함할 수 있다.
상기 제2 전압 레벨은 상기 접지 전압의 레벨과 동일할 수 있다.
일 실시예에서, 전압 공급 컨트롤러는 검출부 및 제어부를 포함할 수 있다. 상기 검출부는 상기 외부 고전압 및 접지 전압을 기초로 상기 전원 전압의 레벨을 검출하여 상기 검출 신호를 발생할 수 있다. 상기 제어부는 상기 전원 전압이 상기 정상 레벨을 가지는 경우에 상기 검출 신호에 응답하여 상기 외부 고전압을 상기 제1 내부 전압으로 출력하고, 상기 전원 전압이 상기 비정상 레벨을 가지는 경우에 상기 검출 신호에 응답하여 상기 외부 고전압의 레벨을 감소시키고 상기 레벨 다운된 외부 고전압을 상기 제1 내부 전압으로 출력할 수 있다.
상기 검출부는 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 PMOS 트랜지스터는 상기 외부 고전압이 인가되는 제1 단자, 상기 전원 전압이 인가되는 게이트 단자 및 상기 검출 신호를 제공하는 제2 단자를 포함할 수 있다. 상기 제1 NMOS 트랜지스터는 상기 제1 PMOS 트랜지스터의 제2 단자와 연결되는 제1 단자, 상기 전원 전압이 인가되는 게이트 단자 및 상기 접지 전압이 인가되는 제2 단자를 포함할 수 있다.
상기 제어부는 제2 NMOS 트랜지스터 및 제3 NMOS 트랜지스터를 포함할 수 있다. 상기 제2 NMOS 트랜지스터는 상기 외부 고전압이 인가되는 제1 단자, 상기 검출 신호가 인가되는 게이트 단자 및 상기 접지 전압이 인가되는 제2 단자를 포함할 수 있다. 상기 제3 NMOS 트랜지스터는 상기 제2 NMOS 트랜지스터의 제1 단자와 연결되는 제1 단자, 스위치 인에이블 신호가 인가되는 게이트 단자 및 상기 제1 내부 전압을 제공하는 제2 단자를 포함할 수 있다.
일 실시예에서, 전압 공급 컨트롤러는 검출부 및 제어부를 포함할 수 있다. 상기 검출부는 상기 외부 고전압 및 접지 전압을 기초로 상기 전원 전압의 레벨을 검출하여 상기 검출 신호를 발생할 수 있다. 상기 제어부는 상기 전원 전압이 상기 정상 레벨을 가지는 경우에 상기 검출 신호에 응답하여 상기 외부 고전압을 상기 제1 내부 전압으로 출력하고, 상기 전원 전압이 상기 비정상 레벨을 가지는 경우에 상기 검출 신호 및 선택 신호에 응답하여 상기 외부 고전압의 출력을 차단하거나 상기 외부 고전압의 레벨을 감소시키고 상기 레벨 다운된 외부 고전압을 상기 제1 내부 전압으로 출력할 수 있다.
상기 비휘발성 메모리 장치는 차지 펌프를 더 포함할 수 있다. 상기 차지 펌프는 상기 전원 전압을 수신하고, 차지 펌핑 동작을 수행하여 제3 내부 전압을 발생할 수 있다. 이 경우, 상기 전압 레귤레이터는 모드 선택 신호에 기초하여 상기 제1 내부 전압 및 상기 제3 내부 전압 중 하나를 선택하고, 상기 선택된 내부 전압에 기초하여 상기 복수의 제2 내부 전압들을 발생할 수 있다.
상기 비휘발성 메모리 장치는 입출력 회로 및 제어 회로를 더 포함할 수 있다. 상기 입출력 회로는 상기 복수의 비트 라인들에 연결되고, 상기 메모리 셀 어레이에 프로그램 될 기입 데이터를 저장하거나 상기 메모리 셀 어레이로부터 감지된 독출 데이터를 저장할 수 있다. 상기 제어 회로는 상기 전압 공급 컨트롤러, 상기 전압 레귤레이터, 상기 로우 디코더 및 상기 입출력 회로의 동작을 제어할 수 있다.
상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(single level memory cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(multi level memory cell; MLC)들일 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 메모리 시스템은 전압 공급 컨트롤러, 비휘발성 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 전압 공급 컨트롤러는 전원 전압의 레벨을 검출하여 검출 신호를 발생하고, 상기 검출 신호 및 외부 고전압에 기초하여 상기 전원 전압의 공급이 중단되는지 여부에 따라 가변되는 제1 내부 전압을 발생한다. 상기 비휘발성 메모리 장치는 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 구비하고, 상기 제1 내부 전압을 기초로 복수의 제2 내부 전압들을 발생하여 상기 복수의 워드 라인들에 제공한다. 상기 메모리 컨트롤러는 상기 비휘발성 메모리 장치의 동작을 제어한다.
상기 비휘발성 메모리 장치는 전압 레귤레이터, 로우 디코더 및 메모리 셀 어레이를 포함할 수 있다. 상기 전압 레귤레이터는 상기 제1 내부 전압에 기초하여 상기 복수의 제2 내부 전압들을 발생할 수 있다. 상기 로우 디코더는 상기 복수의 워드 라인들에 상기 복수의 제2 내부 전압들을 제공할 수 있다. 상기 메모리 셀 어레이는 상기 복수의 메모리 셀들을 구비할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 검출 신호 및 외부 고전압에 기초하여 전원 전압의 공급이 중단되는지 여부에 따라 가변되는 제1 내부 전압을 발생하는 전압 공급 컨트롤러를 포함한다. 상기 전압 공급 컨트롤러는 상기 전원 전압의 공급이 중단되는 경우에 상기 외부 고전압의 출력을 차단하거나 레벨 다운된 외부 고전압을 상기 제1 내부 전압으로 출력함으로써, 비휘발성 메모리 장치에 포함된 트랜지스터의 손상을 방지하고 비휘발성 메모리 장치의 소모 전류를 감소시키며 동작 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2a, 2b 및 2c는 도 1의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 3은 도 1의 비휘발성 메모리 장치에 포함되는 전압 공급 컨트롤러의 일 예를 나타내는 회로도이다.
도 4는 도 3의 전압 공급 컨트롤러의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 1의 비휘발성 메모리 장치에 포함되는 전압 공급 컨트롤러의 다른 예를 나타내는 회로도이다.
도 6은 도 5의 전압 공급 컨트롤러의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 1의 비휘발성 메모리 장치에 포함되는 전압 공급 컨트롤러의 또 다른 예를 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 10은 도 8의 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 11은 도 9의 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 12는 본 발명의 실시예들에 따른 전압 공급 컨트롤러를 포함하는 집적 회로를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 비휘발성 메모리 장치(100)는 전압 공급 컨트롤러(110), 전압 레귤레이터(120), 로우 디코더(130) 및 메모리 셀 어레이(140)를 포함한다. 비휘발성 메모리 장치(100)는 차지 펌프(150), 입출력 회로(160) 및 제어 회로(170)를 더 포함할 수 있다.
도 1의 비휘발성 메모리 장치(100)는 외부 고전압(EVPP)을 직접적으로 이용하여 프로그램 동작 및 소거 동작 등을 수행할 수 있으며, 예를 들어 플래시 메모리 장치일 수 있다. 이하, 플래시 메모리 장치를 중심으로 본 발명의 실시예들을 설명하지만, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistance Random Access Memory), 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
전압 공급 컨트롤러(110)는 전원 전압(VCC)의 레벨을 검출하여 검출 신호(DS)를 발생하고, 검출 신호(DS) 및 외부 고전압(EVPP)에 기초하여 전원 전압(VCC)의 공급이 중단되는지 여부에 따라 가변되는 제1 내부 전압(IVPP1)을 발생한다. 예를 들어, 제1 내부 전압(IVPP1)은 전원 전압(VCC)이 정상 레벨을 가지는 경우에 외부 고전압(EVPP)의 레벨과 동일한 제1 전압 레벨을 가지고, 전원 전압(VCC)이 비정상 레벨을 가지는 경우에 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 가질 수 있다. 외부 고전압(EVPP)의 활성화 레벨은 전원 전압(VCC)의 활성화 레벨보다 높을 수 있다. 전압 공급 컨트롤러(110)는 검출부(112) 및 제어부(114)를 포함할 수 있다.
검출부(112)는 외부 고전압(EVPP) 및 접지 전압을 기초로 전원 전압(VCC)의 레벨을 검출하여 검출 신호(DS)를 발생할 수 있다. 제어부(114)는 전원 전압(VCC)이 상기 정상 레벨을 가지는 경우에 검출 신호(DS)에 응답하여 외부 고전압(EVPP)을 제1 내부 전압(IVPP1)으로 출력할 수 있다. 일 실시예에서, 제어부(114)는 전원 전압(VCC)이 상기 비정상 레벨을 가지는 경우에 검출 신호(DS)에 응답하여 외부 고전압(EVPP)의 출력을 차단할 수 있다. 다른 실시예에서, 제어부(114)는 전원 전압(VCC)이 상기 비정상 레벨을 가지는 경우에 검출 신호(DS)에 응답하여 외부 고전압(EVPP)의 레벨을 감소시키고 상기 레벨 다운된 외부 고전압을 제1 내부 전압(IVPP1)으로 출력할 수 있다. 검출부(112) 및 제어부(114)의 구체적인 구성 및 동작은 도 3, 4, 5, 6 및 7을 참조하여 후술한다.
전압 레귤레이터(120)는 제1 내부 전압(IVPP1)에 기초하여 복수의 제2 내부 전압들(IVPP2)을 발생한다. 복수의 제2 내부 전압들(IVPP2)은 워드 라인 전압들이라고 부르기도 한다. 로우 디코더(130)에 제공되는 복수의 제2 내부 전압들(IVPP2)은 전원 전압(VCC)보다 높은 전압 레벨을 가질 수 있으며, 비휘발성 메모리 장치(100)의 동작 모드에 따른 프로그램 전압, 검증 전압, 독출 전압 및 소거 전압 등을 포함할 수 있다. 도시하지는 않았지만, 전압 레귤레이터(120)는 제1 내부 전압(IVPP1)에 기초하여 입출력 회로(160)에 제공되는 비트 라인 전압들을 더 발생할 수 있으며, 상기 비트라인 전압들은 프로그램 허용 전압, 프로그램 금지 전압 및 프리차지 전압 등을 포함할 수 있다.
로우 디코더(130)는 복수의 워드 라인들(WL)에 복수의 제2 내부 전압들(IVPP2)을 제공한다. 예를 들어, 로우 디코더(130)는 로우 어드레스(XADD)에 기초하여 하나의 워드 라인을 선택하는 방식으로 선택 워드 라인에 연결된 복수의 메모리 셀들을 선택할 수 있다. 구체적으로, 기입 모드에서 프로그램 전압 및 검증 전압이 상기 선택 워드 라인에 인가되고, 독출 모드에서 독출 전압이 상기 선택 워드 라인에 인가되며, 소거 모드에서 소거 전압이 상기 선택 워드 라인에 인가될 수 있다.
메모리 셀 어레이(140)는 복수의 워드 라인들(WL)과 복수의 비트 라인들(BL)에 각각 연결되는 복수의 메모리 셀들을 포함한다. 도 2a, 2b 및 2c를 참조하여 후술하는 바와 같이, 상기 복수의 메모리 셀들은 각각 NAND 또는 NOR 플래시 메모리 셀들일 수 있으며, 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다.
일 실시예에서, 상기 복수의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(Single Level memory Cell; SLC)들 또는 복수의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(Multi Level memory Cell; MLC)들일 수 있다. 멀티 레벨 메모리 셀의 경우에 기입 모드에서의 프로그램 방식은 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식이 적용될 수 있다.
차지 펌프(150)는 전원 전압(VCC)을 수신하고, 차지 펌핑 동작을 수행하여 제3 내부 전압(IVPP3) 발생할 수 있다. 예를 들어, 차지 펌프(150)는 딕슨 펌프(Dickson's pump), 4상 차지 펌프(4-phase charge pump), 플로팅-웰 차지 펌프(floating-well charge pump; FWCP) 등과 같은 다양한 형태로 구현될 수 있다. 비휘발성 메모리 장치(100)가 차지 펌프(150)를 더 포함하는 경우에, 전압 레귤레이터(120)는 모드 선택 신호(MS)에 기초하여 제1 내부 전압(IVPP1) 및 제3 내부 전압(IVPP3) 중 하나를 선택하고, 상기 선택된 내부 전압에 기초하여 복수의 제2 내부 전압들(IVPP2)을 발생할 수 있다. 모드 선택 신호(MS)는 제어 회로(170)에서 제공될 수 있다.
입출력 회로(160)는 복수의 비트 라인들(BL)에 연결되고, 메모리 셀 어레이(140)에 프로그램 될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(140)로부터 감지된 독출 데이터를 저장할 수 있다. 입출력 회로(160)는 복수의 비트 라인들(BL)에 상응하는 복수의 페이지 버퍼(162)들을 포함하며, 열 어드레스(YADD)에 기초하여 비트 라인을 선택하는 열 디코더(column decoder, 미도시)를 포함할 수 있다. 페이지 버퍼(162)들은 복수의 데이터 래치들을 각각 포함할 수 있으며, 비휘발성 메모리 장치(100)의 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 입출력 회로(160)는 상기 기입 모드에서 기입 드라이버로서 동작할 수 있으며, 상기 독출 모드에서 감지 증폭기로서 동작할 수 있다. 입출력 회로(160)는 상기 기입 모드의 프로그램 동작에서 외부로부터 제공되는 기입 데이터를 로딩하고 기입 데이터에 따라서 프로그램 허용 전압 또는 프로그램 금지 전압을 각각의 비트 라인에 인가하며, 프로그램 동작이 수행된 후에는 프로그램이 성공적으로 수행되었는지를 판단하기 위한 검증 동작을 수행할 수 있다. 입출력 회로(160)는 상기 독출 모드에서 각 비트 라인의 전압을 감지하여 독출 데이터를 출력할 수 있다. 한편, 실시예에 따라서, 입출력 회로(160)는 문턱 전압을 검증하기 위한 패스-패일 검출기의 기능을 수행할 수도 있다.
제어 회로(170)는 비휘발성 메모리 장치(100)의 전반적인 동작을 제어할 수 있으며, 전압 공급 컨트롤러(110), 전압 레귤레이터(120), 로우 디코더(130) 및 입출력 회로(160)의 동작을 제어할 수 있다.
도시하지는 않았지만, 전압 레귤레이터(120), 로우 디코더(130), 메모리 셀 어레이(140), 입출력 회로(160) 및 제어 회로(170) 또한 전원 전압(VCC)을 공급받을 수 있다.
비휘발성 메모리 장치는 기입 동작 및 소거 동작 등을 수행하는 경우에 전원 전압보다 높은 고전압이 요구된다. 비휘발성 메모리 장치에 포함되는 차지 펌프 등을 이용하여 고전압을 발생하는 경우에는 비휘발성 메모리 장치가 상대적으로 많은 전류를 소모하게 된다. 소모 전류를 감소시키기 위하여, 전원 전압과는 별도로 외부에서 공급되는 고전압을 직접 이용하여 기입 동작 및 소거 동작 등을 수행하는 비휘발성 메모리 장치가 사용되고 있다. 하지만 종래의 비휘발성 메모리 장치에서는, 정전과 같은 사고 또는 전원의 불안정한 변동(fluctuation) 등으로 인하여 전원 전압의 공급이 중단(shut off)되더라도, 상기 외부 고전압은 지속적으로 비휘발성 메모리 장치에 공급될 수 있다. 지속적으로 공급되는 상기 외부 고전압에 의하여, 누설 전류가 발생되거나 비휘발성 메모리 장치 내의 트랜지스터의 항복(breakdown) 현상이 유발될 수 있으며, 따라서 비휘발성 메모리 장치의 소모 전류가 증가하거나 비휘발성 메모리 장치가 오동작하는 문제가 있었다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는, 검출 신호(DS) 및 외부 고전압(EVPP)에 기초하여 전원 전압(VCC)의 공급이 중단되는지 여부에 따라 가변되는 제1 내부 전압(IVPP1)을 발생하는 전압 공급 컨트롤러(110)를 포함한다. 전압 공급 컨트롤러(110)는 전원 전압(VCC)이 상기 정상 레벨을 가지는 경우에 외부 고전압(EVPP)을 제1 내부 전압(IVPP1)으로 출력하며, 전원 전압(VCC)이 상기 비정상 레벨을 가지는 경우에 외부 고전압(EVPP)의 출력을 차단하거나 외부 고전압(EVPP)의 레벨을 감소시키고 상기 레벨 다운된 외부 고전압을 제1 내부 전압(IVPP1)으로 출력할 수 있다. 따라서, 비휘발성 메모리 장치(100)는 외부 고전압(EVPP)을 이용하여 안정적이고 효율적으로 기입 동작 및 소거 동작 등을 수행할 수 있으며, 소모 전류가 감소되고 동작 성능이 향상될 수 있다.
도 2a, 2b 및 2c는 도 1의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 2a는 NOR형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이고, 도 2b는 NAND형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이며, 도 2c는 수직형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.
도 2a를 참조하면, 메모리 셀 어레이(140a)는 복수의 메모리 셀(MC1)들을 포함할 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), ..., WL(n)) 중 하나에 공통으로 연결될 수 있다. 예를 들어, 제1열에 배열된 메모리 셀들은 제1 비트 라인(WL(1))과 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있다. 제1행에 배열된 메모리 셀들의 게이트 단자들은 제1 워드 라인(WL(1))에 공통으로 연결될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다. NOR형 플래시 메모리 장치는 바이트(byte) 단위 또는 워드(word) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(block, 144a) 단위로 소거 동작을 수행할 수 있다.
도 2b를 참조하면, 메모리 셀 어레이(140b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
NAND형 플래시 메모리 장치는 페이지(page, 142b) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(144b) 단위로 소거 동작을 수행한다. 한편, 실시예에 따라서, 페이지 버퍼(도 1의 162)들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아가며 순차적으로 수행될 수 있다.
도 2c를 참조하면, 메모리 셀 어레이(140b)는 수직 구조를 가지는 복수의 스트링(146c)들을 포함할 수 있다. 스트링(146c)은 제2 방향을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(146c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향으로 연장되며 상기 제1 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
도 2c의 메모리 셀 어레이(140c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(146c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 3은 도 1의 비휘발성 메모리 장치에 포함되는 전압 공급 컨트롤러의 일 예를 나타내는 회로도이다.
도 3을 참조하면, 전압 공급 컨트롤러(110a)는 검출부(112) 및 제어부(114a)를 포함할 수 있다.
검출부(112)는 외부 고전압(EVPP) 및 접지 전압(VSS)을 기초로 전원 전압(VCC)의 레벨을 검출하여 검출 신호(DS)를 발생할 수 있으며, 제1 PMOS 트랜지스터(MP11) 및 제1 NMOS 트랜지스터(MN11)를 포함할 수 있다.
제1 PMOS 트랜지스터(MP11)는 외부 고전압(EVPP)이 인가되는 제1 단자(예를 들어, 소스), 전원 전압(VCC)이 인가되는 게이트 단자 및 검출 신호(DS)를 제공하는 제2 단자(예를 들어, 드레인)를 포함할 수 있다. 제1 NMOS 트랜지스터(MN11)는 제1 PMOS 트랜지스터(MP11)의 제2 단자와 연결되는 제1 단자(예를 들어, 드레인), 전원 전압(VCC)이 인가되는 게이트 단자 및 접지 전압(VSS)이 인가되는 제2 단자(예를 들어, 소스)를 포함할 수 있다.
제어부(114a)는 전원 전압(VCC)이 상기 정상 레벨을 가지는 경우에 검출 신호(DS)에 응답하여 외부 고전압(EVPP)을 제1 내부 전압(IVPP1)으로 출력하고, 전원 전압(VCC)이 상기 비정상 레벨을 가지는 경우에 검출 신호(DS)에 응답하여 외부 고전압(EVPP)의 출력을 차단할 수 있다. 제어부(114a)는 제2 PMOS 트랜지스터(MP12) 및 제3 PMOS 트랜지스터(MP13)를 포함할 수 있다.
제2 PMOS 트랜지스터(MP12)는 외부 고전압(EVPP)이 인가되는 제1 단자(예를 들어, 소스), 검출 신호(DS)가 인가되는 게이트 단자 및 제2 단자(예를 들어, 드레인)를 포함할 수 있다. 제3 PMOS 트랜지스터(MP13)는 상기 제2 PMOS 트랜지스터(MP12)의 제2 단자와 연결되는 제1 단자(예를 들어, 소스), 스위치 인에이블 신호(SE)가 인가되는 게이트 단자 및 제1 내부 전압(IVPP1)을 제공하는 제2 단자(예를 들어, 드레인)를 포함할 수 있다. 스위치 인에이블 신호(SE)는 제어 회로(도 1의 170)에서 제공될 수 있다.
도 4는 도 3의 전압 공급 컨트롤러의 동작을 설명하기 위한 타이밍도이다.
도 3 및 4를 참조하면, 시간 t1에서, 전원 전압(VCC)이 공급된다. 즉, 전원 전압(VCC)은 상기 정상 레벨을 가질 수 있다. 예를 들어, 상기 전원 전압(VCC)의 정상 레벨은 약 3.3V일 수 있다. 전원 전압(VCC)이 공급되는 경우에 제1 PMOS 트랜지스터(MP11)는 턴오프되고, 제1 NMOS 트랜지스터(MN11)는 턴온된다. 이 경우, 검출 신호(DS)는 접지 전압(VSS)의 레벨(약 0V)을 가지며, 제2 PMOS 트랜지스터(MP12)는 턴온된다. 한편, 도 4의 동작과 관련하여, 스위치 인에이블 신호(SE)는 항상 논리 로우 레벨을 가지며, 제3 PMOS 트랜지스터(MP13)는 항상 턴온되는 것으로 가정한다. 아직 외부 고전압(EVPP)이 공급되지 않았으므로, 제1 내부 전압(IVPP1)은 접지 전압(VSS)의 레벨을 가진다.
시간 t2에서, 전원 전압(VCC)이 공급되고 일정한 시간이 경과된 이후에 외부 고전압(EVPP)이 공급된다. 즉, 외부 고전압(EVPP)은 제1 전압 레벨(Va)을 가질 수 있다. 예를 들어, 제1 전압 레벨(Va)은 약 10V 또는 약 20V일 수 있다. 전원 전압(VCC)이 계속 공급되고 있으므로 검출 신호(DS)는 접지 전압(VSS)의 레벨을 가지고, 제2 및 제3 PMOS 트랜지스터들(MP12, MP13)은 턴온 상태를 유지하며, 제어부(114a)는 외부 고전압(EVPP)을 제1 내부 전압(IVPP1)으로 출력한다. 제1 내부 전압(IVPP1)은 제1 전압 레벨(Va)을 가진다.
시간 t3에서, 전원 전압(VCC)의 공급이 중단된다. 즉, 정전 또는 전원의 불안정한 변동 등으로 인하여 전원 전압(VCC)은 상기 비정상 레벨을 가질 수 있다. 예를 들어, 상기 전원 전압(VCC)의 비정상 레벨은 약 0V일 수 있다. 전원 전압(VCC)의 공급이 중단되는 경우에 제1 PMOS 트랜지스터(MP11)는 턴온되고, 제1 NMOS 트랜지스터(MN11)는 턴오프된다. 이 경우, 검출 신호(DS)는 외부 고전압(EVPP)의 레벨과 실질적으로 동일한 상기 제1 전압 레벨을 가지며, 제2 PMOS 트랜지스터(MP12)는 턴오프된다. 따라서, 제어부(114a)는 외부 고전압(EVPP)의 출력을 차단(block)하며, 제1 내부 전압(IVPP1)은 제2 전압 레벨(Vb)을 가진다. 예를 들어, 제2 전압 레벨(Vb)은 접지 전압(VSS)의 레벨과 실질적으로 동일할 수 있다.
도 3의 전압 공급 컨트롤러(110a)는 전원 전압(VCC)의 공급이 중단되는 경우에 외부 고전압(EVPP)의 출력을 차단함으로써, 비휘발성 메모리 장치(100)에 포함된 트랜지스터의 손상을 방지하고 비휘발성 메모리 장치(100)의 소모 전류를 감소시키며 동작 성능을 향상시킬 수 있다.
도 5는 도 1의 비휘발성 메모리 장치에 포함되는 전압 공급 컨트롤러의 다른 예를 나타내는 회로도이다.
도 5를 참조하면, 전압 공급 컨트롤러(110b)는 검출부(112) 및 제어부(114b)를 포함할 수 있다.
검출부(112)는 도 3의 검출부(112)와 실질적으로 동일한 구성을 가질 수 있으며, 그에 대한 중복되는 설명은 생략하도록 한다.
제어부(114b)는 전원 전압(VCC)이 상기 정상 레벨을 가지는 경우에 검출 신호(DS)에 응답하여 외부 고전압(EVPP)을 제1 내부 전압(IVPP1)으로 출력하고, 전원 전압(VCC)이 상기 비정상 레벨을 가지는 경우에 검출 신호(DS)에 응답하여 외부 고전압(EVPP)의 레벨을 감소시키고 상기 레벨 다운된 외부 고전압을 제1 내부 전압(IVPP1)으로 출력할 수 있다. 제어부(114b)는 제2 NMOS 트랜지스터(MN12) 및 제3 NMOS 트랜지스터(MN13)를 포함할 수 있다.
제2 NMOS 트랜지스터(MN12)는 외부 고전압(EVPP)이 인가되는 제1 단자(예를 들어, 드레인), 검출 신호(DS)가 인가되는 게이트 단자 및 접지 전압(VSS)이 인가되는 제2 단자(예를 들어, 소스)를 포함할 수 있다. 제3 NMOS 트랜지스터(MN13)는 상기 제2 NMOS 트랜지스터(MN12)의 제1 단자와 연결되는 제1 단자(예를 들어, 드레인), 스위치 인에이블 신호(SE)가 인가되는 게이트 단자 및 제1 내부 전압(IVPP1)을 제공하는 제2 단자(예를 들어, 소스)를 포함할 수 있다. 스위치 인에이블 신호(SE)는 제어 회로(도 1의 170)에서 제공될 수 있다.
도 6은 도 5의 전압 공급 컨트롤러의 동작을 설명하기 위한 타이밍도이다.
도 5 및 6을 참조하면, 시간 t4에서, 전원 전압(VCC)이 공급된다. 즉, 전원 전압(VCC)은 상기 정상 레벨을 가질 수 있다. 제1 PMOS 트랜지스터(MP11)는 턴오프되고, 제1 NMOS 트랜지스터(MN11)는 턴온되고, 검출 신호(DS)는 접지 전압(VSS)의 레벨(약 0V)을 가지며, 제2 NMOS 트랜지스터(MN12)는 턴오프된다. 한편, 도 6의 동작과 관련하여, 스위치 인에이블 신호(SE)는 항상 논리 하이 레벨을 가지며, 제3 NMOS 트랜지스터(MN13)는 항상 턴온되는 것으로 가정한다. 아직 외부 고전압(EVPP)이 공급되지 않았으므로, 제1 내부 전압(IVPP1)은 접지 전압(VSS)의 레벨을 가진다.
시간 t5에서, 외부 고전압(EVPP)이 공급된다. 즉, 외부 고전압(EVPP)은 제1 전압 레벨(Va)을 가질 수 있다. 전원 전압(VCC)이 계속 공급되고 있으므로 검출 신호(DS)는 접지 전압(VSS)의 레벨을 가지고, 제2 NMOS 트랜지스터(MN12)는 턴오프 상태를 유지하고, 제3 NMOS 트랜지스터(MN13)는 턴온 상태를 유지하며, 제어부(114b)는 외부 고전압(EVPP)을 제1 내부 전압(IVPP1)으로 출력한다. 제1 내부 전압(IVPP1)은 제1 전압 레벨(Va)을 가진다.
시간 t6에서, 정전 또는 전원의 불안정한 변동 등으로 인하여 전원 전압(VCC)의 공급이 중단된다. 제1 PMOS 트랜지스터(MP11)는 턴온되고, 제1 NMOS 트랜지스터(MN11)는 턴오프되고, 검출 신호(DS)는 외부 고전압(EVPP)의 레벨과 실질적으로 동일한 제1 전압 레벨(Va)을 가지며, 제2 NMOS 트랜지스터(MN12)는 턴온된다. 따라서, 제2 NMOS 트랜지스터(MN12)와 연결되는 접지 전압(VSS)에 의하여 외부 고전압(EVPP)의 일부가 방전(discharge)되며, 외부 고전압(EVPP)의 레벨이 감소된다. 제어부(114b)는 상기 레벨 다운된 외부 고전압을 제1 내부 전압(IVPP1)으로 출력하며, 제1 내부 전압(IVPP1)은 제2 전압 레벨(Vb')을 가진다. 예를 들어, 제2 전압 레벨(Vb')은 외부 고전압(EVPP)이 방전되는 양에 따라 결정될 수 있으며, 상기 외부 고전압(EVPP)이 방전되는 양은 제2 NMOS 트랜지스터(MN12)의 크기에 따라 결정될 수 있다. 또한 제2 전압 레벨(Vb')은 제1 전압 레벨(Va)보다 낮고 접지 전압(VSS)의 레벨보다 높을 수 있다.
도 5의 전압 공급 컨트롤러(110b)는 전원 전압(VCC)의 공급이 중단되는 경우에 상기 레벨 다운된 외부 고전압을 제1 내부 전압(IVPP1)으로 출력함으로써, 비휘발성 메모리 장치(100)에 포함된 트랜지스터의 손상을 방지하고 비휘발성 메모리 장치(100)의 소모 전류를 감소시키며 동작 성능을 향상시킬 수 있다.
도 7은 도 1의 비휘발성 메모리 장치에 포함되는 전압 공급 컨트롤러의 또 다른 예를 나타내는 회로도이다.
도 7을 참조하면, 전압 공급 컨트롤러(110c)는 검출부(112) 및 제어부(114c)를 포함할 수 있다.
검출부(112)는 도 3 및 5의 검출부(112)와 실질적으로 동일한 구성을 가질 수 있으며, 그에 대한 중복되는 설명은 생략하도록 한다.
제어부(114c)는 전원 전압(VCC)이 상기 정상 레벨을 가지는 경우에 검출 신호(DS)에 응답하여 외부 고전압(EVPP)을 제1 내부 전압(IVPP1)으로 출력하고, 전원 전압(VCC)이 상기 비정상 레벨을 가지는 경우에 검출 신호(DS) 및 선택 신호(SEL)에 응답하여 외부 고전압(EVPP)의 출력을 차단하거나 외부 고전압(EVPP)의 레벨을 감소시키고 상기 레벨 다운된 외부 고전압을 제1 내부 전압(IVPP1)으로 출력할 수 있다. 제어부(114c)는 제2 NMOS 트랜지스터(MN21), 제3 NMOS 트랜지스터(MN22), 제2 PMOS 트랜지스터(MP21), 제3 PMOS 트랜지스터(MP22) 및 스위치(SW)를 포함할 수 있다.
제2 NMOS 트랜지스터(MN21)는 외부 고전압(EVPP)이 인가되는 제1 단자, 검출 신호(DS)가 인가되는 게이트 단자 및 접지 전압(VSS)이 인가되는 제2 단자를 포함할 수 있다. 제3 NMOS 트랜지스터(MN22)는 상기 제2 NMOS 트랜지스터(MN21)의 제1 단자와 연결되는 제1 단자, 제1 스위치 인에이블 신호(SE1)가 인가되는 게이트 단자 및 제2 단자를 포함할 수 있다. 제2 PMOS 트랜지스터(MP21)는 외부 고전압(EVPP)이 인가되는 제1 단자, 검출 신호(DS)가 인가되는 게이트 단자 및 제2 단자를 포함할 수 있다. 제3 PMOS 트랜지스터(MP22)는 상기 제2 PMOS 트랜지스터(MP21)의 제2 단자와 연결되는 제1 단자, 제2 스위치 인에이블 신호(SE2)가 인가되는 게이트 단자 및 제2 단자를 포함할 수 있다. 스위치(SW)는 선택 신호(SEL)에 응답하여 상기 제3 NMOS 트랜지스터(MN22)의 제2 단자 및 상기 제3 PMOS 트랜지스터(MP22)의 제2 단자 중 하나를 제1 내부 전압(IVPP1)의 출력 단자와 선택적으로 연결할 수 있다. 스위치 인에이블 신호들(SE1, SE2) 및 선택 신호(SEL)는 제어 회로(도 1의 170)에서 제공될 수 있다.
도 7의 제어부(114c)는 도 3의 제어부(114a) 및 도 5의 제어부(114b)를 모두 포함하여 구현될 수 있다. 즉, 도 7의 제어부(114c)는 전원 전압(VCC)이 상기 비정상 레벨을 가지는 경우에 선택 신호(SEL)에 응답하여 선택적으로 외부 고전압(EVPP)의 출력을 차단하거나 상기 레벨 다운된 외부 고전압을 제1 내부 전압(IVPP1)으로 출력하는 것을 제외하면, 도 4 및 6을 참조하여 상술한 바와 같이 동작할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 8을 참조하면, 메모리 시스템(200)은 메모리 컨트롤러(210) 및 비휘발성 메모리 장치(230)를 포함한다.
비휘발성 메모리 장치(230)는 도 1의 비휘발성 메모리 장치(100)일 수 있다. 비휘발성 메모리 장치(230)는 전압 공급 컨트롤러(231), 전압 레귤레이터(232), 로우 디코더(233), 메모리 셀 어레이(234) 및 입출력 회로(235)를 포함한다. 메모리 셀 어레이(234)는 복수의 워드 라인들과 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함한다. 전압 공급 컨트롤러(231)는 전원 전압(VCC)을 검출하여 검출 신호를 발생하고, 상기 검출 신호 및 외부 고전압(EVPP)에 기초하여 전원 전압(VCC)의 공급이 중단되는지 여부에 따라 가변되는 제1 내부 전압(IVPP1)을 발생한다. 전압 레귤레이터(232)는 제1 내부 전압(IVPP1)에 기초하여 복수의 제2 내부 전압들(IVPP2)을 발생한다. 로우 디코더(233)는 상기 복수의 워드 라인들에 복수의 제2 내부 전압들(IVPP2)을 제공한다. 입출력 회로(235)는 상기 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(234)에 프로그램 될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(234)로부터 감지된 독출 데이터를 저장할 수 있다. 비휘발성 메모리 장치(230)는 정전 또는 전원의 불안정한 변동 등으로 인하여 전원 전압(VCC)이 비정상 레벨을 가지는 경우에(즉, 전원 전압(VCC)의 공급이 중단되는 경우에), 외부 고전압(EVPP)의 출력을 차단하거나 외부 고전압(EVPP)의 레벨을 감소시키고 상기 레벨 다운된 외부 고전압을 제1 내부 전압(IVPP1)으로 출력함으로써, 비휘발성 메모리 장치(230)에 포함된 트랜지스터의 손상이 방지되고 메모리 시스템(200)의 소모 전류가 감소되며 동작 성능이 향상될 수 있다.
메모리 컨트롤러(210)는 비휘발성 메모리 장치(230)의 동작을 제어한다. 메모리 컨트롤러(210)는 외부의 호스트(미도시)와 비휘발성 메모리 장치(230) 사이의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(210)는 중앙 처리 장치(211), 버퍼 메모리(212), 호스트 인터페이스(213) 및 메모리 인터페이스(214)를 포함할 수 있다. 중앙 처리 장치(211)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(212)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), FRAM(Ferroelectric random access memory), PRAM, RRAM 또는 MRAM으로 구현될 수 있다. 실시예에 따라서, 버퍼 메모리(212)는 메모리 컨트롤러(210)의 내부 또는 외부에 위치할 수 있다.
호스트 인터페이스(213)는 상기 호스트와 연결되고, 메모리 인터페이스(214)는 비휘발성 메모리 장치(230)와 연결된다. 중앙 처리 장치(211)는 호스트 인터페이스(213)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(213)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다. 또한, 중앙 처리 장치(211)는 메모리 인터페이스(214)를 통하여 비휘발성 메모리 장치(230)와 통신할 수 있다. 실시예에 따라서, 메모리 컨트롤러(210)는 스타트-업 코드를 저장하는 비휘발성 메모리 장치(미도시)를 더 포함할 수 있고, 에러 정정을 위한 에러 정정 블록(215)을 더 포함할 수 있다. 실시예에 따라서, 메모리 컨트롤러(210)가 비휘발성 메모리 장치(230)에 빌트-인(built-in)되어 구현되거나, 메모리 컨트롤러(210) 및 비휘발성 메모리 장치(230)가 각각 별도의 칩으로 구현될 수 있다.
메모리 시스템(200)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다. 비휘발성 메모리 장치(230), 메모리 컨트롤러(210), 및/또는 메모리 시스템(200)은 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(300)은 메모리 컨트롤러(310), 전압 공급 컨트롤러(320) 및 비휘발성 메모리 장치(330)를 포함한다.
전압 공급 컨트롤러(320)가 비휘발성 메모리 장치(330)의 외부에 배치되는 것을 제외하면, 도 9의 메모리 시스템(300)은 도 8의 메모리 시스템(200)과 실질적으로 동일할 수 있다.
전압 공급 컨트롤러(320)는 도 3, 5 및 7의 전압 공급 컨트롤러(110a, 110b, 110c) 중 하나일 수 있다. 전압 공급 컨트롤러(320)는 전원 전압(VCC)을 검출하여 검출 신호를 발생하고, 상기 검출 신호 및 외부 고전압(EVPP)에 기초하여 전원 전압(VCC)의 공급이 중단되는지 여부에 따라 가변되는 제1 내부 전압(IVPP1)을 발생한다.
비휘발성 메모리 장치(330)는 복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 구비하고, 제1 내부 전압(IVPP1)을 기초로 복수의 제2 내부 전압들(IVPP2)을 발생하여 상기 복수의 워드 라인들에 제공한다. 비휘발성 메모리 장치(330)는 전압 레귤레이터(332), 로우 디코더(333), 메모리 셀 어레이(334) 및 입출력 회로(335)를 포함할 수 있다. 도 9의 전압 레귤레이터(332), 로우 디코더(333), 메모리 셀 어레이(334) 및 입출력 회로(335)는 도 8의 전압 레귤레이터(232), 로우 디코더(233), 메모리 셀 어레이(234) 및 입출력 회로(235)와 각각 실질적으로 동일할 수 있다.
메모리 컨트롤러(210)는 비휘발성 메모리 장치(330)의 동작을 제어하며, 중앙 처리 장치(211), 버퍼 메모리(212), 호스트 인터페이스(213), 메모리 인터페이스(214) 및 에러 정정 블록(215)을 포함할 수 있다. 도 9의 중앙 처리 장치(211), 버퍼 메모리(212), 호스트 인터페이스(213), 메모리 인터페이스(214) 및 에러 정정 블록(215)은 도 8의 중앙 처리 장치(211), 버퍼 메모리(212), 호스트 인터페이스(213), 메모리 인터페이스(214) 및 에러 정정 블록(215)과 각각 실질적으로 동일할 수 있다. 실시예에 따라서, 메모리 컨트롤러(210)는 전압 공급 컨트롤러(320)의 동작을 제어할 수도 있다.
메모리 시스템(300)은, 정전 또는 전원의 불안정한 변동 등으로 인하여 전원 전압(VCC)이 비정상 레벨을 가지는 경우에 외부 고전압(EVPP)의 출력을 차단하거나 외부 고전압(EVPP)의 레벨을 감소시키고 상기 레벨 다운된 외부 고전압을 제1 내부 전압(IVPP1)으로 출력하며, 비휘발성 메모리 장치(330)의 외부에 배치되는 전압 공급 컨트롤러(320)를 포함함으로써, 비휘발성 메모리 장치(230)에 포함된 트랜지스터의 손상이 방지되고 메모리 시스템(300)의 소모 전류가 감소되며 동작 성능이 향상될 수 있다.
도 10은 도 8의 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 10을 참조하면, 메모리 시스템(400)은 솔리드 스테이트 드라이브(Solid State Drive; SSD)일 수 있다. 메모리 시스템(400)은 메모리 컨트롤러(410) 및 복수의 비휘발성 메모리 장치들(430)을 포함한다.
메모리 컨트롤러(410)는, 호스트(미도시)로부터 데이터를 수신하고, 상기 수신된 데이터를 복수의 비휘발성 메모리 장치들(430)에 저장할 수 있다.
복수의 비휘발성 메모리 장치들(430)은 복수의 메모리 셀들(미도시) 및 전원 공급 컨트롤러(431)를 포함할 수 있다. 전원 공급 컨트롤러(431)는 전원 전압이 비정상 레벨을 가지는 경우에, 외부 고전압의 출력을 차단하거나 레벨 다운된 외부 고전압을 제1 내부 전압으로 출력함으로써, 비휘발성 메모리 장치들(430)에 포함된 트랜지스터의 손상을 방지하고 메모리 시스템(400)의 소모 전류를 감소시키며 동작 성능을 향상시킬 수 있다. 복수의 비휘발성 메모리 장치들(430)은 상기 제1 내부 전압에 기초하여 기입 동작 및 소거 동작 등을 수행할 수 있다.
실시예에 따라서, 메모리 시스템(400)은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 11은 도 9의 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 11을 참조하면, 메모리 시스템(500)은 솔리드 스테이트 드라이브일 수 있으며, 메모리 컨트롤러(410), 전압 공급 컨트롤러(520) 및 복수의 비휘발성 메모리 장치들(530)을 포함한다.
메모리 컨트롤러(410)는 도 10의 메모리 컨트롤러(410)와 실질적으로 동일할 수 있다. 전압 공급 컨트롤러(520)는 전원 전압이 비정상 레벨을 가지는 경우에, 외부 고전압의 출력을 차단하거나 레벨 다운된 외부 고전압을 제1 내부 전압으로 출력함으로써, 비휘발성 메모리 장치(530)에 포함된 트랜지스터의 손상을 방지하고 메모리 시스템(300)의 소모 전류를 감소시키며 동작 성능을 향상시킬 수 있다. 복수의 비휘발성 메모리 장치들(530)은 복수의 메모리 셀들을 포함할 수 있으며, 상기 제1 내부 전압에 기초하여 기입 동작 및 소거 동작 등을 수행할 수 있다.
도 12는 본 발명의 실시예들에 따른 전압 공급 컨트롤러를 포함하는 집적 회로를 나타내는 블록도이다.
도 12를 참조하면, 집적 회로(600)는 전압 공급 컨트롤러(610) 및 내부 회로(620)를 포함한다. 실시예에 따라서, 집적 회로(600)는 어플리케이션 프로세서(Application Processor; AP), 마이크로프로세서(Microprocessor), 중앙 처리 장치(Central Processing Unit; CPU), ASIC(Application-Specific Integrated Circuit), 모바일 SoC(Mobile System on Chip), 멀티미디어(Multimedia) SoC, 스마트 카드, 또는 이와 유사한 장치 또는 시스템일 수 있다.
전압 공급 컨트롤러(610)는 전원 전압(VCC)이 비정상 레벨을 가지는 경우에, 외부 고전압(EVPP)의 출력을 차단하거나 레벨 다운된 외부 고전압을 제1 내부 전압(IVPP1)으로 출력함으로써, 내부 회로(620)에 포함된 트랜지스터의 손상을 방지하고 집적 회로(600)의 소모 전류를 감소시키며 동작 성능을 향상시킬 수 있다. 내부 회로(620)는 제1 내부 전압(IVPP1)에 기초하여 구동될 수 있다. 예를 들어, 내부 회로(620)는 전원 전압(VCC)보다 높은 레벨을 가지는 제1 내부 전압(IVPP1)에 기초하여 다양한 동작을 수행할 수 있다.
도 13은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(700)은 프로세서(710), 메모리(720), 사용자 인터페이스(730) 및 메모리 시스템(760)을 포함한다. 실시예에 따라서, 컴퓨팅 시스템(700)은 전원 전압 및/또는 외부 고전압을 공급하기 위한 파워 서플라이(740)를 더 포함할 수 있으며, 베이스밴드 칩셋(baseband chipset), 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
프로세서(710)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(710)는 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(710)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(750)를 통하여 메모리(720)에 연결될 수 있다. 예를 들어, 메모리(720)는 DRAM, 모바일 DRAM, SRAM, PRAM, FRAM, RRAM 및/또는 MRAM으로 구현될 수 있다. 또한, 프로세서(710)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(710)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(730)를 제어할 수 있다.
메모리 시스템(760)은 도 8 및 9의 메모리 시스템들(300, 400) 중 하나일 수 있으며, 메모리 컨트롤러(762) 및 비휘발성 메모리 장치(764)를 포함할 수 있다. 비휘발성 메모리 장치(764)에는 프로세서(710)에 의해 처리된 데이터 등이 메모리 컨트롤러(762)를 통해 저장될 수 있다. 메모리 시스템(760)은 비휘발성 메모리 장치(764)의 내부 또는 외부에 배치되는 전압 공급 컨트롤러를 포함함으로써, 비휘발성 메모리 장치(764)의 내부에 포함되는 트랜지스터의 손상이 방지되고 메모리 시스템(760)의 소모 전류가 감소되며 동작 성능이 향상될 수 있다.
본 발명은 비휘발성 메모리 장치, 및 이를 이용하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 비휘발성 메모리 장치를 구비하는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 전원 전압의 레벨을 검출하여 검출 신호를 발생하고, 상기 검출 신호 및 외부 고전압에 기초하여 상기 전원 전압의 공급이 중단되는지 여부에 따라 가변되는 제1 내부 전압을 발생하는 전압 공급 컨트롤러;
    상기 제1 내부 전압에 기초하여 복수의 제2 내부 전압들을 발생하는 전압 레귤레이터;
    복수의 워드 라인들에 상기 복수의 제2 내부 전압들을 제공하는 로우 디코더;
    상기 복수의 워드 라인들 및 복수의 비트 라인들에 연결되는 복수의 메모리 셀들을 구비하는 메모리 셀 어레이; 및
    상기 전원 전압을 수신하고, 차지 펌핑 동작을 수행하여 제3 내부 전압을 발생하는 차지 펌프를 포함하고,
    상기 전압 레귤레이터는 모드 선택 신호에 기초하여 상기 제1 내부 전압 및 상기 제3 내부 전압 중 하나를 선택하고, 상기 선택된 내부 전압에 기초하여 상기 복수의 제2 내부 전압들을 발생하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서, 상기 제1 내부 전압은,
    상기 전원 전압이 정상 레벨을 가지는 경우에 상기 외부 고전압의 레벨과 동일한 제1 전압 레벨을 가지고, 상기 전원 전압이 비정상 레벨을 가지는 경우에 상기 제1 전압 레벨보다 낮은 제2 전압 레벨을 가지는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 2 항에 있어서, 상기 전압 공급 컨트롤러는,
    상기 외부 고전압 및 접지 전압을 기초로 상기 전원 전압의 레벨을 검출하여 상기 검출 신호를 발생하는 검출부; 및
    상기 전원 전압이 상기 정상 레벨을 가지는 경우에 상기 검출 신호에 응답하여 상기 외부 고전압을 상기 제1 내부 전압으로 출력하고, 상기 전원 전압이 상기 비정상 레벨을 가지는 경우에 상기 검출 신호에 응답하여 상기 외부 고전압의 출력을 차단하는 제어부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 3 항에 있어서, 상기 검출부는,
    상기 외부 고전압이 인가되는 제1 단자, 상기 전원 전압이 인가되는 게이트 단자 및 상기 검출 신호를 제공하는 제2 단자를 포함하는 제1 PMOS 트랜지스터; 및
    상기 제1 PMOS 트랜지스터의 제2 단자와 연결되는 제1 단자, 상기 전원 전압이 인가되는 게이트 단자 및 상기 접지 전압이 인가되는 제2 단자를 포함하는 제1 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 4 항에 있어서, 상기 제어부는,
    상기 외부 고전압이 인가되는 제1 단자, 상기 검출 신호가 인가되는 게이트 단자 및 제2 단자를 포함하는 제2 PMOS 트랜지스터; 및
    상기 제2 PMOS 트랜지스터의 제2 단자와 연결되는 제1 단자, 스위치 인에이블 신호가 인가되는 게이트 단자 및 상기 제1 내부 전압을 제공하는 제2 단자를 포함하는 제3 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 2 항에 있어서, 상기 전압 공급 컨트롤러는,
    상기 외부 고전압 및 접지 전압을 기초로 상기 전원 전압의 레벨을 검출하여 상기 검출 신호를 발생하는 검출부; 및
    상기 전원 전압이 상기 정상 레벨을 가지는 경우에 상기 검출 신호에 응답하여 상기 외부 고전압을 상기 제1 내부 전압으로 출력하고, 상기 전원 전압이 상기 비정상 레벨을 가지는 경우에 상기 검출 신호에 응답하여 상기 외부 고전압의 레벨을 감소시키고 상기 레벨이 감소된 외부 고전압을 상기 제1 내부 전압으로 출력하는 제어부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 6 항에 있어서, 상기 검출부는,
    상기 외부 고전압이 인가되는 제1 단자, 상기 전원 전압이 인가되는 게이트 단자 및 상기 검출 신호를 제공하는 제2 단자를 포함하는 제1 PMOS 트랜지스터; 및
    상기 제1 PMOS 트랜지스터의 제2 단자와 연결되는 제1 단자, 상기 전원 전압이 인가되는 게이트 단자 및 상기 접지 전압이 인가되는 제2 단자를 포함하는 제1 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서, 상기 제어부는,
    상기 외부 고전압이 인가되는 제1 단자, 상기 검출 신호가 인가되는 게이트 단자 및 상기 접지 전압이 인가되는 제2 단자를 포함하는 제2 NMOS 트랜지스터; 및
    상기 제2 NMOS 트랜지스터의 제1 단자와 연결되는 제1 단자, 스위치 인에이블 신호가 인가되는 게이트 단자 및 상기 제1 내부 전압을 제공하는 제2 단자를 포함하는 제3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 2 항에 있어서, 상기 전압 공급 컨트롤러는,
    상기 외부 고전압 및 접지 전압을 기초로 상기 전원 전압의 레벨을 검출하여 상기 검출 신호를 발생하는 검출부; 및
    상기 전원 전압이 상기 정상 레벨을 가지는 경우에 상기 검출 신호에 응답하여 상기 외부 고전압을 상기 제1 내부 전압으로 출력하고, 상기 전원 전압이 상기 비정상 레벨을 가지는 경우에 상기 검출 신호 및 선택 신호에 응답하여 상기 외부 고전압의 출력을 차단하거나 상기 외부 고전압의 레벨을 감소시키고 상기 레벨이 감소된 외부 고전압을 상기 제1 내부 전압으로 출력하는 제어부를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 전원 전압의 레벨을 검출하여 검출 신호를 발생하고, 상기 검출 신호 및 외부 고전압에 기초하여 상기 전원 전압의 공급이 중단되는지 여부에 따라 가변되는 제1 내부 전압을 발생하는 전압 공급 컨트롤러;
    복수의 워드 라인들 및 복수의 비트 라인들에 연결된 복수의 메모리 셀들을 구비하고, 상기 제1 내부 전압을 기초로 복수의 제2 내부 전압들을 발생하여 상기 복수의 워드 라인들에 제공하는 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치의 동작을 제어하는 메모리 컨트롤러를 포함하고,
    상기 비휘발성 메모리 장치는,
    상기 제1 내부 전압에 기초하여 상기 복수의 제2 내부 전압들을 발생하는 전압 레귤레이터;
    상기 복수의 워드 라인들에 상기 복수의 제2 내부 전압들을 제공하는 로우 디코더;
    상기 복수의 메모리 셀들을 구비하는 메모리 셀 어레이; 및
    상기 전원 전압을 수신하고, 차지 펌핑 동작을 수행하여 제3 내부 전압을 발생하는 차지 펌프를 포함하며,
    상기 전압 레귤레이터는 모드 선택 신호에 기초하여 상기 제1 내부 전압 및 상기 제3 내부 전압 중 하나를 선택하고, 상기 선택된 내부 전압에 기초하여 상기 복수의 제2 내부 전압들을 발생하는 메모리 시스템.
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