TWI557748B - Voltage generation circuit - Google Patents

Description

電壓產生電路

本發明之實施形態係關於一種電壓產生電路。

揭示有如下方法，即：於電壓產生電路中，為了降低升壓電路(電荷泵電路)之輸出中之漣波(ripple)，藉由運算放大器控制升壓時脈及初始充電電壓之電源電壓。

本發明之實施形態係提供一種降低輸出電壓之過衝(overshoot)之電壓產生電路。

本實施形態之電壓產生電路具備：電荷泵電路，其將輸入至第1節點之電壓進行升壓，並將第1信號輸出至第2節點；運算放大器，其接收將上述第2節點之電壓進行分壓後之第1電壓與第1基準電壓，並將第2信號輸出至第3節點；第1電晶體，其閘極連接於上述第3節點，且一端連接於電源，另一端連接於上述第1節點；邏輯電路，其偵測上述第2節點之電壓並輸出第3信號；及充電電路，其接收上述第3信號而充電上述第3節點之電壓。

1‧‧‧記憶胞陣列

2‧‧‧位元線控制電路

3‧‧‧行解碼器

4‧‧‧資料緩衝區

5‧‧‧資料輸入輸出端子

6‧‧‧字線控制電路

7‧‧‧控制電路

8‧‧‧控制信號輸入端子

9‧‧‧電壓產生電路

20‧‧‧電荷泵電路

30‧‧‧限制電路

31‧‧‧電阻元件

32‧‧‧電阻元件

33‧‧‧電阻元件

34、35‧‧‧比較器

37‧‧‧運算放大器

40‧‧‧充電電路

41‧‧‧NAND閘極

42、43‧‧‧PMOS電晶體

44‧‧‧延遲電路

45‧‧‧反相器

50‧‧‧時脈控制電路

60‧‧‧鎖存閂鎖電路

61‧‧‧OR閘極

62‧‧‧NAND閘極

63‧‧‧NAND閘極

64‧‧‧NAND閘極

70‧‧‧放電電路

71‧‧‧NOR閘極

72‧‧‧NMOS電晶體

74‧‧‧延遲電路

75‧‧‧反相器

80‧‧‧鎖存閂鎖電路

81‧‧‧OR閘極

82‧‧‧NAND閘極

83‧‧‧NAND閘極

84‧‧‧NAND閘極

90‧‧‧調整電晶體

ADD‧‧‧位址

ALE‧‧‧(位址閂鎖啟動)信號

CHGUP‧‧‧信號

CLK‧‧‧時脈

COM‧‧‧指令

DISCHG‧‧‧信號

DT‧‧‧輸出資料

FLG1‧‧‧旗標

FLG2‧‧‧旗標

MON1‧‧‧節點

MON2‧‧‧節點

OUT1‧‧‧信號

OUT2‧‧‧信號

REGL‧‧‧調整信號

RST1‧‧‧信號

RST2‧‧‧信號

SET1‧‧‧信號

SET2‧‧‧信號

T1‧‧‧時刻

T11‧‧‧時刻

T12‧‧‧時刻

T13‧‧‧時刻

T2‧‧‧時刻

T21‧‧‧時刻

T22‧‧‧時刻

T23‧‧‧時刻

T24‧‧‧時刻

T3‧‧‧時刻

T4‧‧‧時刻

T5‧‧‧時刻

VCC‧‧‧電源電壓

Vcc-Vtp‧‧‧電壓

VREF1‧‧‧第1基準電壓

VREF2‧‧‧第2基準電壓

VX2‧‧‧信號

/D_OUT1‧‧‧信號

/D_OUT2‧‧‧信號

圖1係表示第1實施形態之半導體記憶裝置之構成之方塊圖。

圖2係表示第1實施形態之電壓產生電路之構成之方塊圖。

圖3係表示圖2所示之充電電路及閂鎖電路之構成之方塊圖。

圖4係表示由圖3所示之閂鎖電路輸出之各信號之真值之圖。

圖5係表示第1實施形態之電壓產生電路之動作之時序圖。

圖6係表示比較例之電壓產生電路之構成之方塊圖。

圖7係表示比較例之電壓產生電路之動作之時序圖。

圖8係表示第2實施形態之電壓產生電路之構成之方塊圖。

圖9係表示圖8所示之放電電路及閂鎖電路之構成之方塊圖。

圖10係表示第2實施形態之電壓產生電路之動作之時序圖。

以下參照圖式對本實施形態進行說明。於圖式中，對相同部分標註相同之參照符號。又，視需要進行重複之說明。

<第1實施形態>

使用圖1至圖7對第1實施形態之電壓產生電路進行說明。於第1實施形態中設置有充電電路40。充電電路40偵測電荷泵電路20之輸出電壓(信號VX2之電壓)達到某一電壓之情況。而且，充電電路40將調整電晶體90之閘極電壓急速充電至所需之位準為止。藉此，可抑制電荷泵電路20之輸出電壓之進一步之上升，且可降低信號VX2之過衝。以下，對第1實施形態進行詳細說明。

[第1實施形態中之構成]

以下，使用圖1至圖4對第1實施形態之電壓產生電路之構成進行說明。

如圖1所示，半導體記憶裝置(記憶體)包括記憶胞陣列1、位元線控制電路2、行解碼器3、資料緩衝區4、資料輸入輸出端子5、字線控制電路6、控制電路7、控制信號輸入端子8、及電壓產生電路9。

再者，該等各功能方塊並非必須如上述般進行區別。例如，亦可藉由與以下之說明中所例示之功能方塊不同之功能方塊執行一部分之功能。進而，例示之功能方塊亦可進而被分割成細小的功能副方塊。實施形態並不會限定於藉由哪一個功能方塊而被特定出。

又，以下，以半導體記憶裝置為NAND(Not AND，反及)型快閃記憶體之情形為例進行說明，但並不限定於此。

記憶胞陣列1包含複數個方塊。各方塊包含複數個記憶胞、複數個字線、及複數個位元線等。複數個記憶胞記憶資料。各方塊包含複數個頁面。複數個頁面包含複數個記憶胞。該等複數個記憶胞電性連接於相同之字線。又，各方塊包含NAND串。NAND串包含電流路徑串聯連接之複數個記憶胞。記憶胞陣列1與位元線控制電路2、字線控制電路6、控制電路7、及電壓產生電路9電性連接。

位元線控制電路2經由位元線讀出記憶胞陣列1內之記憶胞之資料。又，位元線控制電路2經由位元線對記憶胞陣列1內之記憶胞施加寫入(程式)所需之電壓並將資料寫入至記憶胞。於位元線控制電路2電性連接有行解碼器3、資料緩衝區4、及控制電路7。

位元線控制電路2包含感測放大器及資料記憶電路等(未圖示)。藉由行解碼器3選擇特定之資料記憶電路。記憶胞之資料由經選擇之資料記憶電路讀出，並經由資料緩衝區4自資料輸入輸出端子5向記憶體之外部輸出。資料輸入輸出端子5連接於記憶體外部之裝置(例如主機、記憶體控制器等)。資料輸入輸出端子5接收各種指令COM、及位址ADD。各種指令COM、及位址ADD控制NAND型快閃記憶體之動作。又，資料輸入輸出端子5接收或輸出資料DT。寫入資料DT被輸入至資料輸入輸出端子5。而且，寫入資料DT經由資料緩衝區4被供給至藉由行解碼器3而選擇之資料記憶電路。指令COM及位址ADD被供給至控制電路7。感測放大器將位元線上之電位進行放大。

字線控制電路6根據控制電路7之控制而選擇記憶胞陣列1內之字線。又，字線控制電路6自電壓產生電路9接收讀出、寫入、或消除所需之電壓。字線控制電路6將該等電壓施加於經選擇之字線。

控制電路7電性連接於記憶胞陣列1、位元線控制電路2、行解碼 器3、資料緩衝區4、字線控制電路6、及電壓產生電路9，並控制該等。控制電路7電性連接於控制信號輸入端子8。控制電路7係根據經由控制信號輸入端子8自外部輸入之ALE(位址閂鎖啟動)信號等控制信號而控制。又，控制電路7將控制信號輸出至電壓產生電路9，並控制電壓產生電路9。

電壓產生電路9根據控制電路7之控制，於寫入、讀出、及消除等各動作中賦予記憶胞陣列1及字線控制電路6等所需之電壓。電壓產生電路9以可產生如上述般之各種電壓之方式構成。於下文中使用圖2對該電壓產生電路9之構成之詳細內容進行說明。

如圖2所示，電壓產生電路9包括電荷泵電路20、限制電路30、運算放大器37、充電電路40、時脈控制電路50、閂鎖電路60、及調整電晶體90。

電荷泵電路20自時脈控制電路50接收時脈CLK。電荷泵電路20根據時脈CLK對自調整電晶體90傳輸之電壓進行升壓。而且，電荷泵電路20將升壓後之電壓作為信號VX2自輸出端子(輸出節點)輸出。該信號VX2係作為寫入、讀出、及消除等所需之電壓而被輸出。

節點MON1係對輸出節點之信號VX2進行分壓之節點。將該節點MON1之電壓(藉由電阻元件31~33分壓之電壓)稱為Vmon1。又，節點MON2係對輸出節點之信號VX2進行分壓之節點。將該節點MON2之電壓(藉由電阻元件31~33分壓之電壓)稱為Vmon2。

運算放大器37包括第1輸入端子與第2輸入端子。於第1輸入端子輸入有節點MON1之電壓Vmon1。於第2輸入端子輸入有第1基準電壓VREF1。運算放大器37將第1基準電壓VREF1與電壓Vmon1進行比較並輸出調整信號REGL。

又，運算放大器37電性連接於電源電壓VCC及接地電位。運算放大器37於電壓Vmon1小於第1基準電壓VREF1之情形時放電並輸出調 整信號REGL，於電壓Vmon1大於第1基準電壓VREF1之情形時充電並輸出調整信號REGL。

調整電晶體(PMOS(P-channel metal oxide semiconductor，P型金氧半導體)電晶體)90於閘極輸入有調整信號REGL，且電流路徑之一端連接於電源電壓，另一端連接於電荷泵電路20之輸入端子(輸入節點)。調整電晶體90根據調整信號REGL將電壓傳輸至電荷泵電路20。

限制電路30偵測信號VX2之位準(電壓)，並根據其輸出旗標FLG1、FLG2。限制電路30包括電阻元件31~33、及比較器34、35。

電阻元件31之一端電性連接於電荷泵電路20之輸出端子，另一端電性連接於節點MON2。電阻元件32之一端電性連接於節點MON2，另一端電性連接於節點MON1。電阻元件33之一端電性連接於節點MON1，另一端電性連接於接地電位。

比較器34包括第1輸入端子與第2輸入端子。於第1輸入端子輸入有節點MON1之電壓Vmon1。於第2輸入端子輸入有第1基準電壓VREF1。比較器34將第1基準電壓VREF1與電壓Vmon1進行比較並輸出旗標FLG1。比較器34於電壓Vmon1小於第1基準電壓VREF1之情形時將旗標FLG1作為‘H’位準輸出，於電壓Vmon1大於第1基準電壓VREF1之情形時將旗標FLG1作為‘L’位準輸出。

比較器35包括第1輸入端子與第2輸入端子。於第1輸入端子輸入有節點MON2之電壓Vmon2。於第2輸入端子輸入有第2基準電壓VREF2(VREF1與VREF2相等，但並不限定於此，亦可為不同)。比較器35將第2基準電壓VREF2與電壓Vmon2進行比較並輸出旗標FLG2。比較器35於電壓Vmon2小於第2基準電壓VREF2之情形時將旗標FLG2作為‘H’位準輸出，於電壓Vmon2大於第2基準電壓VREF2之情形時將旗標FLG2作為‘L’位準輸出。

閂鎖電路60閂鎖自限制電路30(比較器34、35)輸入之旗標 FLG1、FLG2，並根據該等旗標FLG1、FLG2輸出信號OUT1。閂鎖電路60於旗標FLG1、FLG2之任一者均成為‘H’位準時，成為重設狀態(待機狀態)。其後，閂鎖電路60於旗標FLG1、FLG2之任一者均成為‘L’位準時，僅於適當之期間將信號OUT1作為‘H’輸出。所謂適當之期間係指輸出電壓變成小於旗標FLG2檢測位準之前、即旗標FLG2成為‘H’位準之前之期間。作為此種閂鎖電路60，例如使用SR(Set-Reset，設定重設)正反器電路。於下文中使用圖3對閂鎖電路60之構成之詳細內容進行說明。

充電電路40包括輸入端子與輸出端子。於輸入端子輸入有信號OUT1。輸出端子電性連接於運算放大器37之輸出端子。即，充電電路40根據自閂鎖電路60輸入之信號OUT1充電調整電晶體90之閘極電壓。於下文中使用圖3對充電電路40之構成之詳細內容進行說明。

時脈控制電路50根據自閂鎖電路60輸入之信號OUT1產生及輸出時脈CLK。時脈控制電路50於信號OUT1為‘L’位準之情形時輸出快速的時脈CLK信號，於信號OUT1為‘H’位準之情形時輸出緩慢的時脈CLK信號。

如圖3所示，閂鎖電路60包括OR(or，或)閘極61及NAND閘極62-64。

OR閘極61進行經輸入之旗標FLG1與旗標FLG2之OR運算，並將其結果作為信號SET1輸出。NAND閘極62進行經輸入之旗標FLG1與旗標FLG2之NAND運算，並將其結果作為信號RST1輸出。NAND閘極63進行自OR閘極61輸入之信號SET1與自NAND閘極64輸入之信號之NAND運算，並將其結果作為信號OUT1輸出。NAND閘極64進行自NAND閘極62輸入之信號RST1與自NAND閘極63輸入之信號OUT1之NAND運算，並輸出其結果。

如圖4所示，根據NAND閘極63、64，於信號SET1為‘L(0)’位準 且信號RST1為‘H(1)’位準之情形時，信號OUT1作為‘H(1)’位準被輸出。又，根據NAND閘極63、64，於信號SET1為‘H(1)’位準且信號RST1為‘L(0)’位準之情形時，信號OUT1作為‘L(0)’位準被輸出。另一方面，根據NAND閘極63、64，於信號SET1、RST1之任一者均為‘H(1)’位準之情形時，保持當前之輸出狀態。

即，於旗標FLG1、FLG2之任一者均為‘L(0)’位準之情形時，信號OUT1作為‘H(1)’位準被輸出。又，於旗標FLG1、FLG2之任一者均為‘H(1)’位準之情形時，信號OUT1作為‘L(0)’位準被輸出。另一方面，於旗標FLG1、FLG2之信號位準不同之情形時，保持當前之輸出狀態。

再次，如圖3所示，充電電路40包括NAND閘極41、PMOS電晶體42、43、延遲電路44、及反相器45。

延遲電路44使自閂鎖電路60(NAND閘極63)輸入之信號OUT1延遲並輸出。延遲電路44使信號OUT1延遲例如10ns。反相器45將自延遲電路44輸入之信號進行反轉並輸出信號/D_OUT1。NAND閘極41進行自閂鎖電路60(NAND閘極63)輸入之信號OUT1與自反相器45輸入之信號/D_OUT1之NAND運算，並將其結果作為信號CHGUP輸出。PMOS電晶體42於閘極輸入有信號CHGUP，且電流路徑之一端連接於電源電壓。PMOS電晶體43之電流路徑之一端連接於PMOS電晶體42之電流路徑之另一端。又，PMOS電晶體43之閘極及電流路徑之另一端連接於運算放大器37之輸出端子(輸出節點)。

[第1實施形態中之動作]

以下，使用圖5對第1實施形態之電壓產生電路之動作進行說明。

此處，表示於電荷泵20之輸出電壓(信號VX2之電壓)因電容負載(例如位元線驅動器之負載)而自某一電壓(調整位準(regulation level)、旗標FLG1檢測位準、例如3.9V)及旗標FLG2檢測位準下降時，充電電路40使輸出電壓自該狀態恢復至某一電壓之動作。

再者，調整信號REGL之電壓於信號VX2之電壓為某一電壓時，成為電壓Vcc-Vtp左右。此處，電壓Vtp為調整電晶體90之閾值電壓。

首先，對運算放大器37之動作進行說明。

如圖5所示，於時刻T1，若電荷泵20之輸出電壓(信號VX2之電壓)因電容負載而自某一電壓下降，則運算放大器37偵測該情況。即，運算放大器37偵測信號VX2之電壓經分壓之節點MON1之電壓Vmon1成為小於第1基準電壓VREF1之情況。而且，運算放大器37將調整信號REGL之電壓自電壓Vcc-Vtp朝向接地電位放電。其結果，信號VX2之電壓上升。

其後，於時刻T4，若信號VX2之電壓超過某一電壓，則運算放大器37偵測該情況。即，運算放大器37偵測信號VX2之電壓經分壓之節點MON1之電壓Vmon1成為大於第1基準電壓VREF1之情況。而且，運算放大器37將調整信號REGL之電壓充電至電壓Vcc-Vtp。其結果，信號VX2之電壓成為某一電壓。

此時，為了降低信號VX2之電壓之過衝，與運算放大器37並行，藉由比較器34、35、閂鎖電路60、及充電電路40進行以下之動作。

於時刻T1，比較器34偵測信號VX2之電壓經分壓之節點MON1之電壓Vmon1成為小於第1基準電壓VREF1之情況。而且，比較器34將旗標FLG1作為‘H’位準輸出。

又，比較器35偵測信號VX2之電壓經分壓之節點MON2之電壓Vmon2成為小於第2基準電壓VREF2之情況。而且，比較器35將旗標FLG2作為‘H’位準輸出。

OR閘極61藉由輸入‘H’位準之旗標FLG1、FLG2而將信號SET1作 為‘H’位準輸出。又，NAND閘極62藉由輸入‘H’位準之旗標FLG1、FLG2而將信號RST1作為‘L’位準輸出。而且，‘H’位準之信號SET1被輸入至NAND閘極63，‘L’位準之信號RST1被輸入至NAND閘極64，藉此閂鎖電路60(NAND閘極63)將信號OUT1作為‘L’位準輸出。

繼而，於時刻T2，反相器45將藉由延遲電路44延遲之‘L’位準之信號OUT1進行反轉，並將信號/D_OUT1作為‘H’位準輸出。

繼而，於時刻T3，比較器35偵測信號VX2之電壓經分壓之節點MON2之電壓Vmon2成為大於第2基準電壓VREF2之情況。而且，比較器35將旗標FLG2作為‘L’位準輸出。

NAND閘極62藉由輸入‘H’位準之旗標FLG1及‘L’位準之旗標FLG2而將信號RST1作為‘H’位準輸出。此時，‘H’位準之信號SET1被輸入至NAND閘極63，‘H’位準之信號RST1被輸入至NAND閘極64，閂鎖電路60(NAND閘極63)保持輸出狀態。即，將信號OUT1作為‘L’位準繼續輸出。

其後，於時刻T4，比較器34偵測信號VX2之電壓經分壓之節點MON1之電壓Vmon1成為大於第1基準電壓VREF1之情況。而且，比較器34將旗標FLG1作為‘L’位準輸出。

OR閘極61藉由被輸入‘L’位準之旗標FLG1、FLG2，而將信號SET1作為‘L’位準輸出。此時，‘L’位準之信號SET1被輸入至NAND閘極63，‘H’位準之信號RST1被輸入至NAND閘極64，藉此閂鎖電路60(NAND閘極63)將信號OUT1作為‘H’位準輸出。

NAND閘極41藉由輸入‘H’位準之信號OUT1及‘H’位準之信號/D_OUT1而將信號CHGUP作為‘L’位準輸出。藉此，PMOS電晶體42接通(ON)。又，運算放大器37之輸出端子之電壓(調整信號REGL之電壓)由於為小於電壓Vcc-Vtp之位準，故而PMOS電晶體43接通。因此，運算放大器37之輸出端子經由PMOS電晶體42、43與電源電壓 VCC導通。其結果，調整信號REGL之電壓被急速地充電至電壓Vcc-Vtp。

若調整信號REGL之電壓達到電壓Vcc-Vtp，則信號VX2之電壓超過某一電壓而上升之情況停止。即，藉由將調整信號REGL之電壓急速地升壓至電壓Vcc-Vtp，可降低信號VX2之電壓之過衝。

再者，於圖3中雖未圖示，但自閂鎖電路60輸出之‘H’位準之信號OUT1被輸入至時脈控制電路50。時脈控制電路50根據該‘H’位準之信號OUT1而將時脈CLK延遲。藉此，可抑制藉由電荷泵20而進行之升壓動作。

其後，於時刻T5，反相器45將藉由延遲電路44延遲之‘H’位準之信號OUT1進行反轉，並將信號/D_OUT1作為‘L’位準輸出。

NAND閘極41接收‘H’位準之信號OUT1及‘L’位準之信號/D_OUT1，並將信號CHGUP作為‘H’位準輸出。藉此，PMOS電晶體42斷開(OFF)。再者，PMOS電晶體42接通之時間(信號CHGUP為‘L’位準之時間)為延遲電路44之延遲時間，例如為10ns。

如上述般，第1實施形態中之電壓產生電路之動作結束。

再者，上述之比較器34、35、閂鎖電路60、及充電電路40之動作不僅於信號VX2之電壓為旗標FLG1檢測位準(某一電壓)之情形時進行，亦於較旗標FLG2檢測位準下降之情形時進行。即，於信號VX2之電壓之下降小於旗標FLG1檢測位準、大於旗標FLG2檢測位準之情形時，不會進行上述動作。其原因在於，利用運算放大器37之控制足以於信號VX2之電壓於某一電壓附近細微地上升及下降時將信號VX2之電壓調整為某一電壓。

[第1實施形態中之效果]

如圖6所示，比較例之電壓產生電路9不包括充電電路40。因此，如圖7所示，於比較例之電壓產生電路9中，信號VX2之電壓於恢 復時會過衝。

更具體而言，如圖7所示，於比較例中，於時刻T11，運算放大器37偵測信號VX2之電壓經分壓之節點MON1之電壓Vmon1成為小於第1基準電壓VREF1之情況。而且，運算放大器37將調整信號REGL之電壓自電壓Vcc-Vtp放電。其結果，調整電晶體90以使信號VX2之電壓上升至某一電壓之方式動作。藉此，信號VX2之電壓上升。

其後，於時刻T12，運算放大器37偵測信號VX2之電壓經分壓之節點MON1之電壓Vmon1成為大於第1基準電壓VREF1之情況。

而且，於時刻T13，運算放大器37將調整信號REGL之電壓充電至電壓Vcc-Vtp。其結果，調整電晶體90以使信號VX2之電壓變成某一電壓之方式動作。

此時，由於相對於運算放大器37之驅動能力而負載(調整電晶體90)非常大，故而僅藉由運算放大器37無法以將調整信號REGL之電壓充電至電壓Vcc-Vtp之方式進行控制。因此，於比較例中，自信號VX2之電壓達到某一電壓至將調整信號REGL之電壓充電至電壓Vcc-Vtp之前之時間(自時刻T12至T13之時間)變長。該期間，信號VX2之電壓由於持續上升，故而會產生大的過衝。例如，信號VX2之電壓超過某一電壓之3.9V而上升至5.0V左右為止。其結果，存在超過輸出信號VX2或者以信號VX2為電源之電晶體(未圖示)之耐受電壓之情形。

相對於此，根據第1實施形態，設置有充電電路40。充電電路40若偵測出信號VX2之電壓達到了某一電壓，則將調整電晶體90之閘極電壓迅速地充電至所需之位準為止。藉此，可不增加運算放大器37之電流而以使輸入至電荷泵電路20之電源電壓(調整電晶體傳輸之電壓)下降之方式進行控制。其結果，可抑制信號VX2之電壓之上升，並可降低信號VX2之電壓之過衝。例如，可將信號VX2之電壓之過衝抑制 在4.3V左右。

<第2實施形態>

使用圖8至圖10對第2實施形態之電壓產生電路進行說明。於第2實施形態中，進而設置有放電電路70。放電電路70若偵測出信號VX2之電壓自某一電壓及旗標FLG2檢測位準下降，則將調整電晶體90之閘極電壓迅速地放電至所需之位準(接地電位)為止。藉此，可迅速地使信號VX2之電壓升壓至某一電壓。以下，對第2實施形態進行詳細說明。

再者，於第2實施形態中，對與上述第1實施形態相同之情況省略說明，而主要對不同之情況進行說明。

[第2實施形態之構成]

以下，使用圖8及圖9對第2實施形態之電壓產生電路之構成進行說明。

如圖8所示，於第2實施形態中，與上述第1實施形態不同之情況為電壓產生電路9包括閂鎖電路80及放電電路70。

閂鎖電路80閂鎖自比較器34、35輸入之旗標FLG1、FLG2，並根據該等旗標FLG1、FLG2輸出信號OUT1。作為此種閂鎖電路80，例如使用SR(Set-Reset)正反器電路。於下文中使用圖9對閂鎖電路80之構成之詳細內容進行說明。

放電電路70包括輸入端子與輸出端子。於輸入端子輸入有信號OUT2。輸出端子電性連接於運算放大器37之輸出端子。即，放電電路70根據自閂鎖電路80輸入之信號OUT2將調整電晶體90之閘極電壓之位準放電。於下文中使用圖9對放電電路70之構成詳細內容進行說明。

如圖9所示，閂鎖電路80包括OR閘極81及NAND閘極82-84。

OR閘極81進行所輸入之旗標FLG1與旗標FLG2之OR運算，並將 其結果作為信號SET2輸出。NAND閘極82進行所輸入之旗標FLG1與旗標FLG2之NAND運算，並將其結果作為信號RST2輸出。NAND閘極83進行自OR閘極81輸入之信號SET2與自NAND閘極84輸入之信號之NAND運算，並將其結果作為信號OUT2輸出。NAND閘極84進行自NAND閘極82輸入之信號RST2與自NAND閘極83輸入之信號OUT2之NAND運算，並輸出其結果。

如上述般，閂鎖電路80具有與閂鎖電路60相同之構成。因此，如圖4所示，根據NAND閘極83、84，於信號SET2為‘L(0)’位準且信號RST2為‘H(1)’位準之情形時，信號OUT2作為‘H(1)’位準被輸出。又，根據NAND閘極83、84，於信號SET2為‘H(1)’位準且信號RST2為‘L(0)’位準之情形時，信號OUT2作為‘L(0)’位準被輸出。另一方面，根據NAND閘極83、84，於信號SET2、RST2之任一者均為‘H(1)’位準之情形時，保持當前之輸出狀態。

即，於旗標FLG1、FLG2之任一者均為‘L(0)’位準之情形時，信號OUT2作為‘H(1)’位準被輸出。又，於旗標FLG1、FLG2之任一者均為‘H(1)’位準之情形時，信號OUT2作為‘L(0)’位準被輸出。另一方面，於旗標FLG1、FLG2之信號位準不同之情形時(於本例中，於旗標FLG1為‘H(1)’位準、旗標FLG2為‘L(0)’位準之情形時)，保持當前之輸出狀態。

再次，如圖9所示，放電電路70包括NOR(Not OR，反或)閘極71、NMOS(N-channel metal oxide semiconductor，N型金氧半導體)電晶體72、延遲電路74、及反相器75。

延遲電路74使自閂鎖電路80(NAND閘極83)輸入之信號OUT2延遲並輸出。延遲電路74使信號OUT2延遲例如10ns。反相器75將自延遲電路74輸入之信號進行反轉並輸出信號/D_OUT2。NOR閘極71進行自閂鎖電路80(NAND閘極83)輸入之信號OUT2與自反相器75輸入之信號 /D_OUT2之NOR運算，並將其結果作為信號DISCHG輸出。NMOS電晶體72於閘極輸入有信號DISCHG，且電流路徑之一端連接於接地電位，電流路徑之另一端連接於運算放大器37之輸出端子。

[第2實施形態中之動作]

以下，使用圖10對第2實施形態之電壓產生電路之動作進行說明。

此處，與圖5同樣地，表示於電荷泵20之輸出電壓(信號VX2之電壓)因電容負載而自某一電壓及旗標FLG2檢測位準下降時，使輸出電壓自該狀態恢復至某一電壓之動作。

如圖10所示，於時刻T21，若電荷泵20之輸出電壓(信號VX2之電壓)因電容負載而自某一電壓下降，則運算放大器37進行與上述第1實施形態相同之動作。即，運算放大器37將調整信號REGL之電壓自電壓Vcc-Vtp放電。其結果，信號VX2之電壓上升。

另一方面，比較器34偵測信號VX2之電壓經分壓之電壓Vmon1成為小於第1基準電壓VREF1之情況。而且，比較器34將旗標FLG1作為‘H’位準輸出。

又，比較器35偵測信號VX2之電壓經分壓之電壓Vmon2成為小於第2基準電壓VREF2(VREF1=VREF2)之情況。而且，比較器35將旗標FLG2作為‘H’位準輸出。

OR閘極81藉由輸入‘H’位準之旗標FLG1及H’位準之旗標FLG2而將信號SET2作為‘H’位準輸出。又，NAND閘極82藉由輸入‘H’位準之旗標FLG1及‘H’位準之旗標FLG2而將信號RST2作為‘L’位準輸出。而且，‘H’位準之信號SET2被輸入至NAND閘極83，‘L’位準之信號RST2被輸入至NAND閘極84，藉此閂鎖電路80(NAND閘極83)將信號OUT2作為‘L’位準輸出。

NOR閘極71藉由輸入‘L’位準之信號OUT2及‘L’位準之信號 /D_OUT2而將信號DISCHG作為‘H’位準輸出。藉此，NMOS電晶體72接通。因此，運算放大器37之輸出端子經由NMOS電晶體72與接地電位導通。其結果，調整信號REGL之電壓被急速地放電至接地電位。

藉由將調整信號REGL之電壓急速地放電，可使信號VX2之電壓急速地升壓。因此，可使下降後之信號VX2之電壓於短時間內恢復至某一電壓為止。即，可使自第2實施形態中之時刻T21至下述之時刻T24之時間短於自第1實施形態中之時刻T1至時刻T4之時間。

繼而，於時刻T22，反相器75將藉由延遲電路74延遲之‘L’位準之信號OUT2進行反轉，並將信號/D_OUT2作為‘H’位準輸出。

NOR閘極71藉由輸入‘L’位準之信號OUT2及‘H’位準之信號/D_OUT2而將信號DISCHG作為‘L’位準輸出。藉此，NMOS電晶體72斷開。再者，NMOS電晶體72接通之時間(信號DISCHG為‘H’位準之時間)為延遲電路74之延遲時間，例如為10ns。

繼而，於時刻T23，比較器35偵測信號VX2之電壓經分壓之電壓Vmon2成為大於第2基準電壓VREF2之情況。而且，比較器35將旗標FLG2作為‘L’位準輸出。

NAND閘極82藉由輸入‘H’位準之旗標FLG1及‘L’位準之旗標FLG2而將信號RST2作為‘H’位準輸出。此時，‘H’位準之信號SET2被輸入至NAND閘極83，‘H’位準之信號RST2被輸入至NAND閘極83，閂鎖電路80(NAND閘極83)保持輸出狀態。即，將信號OUT2作為‘L’位準持續輸出。

其後，於時刻T24，比較器34偵測信號VX2之電壓經分壓之電壓Vmon1成為大於第1基準電壓VREF1之情況。而且，比較器34將旗標FLG1作為‘L’位準輸出。

OR閘極81藉由輸入‘L’位準之旗標FLG1及‘L’位準之旗標FLG2而將信號SET2作為‘L’位準輸出。此時，‘L’位準之信號SET2被輸入至 NAND閘極83，‘H’位準之信號RST2被輸入至NAND閘極84，藉此閂鎖電路80(NAND閘極83)將信號OUT2作為‘H’位準輸出。

再者，於第2實施形態中，閂鎖電路60及充電電路40於自時刻T21至時刻T24之期間內亦與上述第1實施形態同樣地動作。即，閂鎖電路60及充電電路40與閂鎖電路80及放電電路70並行地動作。

如上述般，第2實施形態中之電壓產生電路之動作結束。

[第2實施形態中之效果]

根據第2實施形態，設置有放電電路70。放電電路70若偵測出信號VX2之電壓自某一電壓及旗標FLG2檢測位準下降，則將調整電晶體90之閘極電壓急速地放電至接地電位。藉此，可以使電荷泵電路20之電源電壓(調整電晶體傳輸之電壓)上升之方式進行控制。其結果，可使信號VX2之電壓急速地升壓至某一電壓為止。

對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而揭示者，並不意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化含於發明之範圍或主旨，且含於申請專利範圍所記載之發明及其均等之範圍。

9‧‧‧電壓產生電路

20‧‧‧電荷泵電路

30‧‧‧限制電路

31‧‧‧電阻元件

32‧‧‧電阻元件

33‧‧‧電阻元件

34、35‧‧‧比較器

37‧‧‧運算放大器

40‧‧‧充電電路

50‧‧‧時脈控制電路

60‧‧‧閂鎖電路

90‧‧‧調整電晶體

CLK‧‧‧時脈

FLG1‧‧‧旗標

FLG2‧‧‧旗標

MON1‧‧‧節點

MON2‧‧‧節點

OUT1‧‧‧信號

REGL‧‧‧調整信號

VCC‧‧‧電源電壓

VREF1‧‧‧第1基準電壓

VREF2‧‧‧第2基準電壓

VX2‧‧‧信號

Claims (15)

1. 一種電壓產生電路，其特徵在於具備：電荷泵電路，其將輸入至第1節點之電壓進行升壓，並將第1信號輸出至第2節點；運算放大器，其接收將上述第2節點之電壓進行分壓後之第1電壓與第1基準電壓，並將第2信號輸出至第3節點；第1電晶體，其閘極連接於上述第3節點，一端連接於電源電壓，且另一端連接於上述第1節點；邏輯電路，其偵測上述第2節點之電壓並輸出第3信號；及充電電路，其接收上述第3信號而充電上述第3節點之電壓。
2. 如請求項1之電壓產生電路，其中上述充電電路包括：第1 PMOS電晶體，其於閘極被輸入基於上述第3信號之第4信號，且一端連接於上述電源電壓；及第2 PMOS電晶體，其一端連接於上述第1 PMOS電晶體之另一端，另一端及閘極連接於上述第3節點。
3. 如請求項2之電壓產生電路，其中上述充電電路進而包括NAND閘極，該NAND閘極對上述第3信號與將上述第3信號延遲且反轉後之第5信號進行NAND運算，並將其結果作為上述第4信號輸出。
4. 如請求項1之電壓產生電路，其中上述邏輯電路包含限制電路，該限制電路包括：比較器，其將上述第1電壓與上述第1基準電壓進行比較並輸出第1旗標；及比較器，其將上述第2節點之電壓進行分壓後之第2電壓與和 上述第1基準電壓相同之第2基準電壓進行比較並輸出第2旗標。
5. 如請求項4之電壓產生電路，其中上述邏輯電路包含作為SR正反器電路之第1閂鎖電路。
6. 如請求項4之電壓產生電路，其中上述邏輯電路包含第1閂鎖電路，該第1閂鎖電路包括：OR閘極，其對上述第1旗標與上述第2旗標進行OR運算，並將其結果作為第6信號輸出；NAND閘極，其對上述第1旗標與上述第2旗標進行NAND運算，並將其結果作為第7信號輸出；NAND閘極，其對上述第7信號與上述第3信號進行NAND運算，並將其結果作為第8信號輸出；及NAND閘極，其對上述第6信號與上述第8信號進行NAND運算，並將其結果作為上述第3信號輸出。
7. 如請求項1之電壓產生電路，其進而具備時脈控制電路，該時脈控制電路根據上述第3信號輸出時脈信號，且上述電荷泵電路根據上述時脈信號而控制上述第1節點之電壓之升壓。
8. 如請求項6之電壓產生電路，其進而具備：第2閂鎖電路，其根據上述第1旗標及上述第2旗標輸出第9信號；及放電電路，其根據上述第9信號而將上述第3節點之電壓放電。
9. 如請求項8之電壓產生電路，其中上述放電電路包括第1 NMOS電晶體，該第1 NMOS電晶體於閘極被輸入基於上述第9信號之第10信號，且一端連接於接地電位。
10. 如請求項9之電壓產生電路，其中上述放電電路進而包括NOR閘 極，該NOR閘極對上述第9信號與將上述第9信號延遲且反轉後之第11信號進行NOR運算，並將其結果作為上述第10信號輸出。
11. 如請求項8之電壓產生電路，其中上述第2閂鎖電路包括：OR閘極，其對上述第1旗標與上述第2旗標進行OR運算，並將其結果作為第12信號輸出；NAND閘極，其對上述第1旗標與上述第2旗標進行NAND運算，並將其結果作為第13信號輸出；NAND閘極，其對上述第13信號與上述第9信號進行NAND運算，並將其結果作為第14信號輸出；及NAND閘極，其對上述第12信號與上述第14信號進行NAND運算，並將其結果作為上述第9信號輸出。
12. 一種電壓產生電路，其特徵在於具備：電荷泵電路，其將輸入至第1節點之電壓進行升壓，並將第1信號輸出至第2節點；運算放大器，其接收將上述第2節點之電壓進行分壓後之第1電壓與第1基準電壓，並將第2信號輸出至第3節點；第1電晶體，其閘極連接於上述第3節點，一端連接於電源電壓，另一端連接於上述第1節點；邏輯電路，其偵測上述第2節點之電壓並輸出第3信號；第1閂鎖電路，其接收上述第3信號並輸出第4信號；及放電電路，其接收上述第4信號而將上述第3節點之電壓放電。
13. 如請求項12之電壓產生電路，其中上述放電電路包括第1 NMOS電晶體，該第1 NMOS電晶體於閘極被輸入基於上述第4信號之第5信號，且一端連接於接地電位。
14. 如請求項13之電壓產生電路，其中上述放電電路進而包括NOR閘極，該NOR閘極對上述第4信號與將上述第4信號延遲且反轉後之第6信號進行NOR運算，並將其結果作為上述第5信號輸出。
15. 如請求項12之電壓產生電路，其中上述邏輯電路包含限制電路，該限制電路包括：比較器，其將上述第1電壓與上述第1基準電壓進行比較並輸出第1旗標；及比較器，其將上述第2節點之電壓進行分壓後之第2電壓與和上述第1基準電壓相同之第2基準電壓進行比較並輸出第2旗標；上述第1閂鎖電路包括：OR閘極，其對上述第1旗標與上述第2旗標進行OR運算，並將其結果作為第7信號輸出；NAND閘極，其對上述第1旗標與上述第2旗標進行NAND運算，並將其結果作為第8信號輸出；NAND閘極，其對上述第8信號與上述第4信號進行NAND運算，並將其結果作為第9信號輸出；及NAND閘極，其對上述第7信號與上述第9信號進行NAND運算，並將其結果作為上述第4信號輸出。