WO2016030962A1 - 電圧発生回路 - Google Patents

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WO2016030962A1
WO2016030962A1 PCT/JP2014/072282 JP2014072282W WO2016030962A1 WO 2016030962 A1 WO2016030962 A1 WO 2016030962A1 JP 2014072282 W JP2014072282 W JP 2014072282W WO 2016030962 A1 WO2016030962 A1 WO 2016030962A1
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WO
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signal
voltage
outputs
node
circuit
Prior art date
Application number
PCT/JP2014/072282
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English (en)
French (fr)
Inventor
鈴木　良尚
道雄 中川
Original Assignee
株式会社 東芝
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Publication date
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Priority to US15/440,255 priority patent/US9985519B2/en

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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Definitions

  • This embodiment relates to a voltage generation circuit.
  • the voltage generation circuit boosts the voltage input to the first node and outputs the first signal to the second node, and the first voltage obtained by dividing the voltage of the second node. And the first reference voltage, and outputs the second signal to the third node, the gate is connected to the third node, one end is connected to the power supply, and the other end is connected to the first node.
  • FIG. 1 is a block diagram showing a configuration of a semiconductor memory device according to a first embodiment.
  • FIG. 3 is a block diagram showing configurations of a charge-up circuit and a latch circuit shown in FIG.
  • the figure which shows the truth value of each signal output by the latch circuit shown in FIG. 4 is a timing chart showing the operation of the voltage generation circuit according to the first embodiment.
  • FIG. 9 is a block diagram showing a configuration of a discharge circuit and a latch circuit shown in FIG. 9 is a timing chart showing the operation of the voltage generation circuit according to the second embodiment.
  • a charge-up circuit 40 is provided.
  • the charge-up circuit 40 detects that the output voltage of the charge pump circuit 20 (the voltage of the signal VX2) has reached a certain voltage.
  • the charge-up circuit 40 rapidly charges the gate voltage of the regulation transistor 90 to a desired level. Thereby, further increase in the output voltage of the charge pump circuit 20 can be suppressed, and overshoot of the signal VX2 can be reduced.
  • the first embodiment will be described in detail.
  • a semiconductor memory device includes a memory cell array 1, a bit line control circuit 2, a column decoder 3, a data buffer 4, a data input / output terminal 5, a word line control circuit 6, a control circuit 7, and a control.
  • a signal input terminal 8 and a voltage generation circuit 9 are provided.
  • the semiconductor memory device is a NAND flash memory
  • the present invention is not limited thereto.
  • the memory cell array 1 includes a plurality of blocks. Each block includes a plurality of memory cells, a plurality of word lines, a plurality of bit lines, and the like. The plurality of memory cells store data. Each block includes a plurality of pages. The plurality of pages are composed of a plurality of memory cells. The plurality of memory cells are electrically connected to the same word line. Each block includes a NAND string. The NAND string is composed of a plurality of memory cells whose current paths are connected in series. Memory cell array 1 is electrically connected to bit line control circuit 2, word line control circuit 6, control circuit 7, and voltage generation circuit 9.
  • the bit line control circuit 2 reads the data of the memory cells in the memory cell array 1 through the bit lines.
  • the bit line control circuit 2 writes data to the memory cells by applying a voltage necessary for writing (programming) to the memory cells in the memory cell array 1 via the bit lines.
  • a column decoder 3, a data buffer 4, and a control circuit 7 are electrically connected to the bit line control circuit 2.
  • the bit line control circuit 2 includes a sense amplifier and a data storage circuit (not shown).
  • a specific data storage circuit is selected by the column decoder 3.
  • the data in the memory cell is read out to the selected data storage circuit and output from the data input / output terminal 5 to the outside of the memory via the data buffer 4.
  • the data input / output terminal 5 is connected to a device outside the memory (for example, host, memory controller, etc.).
  • the data input / output terminal 5 receives various commands COM and an address ADD.
  • Various commands COM and address ADD control the operation of the NAND flash memory.
  • the data input / output terminal 5 receives and outputs data DT.
  • Write data DT is input to the data input / output terminal 5.
  • the write data DT is supplied to the data storage circuit selected by the column decoder 3 via the data buffer 4.
  • the command COM and the address ADD are supplied to the control circuit 7.
  • the sense amplifier amplifies the potential on the bit line.
  • the word line control circuit 6 selects a word line in the memory cell array 1 under the control of the control circuit 7.
  • the word line control circuit 6 receives a voltage necessary for reading, writing, or erasing from the voltage generation circuit 9. The word line control circuit 6 applies these voltages to the selected word line.
  • the control circuit 7 is electrically connected to and controls the memory cell array 1, the bit line control circuit 2, the column decoder 3, the data buffer 4, the word line control circuit 6, and the voltage generation circuit 9.
  • the control circuit 7 is electrically connected to the control signal input terminal 8.
  • the control circuit 7 is controlled by a control signal such as an ALE (address latch enable) signal input from the outside via the control signal input terminal 8.
  • the control circuit 7 outputs a control signal to the voltage generation circuit 9 to control the voltage generation circuit 9.
  • the voltage generation circuit 9 supplies necessary voltages to the memory cell array 1 and the word line control circuit 6 in each operation such as writing, reading, and erasing according to the control of the control circuit 7.
  • the voltage generation circuit 9 is configured to generate such various voltages. Details of the configuration of the voltage generation circuit 9 will be described later with reference to FIG.
  • the voltage generation circuit 9 includes a charge pump circuit 20, a limiter circuit 30, an operational amplifier 37, a charge-up circuit 40, a clock control circuit 50, a latch circuit 60, and a regulation transistor 90.
  • the charge pump circuit 20 receives the clock CLK from the clock control circuit 50.
  • the charge pump circuit 20 boosts the voltage transferred from the regulation transistor 90 according to the clock CLK.
  • the charge pump circuit 20 outputs the boosted voltage as a signal VX2 from the output terminal (output node). This signal VX2 is output as a voltage necessary for writing, reading, erasing and the like.
  • the node MON1 is a node obtained by dividing the output node signal VX2.
  • the voltage of the node MON1 (voltage divided by the resistance elements 31 to 33) is referred to as Vmon1.
  • the node MON2 is a node obtained by dividing the output node signal VX2.
  • the voltage of the node MON2 (voltage divided by the resistance elements 31 to 33) is referred to as Vmon2.
  • the operational amplifier 37 has a first input terminal and a second input terminal.
  • the voltage Vmon1 of the node MON1 is input to the first input terminal.
  • the first reference voltage VREF1 is input to the second input terminal.
  • the operational amplifier 37 compares the first reference voltage VREF1 and the voltage Vmon1 and outputs a regulation signal REGL.
  • the operational amplifier 37 is electrically connected to the power supply voltage VCC and the ground potential.
  • the operational amplifier 37 discharges and outputs the regulation signal REGL when the voltage Vmon1 is smaller than the first reference voltage VREF1, and charges and outputs the regulation signal REGL when the voltage Vmon1 is larger than the first reference voltage VREF1.
  • the regulation signal REGL is input to the gate, one end of the current path is connected to the power supply voltage, and the other end is connected to the input terminal (input node) of the charge pump circuit 20.
  • the regulation transistor 90 transfers a voltage to the charge pump circuit 20 in accordance with the regulation signal REGL.
  • the limiter circuit 30 detects the level (voltage) of the signal VX2, and outputs flags FLG1 and FLG2 accordingly.
  • the limiter circuit 30 includes resistance elements 31 to 33 and comparators 34 and 35.
  • the resistance element 31 has one end electrically connected to the output terminal of the charge pump circuit 20 and the other end electrically connected to the node MON2.
  • the resistance element 32 has one end electrically connected to the node MON2 and the other end electrically connected to the node MON1.
  • the resistance element 33 has one end electrically connected to the node MON1 and the other end electrically connected to the ground potential.
  • the comparator 34 has a first input terminal and a second input terminal.
  • the voltage Vmon1 of the node MON1 is input to the first input terminal.
  • the first reference voltage VREF1 is input to the second input terminal.
  • the comparator 34 compares the first reference voltage VREF1 and the voltage Vmon1 and outputs a flag FLG1.
  • the comparator 34 outputs the flag FLG1 as the “H” level when the voltage Vmon1 is smaller than the first reference voltage VREF1, and outputs the flag FLG1 as the “L” level when the voltage Vmon1 is larger than the first reference voltage VREF1. To do.
  • the comparator 35 has a first input terminal and a second input terminal.
  • the voltage Vmon2 of the node MON2 is input to the first input terminal.
  • a second reference voltage VREF2 (VREF1 is equal to VREF2 but may be different without limitation) is input to the second input terminal.
  • the comparator 35 compares the second reference voltage VREF2 and the voltage Vmon2 and outputs a flag FLG2.
  • the comparator 35 outputs the flag FLG2 as the “H” level when the voltage Vmon2 is smaller than the second reference voltage VREF2, and outputs the flag FLG2 as the “L” level when the voltage Vmon2 is larger than the second reference voltage VREF2. To do.
  • the latch circuit 60 latches the flags FLG1 and FLG2 input from the limiter circuit 30 (comparators 34 and 35), and outputs a signal OUT1 according to the flags FLG1 and FLG2.
  • the latch circuit 60 enters a reset state (standby state) when both the flags FLG1 and FLG2 are set to the “H” level. Thereafter, the latch circuit 60 outputs the signal OUT1 as ‘H’ only for an appropriate period when both the flags FLG1 and FLG2 are set to the ‘L’ level.
  • the appropriate period is a period until the output voltage becomes lower than the flag FLG2 detection level, that is, until the flag FLG2 becomes the 'H' level.
  • an SR (Set-Reset) flip-flop circuit is used as described later with reference to FIG.
  • the charge-up circuit 40 has an input terminal and an output terminal. A signal OUT1 is input to the input terminal. The output terminal is electrically connected to the output terminal of the operational amplifier 37. That is, the charge-up circuit 40 charges the gate voltage of the regulation transistor 90 in accordance with the signal OUT1 input from the latch circuit 60. Details of the configuration of the charge-up circuit 40 will be described later with reference to FIG.
  • the clock control circuit 50 generates and outputs a clock CLK according to the signal OUT1 input from the latch circuit 60.
  • the clock control circuit 50 outputs a fast clock CLK signal when the signal OUT1 is at the “L” level, and outputs a slow clock CLK signal when the signal OUT1 is at the “H” level.
  • the latch circuit 60 includes an OR gate 61 and NAND gates 62-64.
  • the OR gate 61 performs an OR operation on the input flag FLG1 and the flag FLG2, and outputs the result as a signal SET1.
  • the NAND gate 62 performs a NAND operation on the input flags FLG1 and FLG2, and outputs the result as a signal RST1.
  • the NAND gate 63 performs a NAND operation on the signal SET1 input from the OR gate 61 and the signal input from the NAND gate 64, and outputs the result as a signal OUT1.
  • the NAND gate 64 performs a NAND operation on the signal RST1 input from the NAND gate 62 and the signal OUT1 input from the NAND gate 63, and outputs the result.
  • the NAND gates 63 and 64 when the signal SET1 is at the “L (0)” level and the signal RST1 is at the “H (1)” level, the signal OUT1 is at “H (1). ) 'Output as level. Further, according to the NAND gates 63 and 64, when the signal SET1 is at the “H (1)” level and the signal RST1 is at the “L (0)” level, the signal OUT1 is output as the “L (0)” level. Is done. On the other hand, according to the NAND gates 63 and 64, when the signals SET1 and RST1 are both at the “H (1)” level, the current output state is maintained.
  • the signal OUT1 is output as the 'H (1)' level.
  • the signal OUT1 is output as the “L (0)” level.
  • the signal levels of the flags FLG1 and FLG2 are different, the current output state is held.
  • the charge-up circuit 40 includes a NAND gate 41, PMOS transistors 42 and 43, a delay circuit 44, and an inverter 45.
  • the delay circuit 44 delays and outputs the signal OUT1 input from the latch circuit 60 (NAND gate 63).
  • the delay circuit 44 delays the signal OUT1 by 10 ns, for example.
  • Inverter 45 inverts the signal input from delay circuit 44 and outputs signal / D_OUT1.
  • NAND gate 41 performs a NAND operation on signal OUT1 input from latch circuit 60 (NAND gate 63) and signal / D_OUT1 input from inverter 45, and outputs the result as signal CHGUP.
  • the signal CHGUP is input to the gate, and one end of the current path is connected to the power supply voltage.
  • the PMOS transistor 43 one end of the current path is connected to the other end of the current path of the PMOS transistor 42.
  • the PMOS transistor 43 has a gate and the other end of the current path connected to the output terminal (output node) of the operational amplifier 37.
  • the output voltage of the charge pump 20 (the voltage of the signal VX2) is determined from a certain voltage (regulation level, flag FLG1 detection level, for example, 3.9 V) and flag FLG2 detection level by a capacitive load (for example, load of the bit line driver)
  • a certain voltage regulation level, flag FLG1 detection level, for example, 3.9 V
  • flag FLG2 detection level by a capacitive load (for example, load of the bit line driver)
  • the voltage of the regulation signal REGL is about Vcc-Vtp when the voltage of the signal VX2 is a certain voltage.
  • the voltage Vtp is a threshold voltage of the regulation transistor 90.
  • the operational amplifier 37 detects this. That is, the operational amplifier 37 detects that the voltage Vmon1 of the node MON1 obtained by dividing the voltage of the signal VX2 is smaller than the first reference voltage VREF1. The operational amplifier 37 discharges the voltage of the regulation signal REGL from the voltage Vcc ⁇ Vtp toward the ground potential. As a result, the voltage of the signal VX2 increases.
  • the operational amplifier 37 detects this. That is, the operational amplifier 37 detects that the voltage Vmon1 of the node MON1 obtained by dividing the voltage of the signal VX2 is higher than the first reference voltage VREF1.
  • the operational amplifier 37 charges the voltage of the regulation signal REGL to the voltage Vcc ⁇ Vtp. As a result, the voltage of the signal VX2 becomes a certain voltage.
  • the following operations are performed by the comparators 34 and 35, the latch circuit 60, and the charge-up circuit 40 in parallel with the operational amplifier 37.
  • the comparator 34 detects that the voltage Vmon1 of the node MON1 obtained by dividing the voltage of the signal VX2 is smaller than the first reference voltage VREF1. Then, the comparator 34 outputs the flag FLG1 as the “H” level.
  • the comparator 35 detects that the voltage Vmon2 of the node MON2 obtained by dividing the voltage of the signal VX2 is smaller than the second reference voltage VREF2. Then, the comparator 35 outputs the flag FLG2 as the “H” level.
  • the OR gate 61 receives the “H” level flags FLG 1 and FLG 2 and outputs the signal SET 1 as the “H” level. Further, the NAND gate 62 receives the “H” level flags FLG 1 and FLG 2 and outputs the signal RST 1 as the “L” level.
  • the latch circuit 60 (NAND gate 63) converts the signal OUT1 to 'L' by inputting the 'H' level signal SET1 to the NAND gate 63 and inputting the 'L' level signal RST1 to the NAND gate 64. Output as a level.
  • the inverter 45 inverts the 'L' level signal OUT1 delayed by the delay circuit 44, and outputs the signal / D_OUT1 as the 'H' level.
  • the comparator 35 detects that the voltage Vmon2 of the node MON2 obtained by dividing the voltage of the signal VX2 is higher than the second reference voltage VREF2. Then, the comparator 35 outputs the flag FLG2 as the 'L' level.
  • the NAND gate 62 receives the ‘H’ level flag FLG ⁇ b> 1 and the ‘L’ level flag FLG ⁇ b> 2 and outputs the signal RST ⁇ b> 1 as the ‘H’ level.
  • the 'H' level signal SET1 is input to the NAND gate 63 and the 'H' level signal RST1 is input to the NAND gate 64, but the latch circuit 60 (NAND gate 63) holds the output state. That is, the signal OUT1 is continuously output as the 'L' level.
  • the comparator 34 detects that the voltage Vmon1 of the node MON1 obtained by dividing the voltage of the signal VX2 is higher than the first reference voltage VREF1. Then, the comparator 34 outputs the flag FLG1 as the ‘L’ level.
  • the OR gate 61 receives the 'L' level flags FLG1 and FLG2 and outputs the signal SET1 as the 'L' level. At this time, when the 'L' level signal SET1 is input to the NAND gate 63 and the 'H' level signal RST1 is input to the NAND gate 64, the latch circuit 60 (NAND gate 63) converts the signal OUT1 to 'H'. 'Output as level.
  • the NAND gate 41 receives the 'H' level signal OUT1 and the 'H' level signal / D_OUT1 and outputs the signal CHGUP as the 'L' level. As a result, the PMOS transistor 42 is turned on. Since the voltage at the output terminal of the operational amplifier 37 (the voltage of the regulation signal REGL) is lower than the voltage Vcc ⁇ Vtp, the PMOS transistor 43 is turned on. For this reason, the output terminal of the operational amplifier 37 is conducted to the power supply voltage VCC via the PMOS transistors 42 and 43. As a result, the voltage of the regulation signal REGL is rapidly charged up to the voltage Vcc ⁇ Vtp.
  • the voltage of the regulation signal REGL reaches the voltage Vcc ⁇ Vtp
  • the voltage of the signal VX2 stops rising beyond a certain voltage.
  • the voltage overshoot of the signal VX2 can be reduced by rapidly boosting the voltage of the regulation signal REGL to the voltage Vcc ⁇ Vtp.
  • the “H” level signal OUT ⁇ b> 1 output from the latch circuit 60 is input to the clock control circuit 50.
  • the clock control circuit 50 delays the clock CLK in accordance with the 'H' level signal OUT1. Thereby, the boosting operation by the charge pump 20 can be suppressed.
  • the inverter 45 inverts the 'H' level signal OUT1 delayed by the delay circuit 44, and outputs the signal / D_OUT1 as the 'L' level.
  • the NAND gate 41 receives the 'H' level signal OUT1 and the 'L' level signal / D_OUT1 and outputs the signal CHGUP as the 'H' level. As a result, the PMOS transistor 42 is turned off.
  • the time during which the PMOS transistor 42 is on (the time during which the signal CHGUP is at the “L” level) is a delay time by the delay circuit 44, and is, for example, 10 ns.
  • the operations performed by the comparators 34 and 35, the latch circuit 60, and the charge-up circuit 40 described above are performed when the voltage of the signal VX2 drops below the flag FLG2 detection level as well as the flag FLG1 detection level (a certain voltage). Is called. That is, when the decrease in the voltage of the signal VX2 is smaller than the flag FLG1 detection level and larger than the flag FLG2 detection level, the above operation is not performed. This is because the control by the operational amplifier 37 is sufficient to adjust the voltage of the signal VX2 to a certain voltage when the voltage of the signal VX2 slightly rises and falls near a certain voltage.
  • the operational amplifier 37 has the voltage Vmon1 of the node MON1 obtained by dividing the voltage of the signal VX2 smaller than the first reference voltage VREF1. Detect that.
  • the operational amplifier 37 discharges the voltage of the regulation signal REGL from the voltage Vcc ⁇ Vtp.
  • the regulation transistor 90 operates to boost the voltage of the signal VX2 to a certain voltage. As a result, the voltage of the signal VX2 increases.
  • the operational amplifier 37 detects that the voltage Vmon1 of the node MON1 obtained by dividing the voltage of the signal VX2 is higher than the first reference voltage VREF1.
  • the operational amplifier 37 charges the voltage of the regulation signal REGL to the voltage Vcc ⁇ Vtp.
  • the regulation transistor 90 operates to set the voltage of the signal VX2 to a certain voltage.
  • the load (regulation transistor 90) is very large with respect to the driving capability of the operational amplifier 37, the voltage of the regulation signal REGL cannot be controlled to be charged to the voltage Vcc-Vtp only by the operational amplifier 37. Therefore, in the comparative example, the time from the time when the voltage of the signal VX2 reaches a certain voltage to the time when the voltage of the regulation signal REGL is charged to the voltage Vcc-Vtp (time from time T12 to time T13) becomes longer. In the meantime, the voltage of the signal VX2 continues to rise, resulting in a large overshoot. For example, the voltage of the signal VX2 exceeds a certain voltage of 3.9V and rises to about 5.0V. As a result, the withstand voltage of a transistor (not shown) that outputs the signal VX2 or uses the signal VX2 as a power source may be exceeded.
  • the charge-up circuit 40 is provided.
  • the charge-up circuit 40 detects that the voltage of the signal VX2 has reached a certain voltage
  • the charge-up circuit 40 rapidly charges the gate voltage of the regulation transistor 90 to a desired level.
  • the power supply voltage (voltage transferred by the regulation transistor) input to the charge pump circuit 20 can be controlled to decrease without increasing the current of the operational amplifier 37.
  • an increase in the voltage of the signal VX2 can be suppressed, and an overshoot of the voltage of the signal VX2 can be reduced.
  • the overshoot of the voltage of the signal VX2 can be suppressed to about 4.3V.
  • a discharge circuit 70 is further provided.
  • the discharge circuit 70 detects that the voltage of the signal VX2 has dropped from a certain voltage and the flag FLG2 detection level, the discharge circuit 70 rapidly discharges the gate voltage of the regulation transistor 90 to a desired level (ground potential). Thereby, the voltage of the signal VX2 can be rapidly boosted to a certain voltage.
  • the second embodiment will be described in detail below.
  • the second embodiment is different from the first embodiment in that the voltage generation circuit 9 includes a latch circuit 80 and a discharge circuit 70.
  • the latch circuit 80 latches the flags FLG1 and FLG2 input from the comparators 34 and 35, and outputs a signal OUT1 according to the flags FLG1 and FLG2.
  • a latch circuit 80 for example, an SR (Set-Reset) flip-flop circuit is used. Details of the configuration of the latch circuit 80 will be described later with reference to FIG.
  • the discharge circuit 70 has an input terminal and an output terminal. A signal OUT2 is input to the input terminal. The output terminal is electrically connected to the output terminal of the operational amplifier 37. That is, the discharge circuit 70 discharges the level of the gate voltage of the regulation transistor 90 in accordance with the signal OUT2 input from the latch circuit 80. Details of the configuration of the discharge circuit 70 will be described later with reference to FIG.
  • the latch circuit 80 includes an OR gate 81 and NAND gates 82-84.
  • the OR gate 81 performs an OR operation on the input flag FLG1 and the flag FLG2, and outputs the result as a signal SET2.
  • the NAND gate 82 performs a NAND operation on the input flag FLG1 and the flag FLG2, and outputs the result as a signal RST2.
  • the NAND gate 83 performs a NAND operation on the signal SET2 input from the OR gate 81 and the signal input from the NAND gate 84, and outputs the result as a signal OUT2.
  • the NAND gate 84 performs a NAND operation on the signal RST2 input from the NAND gate 82 and the signal OUT2 input from the NAND gate 83, and outputs the result.
  • the latch circuit 80 has the same configuration as the latch circuit 60. Therefore, as shown in FIG. 4, according to NAND gates 83 and 84, when signal SET2 is at 'L (0)' level and signal RST2 is at 'H (1)' level, signal OUT2 is at 'H (1)' level. (1) Output as 'level'. Further, according to the NAND gates 83 and 84, when the signal SET2 is at the “H (1)” level and the signal RST2 is at the “L (0)” level, the signal OUT2 is output as the “L (0)” level. Is done. On the other hand, according to the NAND gates 83 and 84, when the signals SET2 and RST2 are both at the “H (1)” level, the current output state is maintained.
  • the signal OUT2 is output as the 'H (1)' level.
  • the signal OUT2 is output as the “L (0)” level.
  • the signal levels of the flags FLG1 and FLG2 are different (in this example, when the flag FLG1 is at the “H (1)” level and the flag FLG2 is at the “L (0)” level), the current output state is maintained. .
  • the discharge circuit 70 includes a NOR gate 71, an NMOS transistor 72, a delay circuit 74, and an inverter 75.
  • the delay circuit 74 delays and outputs the signal OUT2 input from the latch circuit 80 (NAND gate 83).
  • the delay circuit 74 delays the signal OUT2 by 10 ns, for example.
  • Inverter 75 inverts the signal input from delay circuit 74 and outputs signal / D_OUT2.
  • the NOR gate 71 performs a NOR operation on the signal OUT2 input from the latch circuit 80 (NAND gate 83) and the signal / D_OUT2 input from the inverter 75, and outputs the result as a signal DISCHG.
  • the signal DISCHG is input to the gate, one end of the current path is connected to the ground potential, and the other end of the current path is connected to the output terminal of the operational amplifier 37.
  • the operational amplifier 37 when the output voltage of the charge pump 20 (the voltage of the signal VX2) drops from a certain voltage due to the capacitive load at time T21, the operational amplifier 37 performs the same operation as in the first embodiment. In other words, the operational amplifier 37 discharges the voltage of the regulation signal REGL from the voltage Vcc ⁇ Vtp. As a result, the voltage of the signal VX2 increases.
  • the comparator 34 detects that the voltage Vmon1 obtained by dividing the voltage of the signal VX2 is smaller than the first reference voltage VREF1. Then, the comparator 34 outputs the flag FLG1 as the “H” level.
  • the OR gate 81 receives the 'H' level flag FLG1 and the H 'level flag FLG2 and outputs the signal SET2 as the' H 'level.
  • the NAND gate 82 receives the 'H' level flag FLG1 and the H 'level flag FLG2 and outputs the signal RST2 as the' L 'level.
  • the latch circuit 80 (NAND gate 83) outputs the signal OUT2 to the “L” level by inputting the “H” level signal SET2 to the NAND gate 83 and the “L” level signal RST2 to the NAND gate 84. Output as a level.
  • the NOR gate 71 outputs the signal DISCHG as the ‘H’ level when the ‘L’ level signal OUT ⁇ b> 2 and the ‘L’ level signal / D_OUT ⁇ b> 2 are input.
  • the NMOS transistor 72 is turned on.
  • the output terminal of the operational amplifier 37 is conducted to the ground potential via the NMOS transistor 72.
  • the voltage of the regulation signal REGL is rapidly discharged to the ground potential.
  • the voltage of the signal VX2 can be boosted rapidly by rapidly discharging the voltage of the regulation signal REGL. Therefore, the voltage of the lowered signal VX2 can be restored to a voltage that is a short time. That is, the time from time T21 in the second embodiment to time T24 described below can be made shorter than the time from time T1 to time T4 in the first embodiment.
  • the inverter 75 inverts the 'L' level signal OUT2 delayed by the delay circuit 74, and outputs the signal / D_OUT2 as the 'H' level.
  • the NOR gate 71 outputs the signal DISCHG as the ‘L’ level when the ‘L’ level signal OUT ⁇ b> 2 and the ‘H’ level signal / D_OUT ⁇ b> 2 are input. Thereby, the NMOS transistor 72 is turned off.
  • the time during which the NMOS transistor 72 is on (the time during which the signal DISCHG is at the “H” level) is a delay time by the delay circuit 74, and is, for example, 10 ns.
  • the comparator 35 detects that the voltage Vmon2 obtained by dividing the voltage of the signal VX2 is higher than the second reference voltage VREF2. Then, the comparator 35 outputs the flag FLG2 as the 'L' level.
  • the NAND gate 82 receives the ‘H’ level flag FLG ⁇ b> 1 and the ‘L’ level flag FLG ⁇ b> 2 and outputs the signal RST ⁇ b> 2 as the ‘H’ level.
  • the 'H' level signal SET2 is input to the NAND gate 83 and the 'H' level signal RST2 is input to the NAND gate 83, but the latch circuit 80 (NAND gate 83) maintains the output state. That is, the signal OUT2 is continuously output as the 'L' level.
  • the comparator 34 detects that the voltage Vmon1 obtained by dividing the voltage of the signal VX2 is higher than the first reference voltage VREF1. Then, the comparator 34 outputs the flag FLG1 as the ‘L’ level.
  • the OR gate 81 receives the 'L' level flag FLG1 and the 'L' level flag FLG2 and outputs the signal SET2 as the 'L' level.
  • the signal SET2 of “L” level is input to the NAND gate 83
  • the signal RST2 of “H” level is input to the NAND gate 84, whereby the latch circuit 80 (NAND gate 83) converts the signal OUT2 to “H”. 'Output as level.
  • the latch circuit 60 and the charge-up circuit 40 operate in the same manner as in the first embodiment from time T21 to time T24. That is, the latch circuit 60 and the charge up circuit 40, and the latch circuit 80 and the discharge circuit 70 operate in parallel.
  • a discharge circuit 70 is provided.
  • the discharge circuit 70 detects that the voltage of the signal VX2 falls from a certain voltage and the flag FLG2 detection level, the discharge circuit 70 rapidly discharges the gate voltage of the regulation transistor 90 to the ground potential.
  • the power supply voltage (voltage transferred by the regulation transistor) of the charge pump circuit 20 can be controlled to increase.
  • the voltage of the signal VX2 can be rapidly boosted to a certain voltage.
  • DESCRIPTION OF SYMBOLS 20 ... Charge pump circuit, 30 ... Limiter circuit, 34, 35 ... Comparator, 37 ... Operational amplifier, 40 ... Charge-up circuit, 41, 62, 63, 64, 82, 83, 84 ... NAND gate, 42, 43 ... PMOS transistor 50, clock control circuit, 60, 80, latch circuit, 61, 81, OR gate, 70, discharge circuit, 71, NOR gate, 72, NMOS transistor, 90, regulation transistor.

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Abstract

　本実施形態の電圧発生回路によれば、第１ノードに入力される電圧を昇圧して、第２ノードに第１信号ＶＸ２を出力するチャージポンプ回路２０と、前記第２ノードの電圧を分圧した第１電圧と第１基準電圧ＶＲＥＦ１とを受けて、第２信号ＲＥＧＬを第３ノードに出力するオペアンプ３７と、ゲートが前記第３ノードに接続され、一端が電源に接続され、他端が前記第１ノードに接続された第１トランジスタ９０と、前記第２ノードの電圧を検知し、第３信号を出力する論理回路３０，６０と、前記第３信号を受けて、前記第３ノードの電圧を充電するチャージアップ回路４０と、を具備する。

Description

電圧発生回路
　本実施形態は、電圧発生回路に関する。
　電圧発生回路において、昇圧回路（チャージポンプ回路）の出力におけるリップルを低減するために、昇圧クロックおよび初期充電電圧の電源電圧をオペアンプにより制御する方法が提案されている。
特開２００６－０１４５８１号公報 特開２０１０－００４７１７号公報 特開２００８－０８６１６５号公報 特開平０８－１９０４３７号公報
　出力電圧のオーバーシュートを低減する電圧発生回路を提供する。
　本実施形態による電圧発生回路は、第１ノードに入力される電圧を昇圧して、第２ノードに第１信号を出力するチャージポンプ回路と、前記第２ノードの電圧を分圧した第１電圧と第１基準電圧とを受けて、第２信号を第３ノードに出力するオペアンプと、ゲートが前記第３ノードに接続され、一端が電源に接続され、他端が前記第１ノードに接続された第１トランジスタと、前記第２ノードの電圧を検知し、第３信号を出力する論理回路と、前記第３信号を受けて、前記第３ノードの電圧を充電するチャージアップ回路と、を具備する。
第１の実施形態に係る半導体記憶装置の構成を示すブロック図。 第１の実施形態に係る電圧発生回路の構成を示すブロック図。 図２に示すチャージアップ回路およびラッチ回路の構成を示すブロック図。 図３に示すラッチ回路によって出力される各信号の真理値を示す図。 第１の実施形態に係る電圧発生回路の動作を示すタイミングチャート。 比較例に係る電圧発生回路の構成を示すブロック図。 比較例に係る電圧発生回路の動作を示すタイミングチャート。 第２の実施形態に係る電圧発生回路の構成を示すブロック図。 図８に示すディスチャージ回路およびラッチ回路の構成を示すブロック図。 第２の実施形態に係る電圧発生回路の動作を示すタイミングチャート。
　本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複した説明は、必要に応じて行う。
　＜第１の実施形態＞
　図１乃至図７を用いて、第１の実施形態に係る電圧発生回路について説明する。第１の実施形態では、チャージアップ回路４０が設けられる。チャージアップ回路４０は、チャージポンプ回路２０の出力電圧（信号ＶＸ２の電圧）がある電圧に到達したことを検知する。そして、チャージアップ回路４０は、レギュレーショントランジスタ９０のゲート電圧を所望のレベルまで急速に充電する。これにより、チャージポンプ回路２０の出力電圧のさらなる上昇を抑えることができ、信号ＶＸ２のオーバーシュートを低減することができる。以下に、第１の実施形態について詳説する。
　［第１の実施形態における構成］
　以下に、図１乃至図４を用いて、第１の実施形態に係る電圧発生回路の構成について説明する。
　図１に示すように、半導体記憶装置（メモリ）は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、データ入出力端子５、ワード線制御回路６、制御回路７、制御信号入力端子８、および電圧発生回路９を備える。
　なお、これらの各機能ブロックが、このように区別されていることは必須ではない。例えば、一部の機能が以下の説明において例示されている機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。
　また、以下では、半導体記憶装置がＮＡＮＤ型フラッシュメモリである場合を例に説明するが、これに限らない。
　メモリセルアレイ１は、複数のブロックを含む。各ブロックは、複数のメモリセル、複数のワード線、および複数のビット線等を含む。複数のメモリセルは、データを記憶する。各ブロックは、複数のページを含む。複数のページは、複数のメモリセルからなる。これら複数のメモリセルは、同一のワード線に電気的に接続される。また、各ブロックは、ＮＡＮＤストリングを含む。ＮＡＮＤストリングは、電流経路が直列に接続された複数のメモリセルからなる。メモリセルアレイ１は、ビット線制御回路２、ワード線制御回路６、制御回路７、および電圧発生回路９と電気的に接続される。
　ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルのデータを読み出す。また、ビット線制御回路２は、ビット線を介してメモリセルアレイ１内のメモリセルに書き込み（プログラム）に必要な電圧を印加してメモリセルにデータを書き込む。ビット線制御回路２には、カラムデコーダ３、データバッファ４、および制御回路７が電気的に接続される。
　ビット線制御回路２は、センスアンプおよびデータ記憶回路等（図示せず）を含む。特定のデータ記憶回路がカラムデコーダ３によって選択される。メモリセルのデータは、選択されたデータ記憶回路に読み出され、データバッファ４を介してデータ入出力端子５からメモリの外部へ出力される。データ入出力端子５は、メモリ外部の装置（例えば、ホスト、メモリコントローラなど）に接続される。データ入出力端子５は、各種コマンドＣＯＭ、およびアドレスＡＤＤを受け取る。各種コマンドＣＯＭ、およびアドレスＡＤＤは、ＮＡＮＤ型フラッシュメモリの動作を制御する。また、データ入出力端子５は、データＤＴを受け取ったり、出力したりする。書き込みデータＤＴは、データ入出力端子５に入力される。そして、書き込みデータＤＴは、データバッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給される。コマンドＣＯＭおよびアドレスＡＤＤは、制御回路７に供給される。センスアンプは、ビット線上の電位を増幅する。
　ワード線制御回路６は、制御回路７の制御に従ってメモリセルアレイ１内のワード線を選択する。また、ワード線制御回路６は、読み出し、書き込み、または消去に必要な電圧を電圧発生回路９から受け取る。ワード線制御回路６は、これらの電圧を、選択されたワード線に印加する。
　制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データバッファ４、ワード線制御回路６、および電圧発生回路９に電気的に接続され、これらを制御する。制御回路７は、制御信号入力端子８に電気的に接続される。制御回路７は、外部から制御信号入力端子８を介して入力されるＡＬＥ（アドレスラッチイネーブル）信号等の制御信号によって制御される。また、制御回路７は、電圧発生回路９に制御信号を出力し、電圧発生回路９を制御する。
　電圧発生回路９は、制御回路７の制御に従って、書き込み、読み出し、および消去等の各動作において、メモリセルアレイ１およびワード線制御回路６等に必要な電圧を与える。電圧発生回路９は、そのような種々の電圧を生成できるように構成される。この電圧発生回路９の構成についての詳細は、図２を用いて後述する。
　図２に示すように、電圧発生回路９は、チャージポンプ回路２０、リミッタ回路３０、オペアンプ３７、チャージアップ回路４０、クロック制御回路５０、ラッチ回路６０、およびレギュレーショントランジスタ９０を備える。
　チャージポンプ回路２０は、クロック制御回路５０からクロックＣＬＫを受ける。チャージポンプ回路２０は、レギュレーショントランジスタ９０から転送される電圧をクロックＣＬＫに従って昇圧する。そして、チャージポンプ回路２０は、昇圧した電圧を信号ＶＸ２として出力端子（出力ノード）から出力する。この信号ＶＸ２が、書き込み、読み出し、および消去等に必要な電圧として出力される。
　ノードＭＯＮ１は、出力ノードの信号ＶＸ２を分圧したノードである。かかるノードＭＯＮ１の電圧（抵抗素子３１～３３によって分圧された電圧）をＶｍｏｎ１と呼ぶ。また、ノードＭＯＮ２は、出力ノードの信号ＶＸ２を分圧したノードである。かかるノードＭＯＮ２の電圧（抵抗素子３１～３３によって分圧された電圧）をＶｍｏｎ２と呼ぶ。
　オペアンプ３７は、第１入力端子と第２入力端子とを有する。第１入力端子には、ノードＭＯＮ１の電圧Ｖｍｏｎ１が入力される。第２入力端子には、第１基準電圧ＶＲＥＦ１が入力される。オペアンプ３７は、第１基準電圧ＶＲＥＦ１と電圧Ｖｍｏｎ１を比較して、レギュレーション信号ＲＥＧＬを出力する。
　また、オペアンプ３７は、電源電圧ＶＣＣおよび接地電位に電気的に接続される。オペアンプ３７は、電圧Ｖｍｏｎ１が第１基準電圧ＶＲＥＦ１よりも小さい場合にレギュレーション信号ＲＥＧＬを放電して出力し、電圧Ｖｍｏｎ１が第１基準電圧ＶＲＥＦ１よりも大きい場合にレギュレーション信号ＲＥＧＬを充電して出力する。
　レギュレーショントランジスタ（ＰＭＯＳトランジスタ）９０は、ゲートにレギュレーション信号ＲＥＧＬが入力され、電流経路の一端が電源電圧に接続され、他端がチャージポンプ回路２０の入力端子（入力ノード）に接続される。レギュレーショントランジスタ９０は、レギュレーション信号ＲＥＧＬに従って、チャージポンプ回路２０に電圧を転送する。
　リミッタ回路３０は、信号ＶＸ２のレベル（電圧）を検知し、それに応じてフラグＦＬＧ１，ＦＬＧ２を出力する。リミッタ回路３０は、抵抗素子３１～３３、およびコンパレータ３４，３５を備える。
　抵抗素子３１は、一端がチャージポンプ回路２０の出力端子に電気的に接続され、他端がノードＭＯＮ２に電気的に接続される。抵抗素子３２は、一端がノードＭＯＮ２に電気的に接続され、他端がノードＭＯＮ１に電気的に接続される。抵抗素子３３は、一端がノードＭＯＮ１に電気的に接続され、他端が接地電位に電気的に接続される。
　コンパレータ３４は、第１入力端子と第２入力端子とを有する。第１入力端子には、ノードＭＯＮ１の電圧Ｖｍｏｎ１が入力される。第２入力端子には、第１基準電圧ＶＲＥＦ１が入力される。コンパレータ３４は、第１基準電圧ＶＲＥＦ１と電圧Ｖｍｏｎ１を比較して、フラグＦＬＧ１を出力する。コンパレータ３４は、電圧Ｖｍｏｎ１が第１基準電圧ＶＲＥＦ１よりも小さい場合にフラグＦＬＧ１を‘Ｈ’レベルとして出力し、電圧Ｖｍｏｎ１が第１基準電圧ＶＲＥＦ１よりも大きい場合にフラグＦＬＧ１を‘Ｌ’レベルとして出力する。
　コンパレータ３５は、第１入力端子と第２入力端子とを有する。第１入力端子には、ノードＭＯＮ２の電圧Ｖｍｏｎ２が入力される。第２入力端子には、第２基準電圧ＶＲＥＦ２（ＶＲＥＦ１はＶＲＥＦ２と等しいが、これに限定されることなく異なっていてもよい。）が入力される。コンパレータ３５は、第２基準電圧ＶＲＥＦ２と電圧Ｖｍｏｎ２を比較して、フラグＦＬＧ２を出力する。コンパレータ３５は、電圧Ｖｍｏｎ２が第２基準電圧ＶＲＥＦ２よりも小さい場合にフラグＦＬＧ２を‘Ｈ’レベルとして出力し、電圧Ｖｍｏｎ２が第２基準電圧ＶＲＥＦ２よりも大きい場合にフラグＦＬＧ２を‘Ｌ’レベルとして出力する。
　ラッチ回路６０は、リミッタ回路３０（コンパレータ３４，３５）から入力されるフラグＦＬＧ１，ＦＬＧ２をラッチし、これらフラグＦＬＧ１，ＦＬＧ２に従って信号ＯＵＴ１を出力する。ラッチ回路６０は、フラグＦＬＧ１，ＦＬＧ２がいずれも‘Ｈ’レベルとなったときに、リセット状態（スタンバイ状態）となる。その後、ラッチ回路６０は、フラグＦＬＧ１，ＦＬＧ２がいずれも‘Ｌ’レベルとなったときに、適当な期間のみ信号ＯＵＴ１を‘Ｈ’として出力する。適当な期間とは、出力電圧がフラグＦＬＧ２検出レベルより小さくなるまで、すなわち、フラグＦＬＧ２が‘Ｈ’レベルになるまでの期間である。このようなラッチ回路６０としては、例えばＳＲ（Set-Reset）フリップフロップ回路が用いられる。ラッチ回路６０の構成の詳細は、図３を用いて後述する。
　チャージアップ回路４０は、入力端子と出力端子とを有する。入力端子には、信号ＯＵＴ１が入力される。出力端子は、オペアンプ３７の出力端子に電気的に接続される。すなわち、チャージアップ回路４０は、ラッチ回路６０から入力される信号ＯＵＴ１に従って、レギュレーショントランジスタ９０のゲート電圧を充電する。チャージアップ回路４０の構成の詳細は、図３を用いて後述する。
　クロック制御回路５０は、ラッチ回路６０から入力される信号ＯＵＴ１に従って、クロックＣＬＫを生成および出力する。クロック制御回路５０は、信号ＯＵＴ１が‘Ｌ’レベルの場合に速いクロックＣＬＫ信号を出力し、信号ＯＵＴ１が‘Ｈ’レベルの場合に遅いクロックＣＬＫ信号を出力する。
　図３に示すように、ラッチ回路６０は、ＯＲゲート６１およびＮＡＮＤゲート６２－６４を備える。
　ＯＲゲート６１は、入力されるフラグＦＬＧ１とフラグＦＬＧ２とのＯＲ演算を行い、その結果を信号ＳＥＴ１として出力する。ＮＡＮＤゲート６２は、入力されるフラグＦＬＧ１とフラグＦＬＧ２とのＮＡＮＤ演算を行い、その結果を信号ＲＳＴ１として出力する。ＮＡＮＤゲート６３は、ＯＲゲート６１から入力される信号ＳＥＴ１とＮＡＮＤゲート６４から入力される信号とのＮＡＮＤ演算を行い、その結果を信号ＯＵＴ１として出力する。ＮＡＮＤゲート６４は、ＮＡＮＤゲート６２から入力される信号ＲＳＴ１とＮＡＮＤゲート６３から入力される信号ＯＵＴ１とのＮＡＮＤ演算を行い、その結果を出力する。
　図４に示すように、ＮＡＮＤゲート６３，６４によれば、信号ＳＥＴ１が‘Ｌ（０）’レベルであり、信号ＲＳＴ１が‘Ｈ（１）’レベルである場合、信号ＯＵＴ１が‘Ｈ（１）’レベルとして出力される。また、ＮＡＮＤゲート６３，６４によれば、信号ＳＥＴ１が‘Ｈ（１）’レベルであり、信号ＲＳＴ１が‘Ｌ（０）’レベルである場合、信号ＯＵＴ１が‘Ｌ（０）’レベルとして出力される。一方、ＮＡＮＤゲート６３，６４によれば、信号ＳＥＴ１，ＲＳＴ１がいずれも‘Ｈ（１）’レベルである場合、現在の出力状態が保持される。
　すなわち、フラグＦＬＧ１，ＦＬＧ２がいずれも‘Ｌ（０）’レベルである場合、信号ＯＵＴ１が‘Ｈ（１）’レベルとして出力される。また、フラグＦＬＧ１，ＦＬＧ２がいずれも‘Ｈ（１）’レベルである場合、信号ＯＵＴ１が‘Ｌ（０）’レベルとして出力される。一方、フラグＦＬＧ１，ＦＬＧ２の信号レベルが異なる場合、現在の出力状態が保持される。
　再度、図３に示すように、チャージアップ回路４０は、ＮＡＮＤゲート４１、ＰＭＯＳトランジスタ４２，４３、遅延回路４４、およびインバータ４５を備える。
　遅延回路４４は、ラッチ回路６０（ＮＡＮＤゲート６３）から入力される信号ＯＵＴ１を遅延させて出力する。遅延回路４４は、信号ＯＵＴ１を例えば１０ｎｓ遅延させる。インバータ４５は、遅延回路４４から入力される信号を反転して信号／Ｄ＿ＯＵＴ１を出力する。ＮＡＮＤゲート４１は、ラッチ回路６０（ＮＡＮＤゲート６３）から入力される信号ＯＵＴ１とインバータ４５から入力される信号／Ｄ＿ＯＵＴ１とのＮＡＮＤ演算を行い、その結果を信号ＣＨＧＵＰとして出力する。ＰＭＯＳトランジスタ４２は、ゲートに信号ＣＨＧＵＰが入力され、電流経路の一端が電源電圧に接続される。ＰＭＯＳトランジスタ４３は、電流経路の一端がＰＭＯＳトランジスタ４２の電流経路の他端に接続される。また、ＰＭＯＳトランジスタ４３は、ゲートおよび電流経路の他端がオペアンプ３７の出力端子（出力ノード）に接続される。
　［第１の実施形態における動作］
　以下に、図５を用いて、第１の実施形態に係る電圧発生回路の動作について説明する。
　ここでは、チャージポンプ２０の出力電圧（信号ＶＸ２の電圧）が容量負荷（例えば、ビット線ドライバの負荷）によってある電圧（regulation level、フラグＦＬＧ１検出レベル、例えば３．９Ｖ）およびフラグＦＬＧ２検出レベルから下降した際に、チャージアップ回路４０がその状態からある電圧に出力電圧を復帰させる動作を示している。
　なお、レギュレーション信号ＲＥＧＬの電圧は、信号ＶＸ２の電圧がある電圧のとき、電圧Ｖｃｃ－Ｖｔｐ程度となる。ここで、電圧Ｖｔｐは、レギュレーショントランジスタ９０の閾値電圧である。
　まず、オペアンプ３７の動作について説明する。
　図５に示すように、時刻Ｔ１において、チャージポンプ２０の出力電圧（信号ＶＸ２の電圧）が容量負荷によってある電圧から下降すると、オペアンプ３７はこれを検知する。すなわち、オペアンプ３７は、信号ＶＸ２の電圧が分圧されたノードＭＯＮ１の電圧Ｖｍｏｎ１が第１基準電圧ＶＲＥＦ１よりも小さくなったことを検知する。そして、オペアンプ３７は、レギュレーション信号ＲＥＧＬの電圧を電圧Ｖｃｃ－Ｖｔｐから接地電位に向かって放電する。その結果、信号ＶＸ２の電圧は、上昇していく。
　その後、時刻Ｔ４において、信号ＶＸ２の電圧がある電圧を超えると、オペアンプ３７はこれを検知する。すなわち、オペアンプ３７は、信号ＶＸ２の電圧が分圧されたノードＭＯＮ１の電圧Ｖｍｏｎ１が第１基準電圧ＶＲＥＦ１よりも大きくなったことを検知する。そして、オペアンプ３７は、レギュレーション信号ＲＥＧＬの電圧を電圧Ｖｃｃ－Ｖｔｐに充電する。その結果、信号ＶＸ２の電圧は、ある電圧になる。
　この際、信号ＶＸ２の電圧のオーバーシュートを低減するために、オペアンプ３７と並行して、コンパレータ３４，３５、ラッチ回路６０、およびチャージアップ回路４０によって、以下の動作が行われる。
　時刻Ｔ１において、コンパレータ３４は、信号ＶＸ２の電圧が分圧されたノードＭＯＮ１の電圧Ｖｍｏｎ１が第１基準電圧ＶＲＥＦ１よりも小さくなったことを検知する。そして、コンパレータ３４は、フラグＦＬＧ１を‘Ｈ’レベルとして出力する。
　また、コンパレータ３５は、信号ＶＸ２の電圧が分圧されたノードＭＯＮ２の電圧Ｖｍｏｎ２が第２基準電圧ＶＲＥＦ２よりも小さくなったことを検知する。そして、コンパレータ３５は、フラグＦＬＧ２を‘Ｈ’レベルとして出力する。
　ＯＲゲート６１は、‘Ｈ’レベルのフラグＦＬＧ１，ＦＬＧ２が入力されることで、信号ＳＥＴ１を‘Ｈ’レベルとして出力する。また、ＮＡＮＤゲート６２は、‘Ｈ’レベルのフラグＦＬＧ１，ＦＬＧ２が入力されることで、信号ＲＳＴ１を‘Ｌ’レベルとして出力する。そして、ＮＡＮＤゲート６３に‘Ｈ’レベルの信号ＳＥＴ１が入力され、ＮＡＮＤゲート６４に‘Ｌ’レベルの信号ＲＳＴ１が入力されることで、ラッチ回路６０（ＮＡＮＤゲート６３）は信号ＯＵＴ１を‘Ｌ’レベルとして出力する。
　次に、時刻Ｔ２において、インバータ４５は、遅延回路４４によって遅延された‘Ｌ’レベルの信号ＯＵＴ１を反転し、信号／Ｄ＿ＯＵＴ１を‘Ｈ’レベルとして出力する。
　次に、時刻Ｔ３において、コンパレータ３５は、信号ＶＸ２の電圧が分圧されたノードＭＯＮ２の電圧Ｖｍｏｎ２が第２基準電圧ＶＲＥＦ２よりも大きくなったことを検知する。そして、コンパレータ３５は、フラグＦＬＧ２を‘Ｌ’レベルとして出力する。
　ＮＡＮＤゲート６２は、‘Ｈ’レベルのフラグＦＬＧ１および‘Ｌ’レベルのフラグＦＬＧ２が入力されることで、信号ＲＳＴ１を‘Ｈ’レベルとして出力する。このとき、ＮＡＮＤゲート６３に‘Ｈ’レベルの信号ＳＥＴ１が入力され、ＮＡＮＤゲート６４に‘Ｈ’レベルの信号ＲＳＴ１が入力されるが、ラッチ回路６０（ＮＡＮＤゲート６３）は出力状態を保持する。すなわち、信号ＯＵＴ１を‘Ｌ’レベルとして出力し続ける。
　その後、時刻Ｔ４において、コンパレータ３４は、信号ＶＸ２の電圧が分圧されたノードＭＯＮ１の電圧Ｖｍｏｎ１が第１基準電圧ＶＲＥＦ１よりも大きくなったことを検知する。そして、コンパレータ３４は、フラグＦＬＧ１を‘Ｌ’レベルとして出力する。
　ＯＲゲート６１は、‘Ｌ’レベルのフラグＦＬＧ１，ＦＬＧ２が入力されることで、信号ＳＥＴ１を‘Ｌ’レベルとして出力する。このとき、ＮＡＮＤゲート６３に‘Ｌ’レベルの信号ＳＥＴ１が入力され、ＮＡＮＤゲート６４に‘Ｈ’レベルの信号ＲＳＴ１が入力されることで、ラッチ回路６０（ＮＡＮＤゲート６３）は信号ＯＵＴ１を‘Ｈ’レベルとして出力する。
　ＮＡＮＤゲート４１は、‘Ｈ’レベルの信号ＯＵＴ１および‘Ｈ’レベルの信号／Ｄ＿ＯＵＴ１が入力されることで、信号ＣＨＧＵＰを‘Ｌ’レベルとして出力する。これにより、ＰＭＯＳトランジスタ４２がオンする。また、オペアンプ３７の出力端子の電圧（レギュレーション信号ＲＥＧＬの電圧）は電圧Ｖｃｃ－Ｖｔｐより低いレベルであるため、ＰＭＯＳトランジスタ４３がオンする。このため、オペアンプ３７の出力端子は、ＰＭＯＳトランジスタ４２，４３を介して電源電圧ＶＣＣに導通される。その結果、レギュレーション信号ＲＥＧＬの電圧は電圧Ｖｃｃ－Ｖｔｐまで急速に充電される。
　レギュレーション信号ＲＥＧＬの電圧が電圧Ｖｃｃ－Ｖｔｐまで達すると、信号ＶＸ２の電圧がある電圧を超えて上昇することは止まる。すなわち、レギュレーション信号ＲＥＧＬの電圧を電圧Ｖｃｃ－Ｖｔｐまで急速に昇圧することで、信号ＶＸ２の電圧のオーバーシュートを低減することができる。
　なお、図３には示さないが、ラッチ回路６０から出力された‘Ｈ’レベルの信号ＯＵＴ１は、クロック制御回路５０に入力される。クロック制御回路５０は、この‘Ｈ’レベルの信号ＯＵＴ１に従って、クロックＣＬＫを遅くする。これにより、チャージポンプ２０による昇圧動作を抑制することができる。
　その後、時刻Ｔ５において、インバータ４５は、遅延回路４４によって遅延された‘Ｈ’レベルの信号ＯＵＴ１を反転し、信号／Ｄ＿ＯＵＴ１を‘Ｌ’レベルとして出力する。
　ＮＡＮＤゲート４１は、‘Ｈ’レベルの信号ＯＵＴ１および‘Ｌ’レベルの信号／Ｄ＿ＯＵＴ１を受けて、信号ＣＨＧＵＰを‘Ｈ’レベルとして出力する。これにより、ＰＭＯＳトランジスタ４２がオフする。なお、ＰＭＯＳトランジスタ４２がオンしている時間（信号ＣＨＧＵＰが‘Ｌ’レベルである時間）は、遅延回路４４による遅延時間であり、例えば１０ｎｓである。
　このようにして、第１の実施形態における電圧発生回路の動作が完了する。
　なお、上述したコンパレータ３４，３５、ラッチ回路６０、およびチャージアップ回路４０による動作は、信号ＶＸ２の電圧がフラグＦＬＧ１検出レベル（ある電圧）だけでなく、フラグＦＬＧ２検出レベルよりも下降した場合に行われる。すなわち、信号ＶＸ２の電圧の下降が、フラグＦＬＧ１検出レベルよりも小さく、フラグＦＬＧ２検出レベルよりも大きい場合、上記動作は行われない。これは、信号ＶＸ２の電圧がある電圧付近で微小に上昇および下降する際に信号ＶＸ２の電圧をある電圧に調整することは、オペアンプ３７による制御で十分であるためである。
　［第１の実施形態における効果］
　図６に示すように、比較例に係る電圧発生回路９は、チャージアップ回路４０を有さない。このため、図７に示すように、比較例に係る電圧発生回路９では、信号ＶＸ２の電圧がリカバリ時にオーバーシュートしてしまう。
　より具体的には、図７に示すように、比較例では、時刻Ｔ１１において、オペアンプ３７は、信号ＶＸ２の電圧が分圧されたノードＭＯＮ１の電圧Ｖｍｏｎ１が第１基準電圧ＶＲＥＦ１よりも小さくなったことを検知する。そして、オペアンプ３７は、レギュレーション信号ＲＥＧＬの電圧を電圧Ｖｃｃ－Ｖｔｐから放電する。その結果、レギュレーショントランジスタ９０は、信号ＶＸ２の電圧をある電圧に昇圧するように動作する。これにより、信号ＶＸ２の電圧は、上昇していく。
　その後、時刻Ｔ１２において、オペアンプ３７は、信号ＶＸ２の電圧が分圧されたノードＭＯＮ１の電圧Ｖｍｏｎ１が第１基準電圧ＶＲＥＦ１よりも大きくなったことを検知する。
　そして、時刻Ｔ１３において、オペアンプ３７は、レギュレーション信号ＲＥＧＬの電圧を電圧Ｖｃｃ－Ｖｔｐに充電する。その結果、レギュレーショントランジスタ９０は、信号ＶＸ２の電圧をある電圧にするように動作する。
　この際、オペアンプ３７の駆動能力に対し負荷（レギュレーショントランジスタ９０）が非常に大きいため、オペアンプ３７のみによってレギュレーション信号ＲＥＧＬの電圧を電圧Ｖｃｃ－Ｖｔｐに充電するように制御できない。したがって、比較例では、信号ＶＸ２の電圧がある電圧に達してから、レギュレーション信号ＲＥＧＬの電圧を電圧Ｖｃｃ－Ｖｔｐに充電するまでの時間（時刻Ｔ１２からＴ１３までの時間）が長くなる。その間、信号ＶＸ２の電圧は上昇を続けるため、大きなオーバーシュートが生じてしまう。例えば、信号ＶＸ２の電圧は、ある電圧の３．９Ｖを超えて、５．０Ｖ程度まで上昇してしまう。その結果、信号ＶＸ２を出力するあるいは信号ＶＸ２を電源とするトランジスタ（図示せず）の耐圧を超えてしまう場合がある。
　これに対し、第１の実施形態によれば、チャージアップ回路４０が設けられる。チャージアップ回路４０は、信号ＶＸ２の電圧がある電圧に到達したことを検知すると、レギュレーショントランジスタ９０のゲート電圧を所望のレベルまで急速に充電する。これにより、オペアンプ３７の電流を増加することなく、チャージポンプ回路２０に入力される電源電圧（レギュレーショントランジスタが転送する電圧）を下降するように制御することができる。その結果、信号ＶＸ２の電圧の上昇を抑えることができ、信号ＶＸ２の電圧のオーバーシュートを低減することができる。例えば、信号ＶＸ２の電圧のオーバーシュートを４．３Ｖ程度に抑えることができる。
　＜第２の実施形態＞
　図８乃至図１０を用いて、第２の実施形態に係る電圧発生回路について説明する。第２の実施形態では、ディスチャージ回路７０がさらに設けられる。ディスチャージ回路７０は、信号ＶＸ２の電圧がある電圧およびフラグＦＬＧ２検出レベルから下降したことを検知すると、レギュレーショントランジスタ９０のゲート電圧を所望のレベル（接地電位）まで急速に放電する。これにより、信号ＶＸ２の電圧をある電圧まで急速に昇圧することができる。以下に、第２の実施形態について詳説する。
　なお、第２の実施形態において、上記第１の実施形態と同様の点については説明を省略し、主に異なる点について説明する。
　［第２の実施形態における構成］
　以下に、図８および図９を用いて、第２の実施形態に係る電圧発生回路の構成について説明する。
　図８に示すように、第２の実施形態において、上記第１の実施形態と異なる点は、電圧発生回路９がラッチ回路８０およびディスチャージ回路７０を備える点である。
　ラッチ回路８０は、コンパレータ３４，３５から入力されるフラグＦＬＧ１，ＦＬＧ２をラッチし、これらフラグＦＬＧ１，ＦＬＧ２に従って信号ＯＵＴ１を出力する。このようなラッチ回路８０としては、例えばＳＲ（Set-Reset）フリップフロップ回路が用いられる。ラッチ回路８０の構成の詳細は、図９を用いて後述する。
　ディスチャージ回路７０は、入力端子と出力端子とを有する。入力端子には、信号ＯＵＴ２が入力される。出力端子は、オペアンプ３７の出力端子に電気的に接続される。すなわち、ディスチャージ回路７０は、ラッチ回路８０から入力される信号ＯＵＴ２に従って、レギュレーショントランジスタ９０のゲート電圧のレベルを放電する。ディスチャージ回路７０の構成の詳細は、図９を用いて後述する。
　図９に示すように、ラッチ回路８０は、ＯＲゲート８１およびＮＡＮＤゲート８２－８４を備える。
　ＯＲゲート８１は、入力されるフラグＦＬＧ１とフラグＦＬＧ２とのＯＲ演算を行い、その結果を信号ＳＥＴ２として出力する。ＮＡＮＤゲート８２は、入力されるフラグＦＬＧ１とフラグＦＬＧ２とのＮＡＮＤ演算を行い、その結果を信号ＲＳＴ２として出力する。ＮＡＮＤゲート８３は、ＯＲゲート８１から入力される信号ＳＥＴ２とＮＡＮＤゲート８４から入力される信号とのＮＡＮＤ演算を行い、その結果を信号ＯＵＴ２として出力する。ＮＡＮＤゲート８４は、ＮＡＮＤゲート８２から入力される信号ＲＳＴ２とＮＡＮＤゲート８３から入力される信号ＯＵＴ２とのＮＡＮＤ演算を行い、その結果を出力する。
　このように、ラッチ回路８０は、ラッチ回路６０と同様の構成を有する。したがって、図４に示すように、ＮＡＮＤゲート８３，８４によれば、信号ＳＥＴ２が‘Ｌ（０）’レベルであり、信号ＲＳＴ２が‘Ｈ（１）’レベルである場合、信号ＯＵＴ２が‘Ｈ（１）’レベルとして出力される。また、ＮＡＮＤゲート８３，８４によれば、信号ＳＥＴ２が‘Ｈ（１）’レベルであり、信号ＲＳＴ２が‘Ｌ（０）’レベルである場合、信号ＯＵＴ２が‘Ｌ（０）’レベルとして出力される。一方、ＮＡＮＤゲート８３，８４によれば、信号ＳＥＴ２，ＲＳＴ２がいずれも‘Ｈ（１）’レベルである場合、現在の出力状態が保持される。
　すなわち、フラグＦＬＧ１，ＦＬＧ２がいずれも‘Ｌ（０）’レベルである場合、信号ＯＵＴ２が‘Ｈ（１）’レベルとして出力される。また、フラグＦＬＧ１，ＦＬＧ２がいずれも‘Ｈ（１）’レベルである場合、信号ＯＵＴ２が‘Ｌ（０）’レベルとして出力される。一方、フラグＦＬＧ１，ＦＬＧ２の信号レベルが異なる場合（本例では、フラグＦＬＧ１が‘Ｈ（１）’レベル、フラグＦＬＧ２が‘Ｌ（０）’レベルの場合）、現在の出力状態が保持される。
　再度、図９に示すように、ディスチャージ回路７０は、ＮＯＲゲート７１、ＮＭＯＳトランジスタ７２、遅延回路７４、およびインバータ７５を備える。
　遅延回路７４は、ラッチ回路８０（ＮＡＮＤゲート８３）から入力される信号ＯＵＴ２を遅延させて出力する。遅延回路７４は、信号ＯＵＴ２を例えば１０ｎｓ遅延させる。インバータ７５は、遅延回路７４から入力される信号を反転して信号／Ｄ＿ＯＵＴ２を出力する。ＮＯＲゲート７１は、ラッチ回路８０（ＮＡＮＤゲート８３）から入力される信号ＯＵＴ２とインバータ７５から入力される信号／Ｄ＿ＯＵＴ２とのＮＯＲ演算を行い、その結果を信号ＤＩＳＣＨＧとして出力する。ＮＭＯＳトランジスタ７２は、ゲートに信号ＤＩＳＣＨＧが入力され、電流経路の一端が接地電位に接続され、電流経路の他端がオペアンプ３７の出力端子に接続される。
　［第２の実施形態における動作］
　以下に、図１０を用いて、第２の実施形態に係る電圧発生回路の動作について説明する。
　ここでは、図５と同様に、チャージポンプ２０の出力電圧（信号ＶＸ２の電圧）が容量負荷によってある電圧およびフラグＦＬＧ２検出レベルから下降した際に、出力電圧がその状態からある電圧に復帰される動作を示している。
　図１０に示すように、時刻Ｔ２１において、チャージポンプ２０の出力電圧（信号ＶＸ２の電圧）が容量負荷によってある電圧から下降すると、オペアンプ３７は上記第１の実施形態と同様の動作を行う。すなわち、オペアンプ３７は、レギュレーション信号ＲＥＧＬの電圧を電圧Ｖｃｃ－Ｖｔｐから放電する。その結果、信号ＶＸ２の電圧は、上昇していく。
　一方、コンパレータ３４は、信号ＶＸ２の電圧が分圧された電圧Ｖｍｏｎ１が第１基準電圧ＶＲＥＦ１よりも小さくなったことを検知する。そして、コンパレータ３４は、フラグＦＬＧ１を‘Ｈ’レベルとして出力する。
　また、コンパレータ３５は、信号ＶＸ２の電圧が分圧された電圧Ｖｍｏｎ２が第２基準電圧ＶＲＥＦ２（ＶＲＥＦ１＝ＶＲＥＦ２）よりも小さくなったことを検知する。そして、コンパレータ３５は、フラグＦＬＧ２を‘Ｈ’レベルとして出力する。
　ＯＲゲート８１は、‘Ｈ’レベルのフラグＦＬＧ１およびＨ’レベルのフラグＦＬＧ２が入力されることで、信号ＳＥＴ２を‘Ｈ’レベルとして出力する。また、ＮＡＮＤゲート８２は、‘Ｈ’レベルのフラグＦＬＧ１およびＨ’レベルのフラグＦＬＧ２が入力されることで、信号ＲＳＴ２を‘Ｌ’レベルとして出力する。そして、ＮＡＮＤゲート８３に‘Ｈ’レベルの信号ＳＥＴ２が入力され、ＮＡＮＤゲート８４に‘Ｌ’レベルの信号ＲＳＴ２が入力されることで、ラッチ回路８０（ＮＡＮＤゲート８３）は信号ＯＵＴ２を‘Ｌ’レベルとして出力する。
　ＮＯＲゲート７１は、‘Ｌ’レベルの信号ＯＵＴ２および‘Ｌ’レベルの信号／Ｄ＿ＯＵＴ２が入力されることで、信号ＤＩＳＣＨＧを‘Ｈ’レベルとして出力する。これにより、ＮＭＯＳトランジスタ７２がオンする。このため、オペアンプ３７の出力端子は、ＮＭＯＳトランジスタ７２を介して接地電位に導通される。その結果、レギュレーション信号ＲＥＧＬの電圧は接地電位まで急速に放電される。
　レギュレーション信号ＲＥＧＬの電圧を急速に放電することで、信号ＶＸ２の電圧を急速に昇圧することができる。したがって、下降した信号ＶＸ２の電圧を短時間である電圧まで復帰させることができる。すなわち、第２の実施形態における時刻Ｔ２１から後述する時刻Ｔ２４までの時間を、第１の実施形態における時刻Ｔ１から時刻Ｔ４までの時間よりも短くすることができる。
　次に、時刻Ｔ２２において、インバータ７５は、遅延回路７４によって遅延された‘Ｌ’レベルの信号ＯＵＴ２を反転し、信号／Ｄ＿ＯＵＴ２を‘Ｈ’レベルとして出力する。
　ＮＯＲゲート７１は、‘Ｌ’レベルの信号ＯＵＴ２および‘Ｈ’レベルの信号／Ｄ＿ＯＵＴ２が入力されることで、信号ＤＩＳＣＨＧを‘Ｌ’レベルとして出力する。これにより、ＮＭＯＳトランジスタ７２がオフする。なお、ＮＭＯＳトランジスタ７２がオンしている時間（信号ＤＩＳＣＨＧが‘Ｈ’レベルである時間）は、遅延回路７４による遅延時間であり、例えば１０ｎｓである。
　次に、時刻Ｔ２３において、コンパレータ３５は、信号ＶＸ２の電圧が分圧された電圧Ｖｍｏｎ２が第２基準電圧ＶＲＥＦ２よりも大きくなったことを検知する。そして、コンパレータ３５は、フラグＦＬＧ２を‘Ｌ’レベルとして出力する。
　ＮＡＮＤゲート８２は、‘Ｈ’レベルのフラグＦＬＧ１および‘Ｌ’レベルのフラグＦＬＧ２が入力されることで、信号ＲＳＴ２を‘Ｈ’レベルとして出力する。このとき、ＮＡＮＤゲート８３に‘Ｈ’レベルの信号ＳＥＴ２が入力され、ＮＡＮＤゲート８３に‘Ｈ’レベルの信号ＲＳＴ２が入力されるが、ラッチ回路８０（ＮＡＮＤゲート８３）は出力状態を保持する。すなわち、信号ＯＵＴ２を‘Ｌ’レベルとして出力し続ける。
　その後、時刻Ｔ２４において、コンパレータ３４は、信号ＶＸ２の電圧が分圧された電圧Ｖｍｏｎ１が第１基準電圧ＶＲＥＦ１よりも大きくなったことを検知する。そして、コンパレータ３４は、フラグＦＬＧ１を‘Ｌ’レベルとして出力する。
　ＯＲゲート８１は、‘Ｌ’レベルのフラグＦＬＧ１および‘Ｌ’レベルのフラグＦＬＧ２が入力されることで、信号ＳＥＴ２を‘Ｌ’レベルとして出力する。このとき、ＮＡＮＤゲート８３に‘Ｌ’レベルの信号ＳＥＴ２が入力され、ＮＡＮＤゲート８４に‘Ｈ’レベルの信号ＲＳＴ２が入力されることで、ラッチ回路８０（ＮＡＮＤゲート８３）は信号ＯＵＴ２を‘Ｈ’レベルとして出力する。
　なお、第２の実施形態においても、ラッチ回路６０およびチャージアップ回路４０は、時刻Ｔ２１から時刻Ｔ２４までの間、上記第１の実施形態と同様に動作する。すなわち、ラッチ回路６０およびチャージアップ回路４０と、ラッチ回路８０およびディスチャージ回路７０とは、並行して動作する。
　このようにして、第２の実施形態における電圧発生回路の動作が完了する。
　［第２の実施形態における効果］
　第２の実施形態によれば、ディスチャージ回路７０が設けられる。ディスチャージ回路７０は、信号ＶＸ２の電圧がある電圧およびフラグＦＬＧ２検出レベルから下降したことを検知すると、レギュレーショントランジスタ９０のゲート電圧を接地電位まで急速に放電する。これにより、チャージポンプ回路２０の電源電圧（レギュレーショントランジスタが転送する電圧）を上昇するように制御することができる。その結果、信号ＶＸ２の電圧をある電圧まで急速に昇圧することができる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　２０…チャージポンプ回路、３０…リミッタ回路、３４，３５…コンパレータ、３７…オペアンプ、４０…チャージアップ回路、４１，６２，６３，６４，８２，８３，８４…ＮＡＮＤゲート、４２，４３…ＰＭＯＳトランジスタ、５０…クロック制御回路、６０，８０…ラッチ回路、６１，８１…ＯＲゲート、７０…ディスチャージ回路、７１…ＮＯＲゲート、７２…ＮＭＯＳトランジスタ、９０…レギュレーショントランジスタ。

Claims (15)

  1. 　第１ノードに入力される電圧を昇圧して、第２ノードに第１信号を出力するチャージポンプ回路と、
    　前記第２ノードの電圧を分圧した第１電圧と第１基準電圧とを受けて、第２信号を第３ノードに出力するオペアンプと、
    　ゲートが前記第３ノードに接続され、一端が電源に接続され、他端が前記第１ノードに接続された第１トランジスタと、
    　前記第２ノードの電圧を検知し、第３信号を出力する論理回路と、
    　前記第３信号を受けて、前記第３ノードの電圧を充電するチャージアップ回路と、
    　を具備することを特徴とする電圧発生回路。
  2. 　前記チャージアップ回路は、
    　ゲートに前記第３信号に基づいた第４信号が入力され、一端が電源電圧に接続された第１ＰＭＯＳトランジスタと、
    　一端が前記第１ＰＭＯＳトランジスタの他端に接続され、他端およびゲートが前記第４ノードに接続された第２ＰＭＯＳトランジスタと、
    　を備えることを特徴とする請求項１に記載の電圧発生回路。
  3. 　前記チャージアップ回路は、前記第３信号と前記第３信号が遅延され、かつ、反転した第５信号とをＮＡＮＤ演算して、その結果を前記第４信号として出力するＮＡＮＤゲートをさらに備えることを特徴とする請求項２に記載の電圧発生回路。
  4. 　前記論理回路は、
    　前記第２ノードの電圧に基づく電圧と前記第１基準電圧とを比較して、前記第１フラグを出力するコンパレータと、
    　前記第２ノードの電圧に基づく電圧と前記第１基準電圧と同一の第２基準電圧とを比較して、前記第２フラグを出力するコンパレータと、
    　を備えるリミッタ回路を含むことを特徴とする請求項１に記載の電圧発生回路。
  5. 　前記第論理回路は、ＳＲフリップフロップ回路である第１ラッチ回路を含むことを特徴とする請求項４に記載の電圧発生回路。
  6. 　前記論理回路は、
    　前記第１フラグと前記第２フラグとをＯＲ演算して、その結果を第６信号として出力するＯＲゲートと、
    　前記第１フラグと前記第２フラグとをＮＡＮＤ演算して、その結果を第７信号として出力するＮＡＮＤゲートと、
    　前記第７信号と前記第３信号とをＮＡＮＤ演算して、その結果を第８信号として出力するＮＡＮＤゲートと、
    　前記第６信号と前記第８信号とをＮＡＮＤ演算して、その結果を前記第３信号として出力するＮＡＮＤゲートと、
    　を備える第１ラッチ回路を含むことを特徴とする請求項１に記載の電圧発生回路。
  7. 　前記第３信号に従って、クロック信号を出力するクロック制御回路をさらに具備し、
    　前記チャージポンプ回路は、前記クロック信号に従って、前記第１ノードの電圧の昇圧を制御することを特徴とする請求項１に記載の電圧発生回路。
  8. 　前記第１フラグおよび前記第２フラグに従って、第９信号を出力する第２ラッチ回路と、
    　前記第９信号に従って、前記第３ノードの電圧を放電するディスチャージ回路と、
    　をさらに具備することを特徴とする請求項１に記載の電圧発生回路。
  9. 　前記ディスチャージ回路は、ゲートに前記第９信号に基づいた第１０信号が入力され、一端が接地電位に接続された第１ＮＭＯＳトランジスタを備えることを特徴とする請求項８に記載の電圧発生回路。
  10. 　前記ディスチャージ回路は、前記第９信号と前記第９信号が遅延され、かつ、反転した第１１信号とをＮＯＲ演算して、その結果を前記第１０信号として出力するＮＯＲゲートをさらに備えることを特徴とする請求項９に記載の電圧発生回路。
  11. 　前記第２ラッチ回路は、
    　前記第１フラグと前記第２フラグとをＯＲ演算して、その結果を第１２信号として出力するＯＲゲートと、
    　前記第１フラグと前記第２フラグとをＮＡＮＤ演算して、その結果を第１３信号として出力するＮＡＮＤゲートと、
    　前記第１２信号と前記第９信号とをＮＡＮＤ演算して、その結果を第１４信号として出力するＮＡＮＤゲートと、
    　前記第１２信号と前記第１４信号とをＮＡＮＤ演算して、その結果を前記第９信号として出力するＮＡＮＤゲートと、
    　を備えることを特徴とする請求項８に記載の電圧発生回路。
  12. 　第１ノードに入力される電圧を昇圧して、第２ノードに第１信号を出力するチャージポンプ回路と、
    　前記第２ノードの電圧を分圧した第１電圧と第１基準電圧とを受けて、第２信号を第３ノードに出力するオペアンプと、
    　ゲートが前記第３ノードに接続され、一端が電源に接続され、他端が前記第１ノードに接続された第１トランジスタと、
    　前記第２ノードの電圧を検知して、第３信号を出力する論理回路と、
    　前記第３信号を受けて、第４信号を出力する第１ラッチ回路と、
    　前記第４信号を受けて、前記第３ノードの電圧を放電するディスチャージ回路と、
    　を具備することを特徴とする電圧発生回路。
  13. 　前記ディスチャージ回路は、ゲートに前記第４信号に基づいた第５信号が入力され、一端が接地電位に接続された第１ＮＭＯＳトランジスタを備えることを特徴とする請求項１２に記載の電圧発生回路。
  14. 　前記ディスチャージ回路は、前記第４信号と前記第４信号が遅延され、かつ、反転した第６信号とをＮＯＲ演算して、その結果を前記第５信号として出力するＮＯＲゲートをさらに備えることを特徴とする請求項１３に記載の電圧発生回路。
  15. 　前記第１ラッチ回路は、
    　前記第１フラグと前記第２フラグとをＯＲ演算して、その結果を第７信号として出力するＯＲゲートと、
    　前記第１フラグと前記第２フラグとをＮＡＮＤ演算して、その結果を第８信号として出力するＮＡＮＤゲートと、
    　前記第７信号と前記第３信号とをＮＡＮＤ演算して、その結果を第９信号として出力するＮＡＮＤゲートと、
    　前記第７信号と前記第９信号とをＮＡＮＤ演算して、その結果を前記第４信号として出力するＮＡＮＤゲートと、
    　を備えることを特徴とする請求項１２に記載の電圧発生回路。
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