CN106664011A - 电压产生电路 - Google Patents

Abstract

根据本实施方式的电压产生电路，具备：电荷泵电路(20)，其对被输入到第1节点的电压进行升压，向第2节点输出第1信号(VX2)；运算放大器(37)，其接收第1基准电压(VREF1)和对所述第2节点的电压进行了分压后的第1电压，向第3节点输出第2信号(REGL)；第1晶体管(90)，其栅极连接于所述第3节点，一端连接于电源连接，另一端连接于所述第1节点；逻辑电路(30，60)，其检测所述第2节点的电压，输出第3信号；以及充电电路(40)，其接收所述第3信号，对所述第3节点的电压进行充电。

Description

电压产生电路

技术领域

本实施方式涉及电压产生电路。

背景技术

在电压产生电路中，为了减少升压电路(charge pump circuit，电荷泵电路)的输出中的纹波(ripple)，提出了通过运算放大器(operational amplifier)来控制升压时钟以及初始充电电压的电源电压的方法。

现有技术文献

专利文献1：日本特开2006-014581号公报

专利文献2：日本特开2010-004717号公报

专利文献3：日本特开2008-086165号公报

专利文献4：日本特开平08-190437号公报

发明内容

发明要解决的技术问题

提供一种减少输出电压的过冲(overshoot)的电压产生电路。

用于解决问题的技术方案

本实施方式的电压产生电路，具备：电荷泵电路，其对被输入到第1节点的电压进行升压，向第2节点输出第1信号；运算放大器，其接收第1基准电压和对所述第2节点的电压进行了分压后的第1电压，向第3节点输出第2信号；第1晶体管，其栅极连接于所述第3节点，一端连接于电源，另一端连接于所述第1节点；逻辑电路，其检测所述第2节点的电压，输出第3信号；以及充电电路，其接收所述第3信号，对所述第3节点的电压进行充电。

附图说明

图1是表示第1实施方式涉及的半导体存储装置的构成的框图。

图2是表示第1实施方式涉及的电压产生电路的构成的框图。

图3是表示图2所示的充电电路以及锁存电路的构成的框图。

图4是表示由图3所示的锁存电路输出的各信号的真值的图。

图5是表示第1实施方式涉及的电压产生电路的工作的时序图。

图6是表示比较例涉及的电压产生电路的构成的框图。

图7是表示比较例涉及的电压产生电路的工作的时序图。

图8是表示第2实施方式涉及的电压产生电路的构成的框图。

图9是表示图8所示的放电电路以及锁存电路的构成的框图。

图10是表示第2实施方式涉及的电压产生电路的工作的时序图。

标号的说明

20…电荷泵电路，30…限制电路，34、35…比较器，37…运算放大器，40…充电电路，41、62、63、64、82，83、84…NAND门，42、43…PMOS晶体管，50…时钟控制电路，60、80…锁存电路、61、81…OR门，70…放电电路，71…NOR门，72…NMOS晶体管，90…调节晶体管。

具体实施方式

以下参照附图来说明本实施方式。在附图中，对相同部分标注相同的参照标号。另外，根据需要来进行重复的说明。

<第1实施方式>

使用图1至图7对第1实施方式涉及的电压产生电路进行说明。在第1实施方式中，设置有充电电路(charge up circuit)40。充电电路40检测电荷泵电路20的输出电压(信号VX2的电压)是否达到了某电压。并且，充电电路40将调节晶体管90的栅极电压快速充电至期望的电平。由此，能够抑制电荷泵电路20的输出电压的进一步上升，能够减少信号VX2的过冲。以下对第1实施方式进行详细说明。

[第1实施方式中的构成]

以下，使用图1至图4对第1实施方式涉及的电压产生电路的构成进行说明。

如图1所示，半导体存储装置(存储器)具备存储器单元阵列1、位线控制电路2、列译码器3、数据缓冲器4、数据输入输出端子5、字线控制电路6、控制电路7、控制信号输入端子8以及电压产生电路9。

此外，这些各功能块并非必须如此进行区分。例如，也可以是一部分功能通过与以下的说明中所例示的功能块不同的功能块来执行。进而，也可以将例示的功能块分割成进一步细分的功能子块。并非通过由哪个功能块进行特定来限定实施方式。

另外，以下，以半导体存储装置为NAND型闪速存储器的情况为例进行说明，但不限于此。

存储器单元阵列1包括多个块(block)。各块包括多个存储器单元、多条字线以及多条位线等。多个存储器单元存储数据。各块包括多个页。多个页由多个存储器单元构成。这些多个存储器单元与同一字线电连接。另外，各块包括NAND串。NAND串由电流路径串联连接的多个存储器单元构成。存储器单元阵列1与位线控制电路2、字线控制电路6、控制电路7以及电压产生电路9电连接。

位线控制电路2经由位线读出存储器单元阵列1内的存储器单元的数据。另外，位线控制电路2经由位线对存储器单元阵列1内的存储器单元施加写入(编程)所需的电压来向存储器单元写入数据。位线控制电路2与列译码器3、数据缓冲器4以及控制电路7电连接。

位线控制电路2包括读出放大器以及数据存储电路等(未图示)。由列译码器3来选择特定的数据存储电路。存储器单元的数据被读出到所选择出的数据存储电路中，并经由数据缓冲器4从数据输入输出端子5向存储器的外部输出。数据输入输出端子5连接于存储器外部的装置(例如主机、存储器控制器等)。数据输入输出端子5接收各种命令COM以及地址ADD。各种命令COM以及地址ADD控制NAND型闪速存储器的工作。另外，数据输入输出端子5接收和/或输出数据DT。写入数据DT被输入到数据输入输出端子5。并且，写入数据DT经由数据缓冲器4被供给到由列译码器3选择出的数据存储电路。命令COM以及地址ADD被供给到控制电路7。读出放大器对位线上的电位进行放大。

字线控制电路6按照控制电路7的控制来选择存储器单元阵列1内的字线。另外，字线控制电路6从电压产生电路9接收读出、写入或擦除所需的电压。字线控制电路6将这些电压施加于所选择出的字线。

控制电路7与存储器单元阵列1、位线控制电路2、列译码器3、数据缓冲器4、字线控制电路6以及电压产生电路9电连接，对它们进行控制。控制电路7与控制信号输入端子8电连接。控制电路7受从外部经由控制信号输入端子8输入的ALE(地址锁存使能)信号等控制信号控制。另外，控制电路7向电压产生电路9输出控制信号，控制电压产生电路9。

电压产生电路9按照控制电路7的控制，在写入、读出以及擦除等的各工作中，向存储器单元阵列1以及字线控制电路6等提供所需电压。电压产生电路9构成为能够生成这样的各种电压。关于该电压产生电路9的构成的详细情况，后面使用图2进行叙述。

如图2所示，电压产生电路9具备电荷泵电路20、限制电路30、运算放大器37、充电电路40、时钟控制电路50、锁存电路60以及调节晶体管90。

电荷泵电路20从时钟控制电路50接收时钟CLK。电荷泵电路20按照时钟CLK对从调节晶体管90转送的电压进行升压。并且，电荷泵电路20将升压后的电压作为信号VX2而从输出端子(输出节点)输出。该信号VX2作为写入、读出以及擦除等所需的电压而被输出。

节点MON1是对输出节点的信号VX2进行了分压后的节点。将该节点MON1的电压(由电阻元件31～33进行了分压后的电压)称为Vmon1。另外，节点MON2是对输出节点的信号VX2进行了分压后的节点。将该节点MON2的电压(由电阻元件31～33进行了分压后的电压)称为Vmon2。

运算放大器37具有第1输入端子和第2输入端子。在第1输入端子被输入节点MON1的电压Vmon1。在第2输入端子被输入第1基准电压VREF1。运算放大器37对第1基准电压VREF1和电压Vmon1进行比较，生成调节信号REGL。

另外，运算放大器37与电源电压VCC以及接地电位电连接。运算放大器37在电压Vmon1比第1基准电压VREF1小的情况下将调节信号REGL以放电的方式进行输出，在电压Vmon1比第1基准电压VREF1大的情况下将调节信号REGL以充电的方式进行输出。

对于调节晶体管(PMOS晶体管)90，在栅极被输入调节信号REGL，电流路径的一端连接于电源电压，另一端连接于电荷泵电路20的输入端子(输入节点)。调节晶体管90按照调节信号REGL，向电荷泵电路20转送电压。

限制电路30检测信号VX2的电平(电压)，根据该电平来输出标志FLG1、FLG2。限制电路30具备电阻元件31～33以及比较器34、35。

电阻元件31的一端与电荷泵电路20的输出端子电连接，另一端与节点MON2电连接。电阻元件32的一端与节点MON2电连接，另一端与节点MON1电连接。电阻元件33的一端与节点MON1电连接，另一端与接地电位电连接。

比较器34具有第1输入端子和第2输入端子。在第1输入端子被输入节点MON1的电压Vmon1。在第2输入端子被输入第1基准电压VREF1。比较器34对第1基准电压VREF1和电压Vmon1进行比较，输出标志FLG1。比较器34在电压Vmon1比第1基准电压VREF1小的情况下将标志FLG1输出为‘H’电平，在电压Vmon1比第1基准电压VREF1大的情况下将标志FLG1输出为‘L’电平。

比较器35具有第1输入端子和第2输入端子。在第1输入端子被输入节点MON2的电压Vmon2。在第2输入端子被输入第2基准电压VREF2(VREF1与VREF2相等，但并不限定于此，也可以不同。)。比较器35对第2基准电压VREF2和电压Vmon2进行比较，输出标志FLG2。比较器35在电压Vmon2比第2基准电压VREF2小的情况下将标志FLG2输出为‘H’电平，在电压Vmon2比第2基准电压VREF2大的情况下将标志FLG2输出为‘L’电平。

锁存电路60对从限制电路30(比较器34、35)输入的标志FLG1、FLG2进行锁存，按照这些标志FLG1、FLG2来输出信号OUT1。锁存电路60在标志FLG1、FLG2都变为‘H’电平时，成为复位状态(待命(standby)状态)。然后，锁存电路60在标志FLG1、FLG2都变为‘L’电平时，仅在适当的期间将信号OUT1输出为‘H’。适当的期间是指到输出电压变为比标志FLG2检测电平小为止、即到标志FLG2变为‘H’电平为止的期间。作为这样的锁存电路60，例如使用SR(Set-Reset，置位-复位)触发器电路。后面使用图3来叙述锁存电路60的构成的详细情况。

充电电路40具备输入端子和输出端子。在输入端子被输入信号OUT1。输出端子与运算放大器37的输出端子电连接。即，充电电路40按照从锁存电路60输入的信号OUT1，对调节晶体管90的栅极电压进行充电。后面使用图3来叙述充电电路40的构成的详细情况。

时钟控制电路50按照从锁存电路60输入的信号OUT1，生成并输出时钟CLK。时钟控制电路50在信号OUT1为‘L’电平的情况下输出快的时钟CLK信号，在信号OUT1为‘H’电平的情况下输出慢的时钟CLK信号。

如图3所示，锁存电路60具备OR门61以及NAND门62-64。

OR门61对所输入的标志FLG1和标志FLG2进行OR运算，将其结果作为信号SET1进行输出。NAND门62对所输入的标志FLG1和标志FLG2进行NAND运算，将其结果作为信号RST1进行输出。NAND门63对从OR门61输入的信号SET1和从NAND门64输入的信号进行NAND运算，将其结果作为信号OUT1进行输出。NAND门64对从NAND门62输入的信号RST1和从NAND门63输入的信号OUT1进行NAND运算，输出其结果。

如图4所示，根据NAND门63、64，在信号SET1为‘L(0)’电平且信号RST1为‘H(1)’电平的情况下，信号OUT1被输出为‘H(1)’电平。另外，根据NAND门63、64，在信号SET1为‘H(1)’电平且信号RST1为‘L(0)’电平的情况下，信号OUT1被输出为‘L(0)’电平。另一方面，根据NAND门63、64，在信号SET1、RST1都为‘H(1)’电平的情况下，保持当前的输出状态。

即，在标志FLG1、FLG2都为‘L(0)’电平的情况下，信号OUT1被输出为‘H(1)’电平。另外，在标志FLG1、FLG2都为‘H(1)’电平的情况下，信号OUT1被输出为‘L(0)’电平。另一方面，在标志FLG1、FLG2的信号电平不同的情况下，保持当前的输出状态。

再次，如图3所示，充电电路40具备NAND门41、PMOS晶体管42、43、延迟电路44以及反相器(inverter)45。

延迟电路44使从锁存电路60(NAND门63)输入的信号OUT1延迟并输出。延迟电路44使信号OUT1延迟例如10ns。反相器45将从延迟电路44输入的信号进行反转而输出信号/D_OUT1。NAND门41对从锁存电路60(NAND门63)输入的信号OUT1和从反相器45输入的信号/D_OUT1进行NAND运算，将其结果作为信号CHGUP进行输出。对于PMOS晶体管42，在栅极被输入信号CHGUP，电流路径的一端连接于电源电压。PMOS晶体管43的电流路径的一端连接于PMOS晶体管42的电流路径的另一端。另外，PMOS晶体管43的栅极以及电流路径的另一端连接于运算放大器37的输出端子(输出节点)。

[第1实施方式中的工作]

以下，使用图5对第1实施方式涉及的电压产生电路的工作进行说明。

在此，示出了如下工作：在电荷泵20的输出电压(信号VX2的电压)由于电容负载(例如，位线驱动器的负载)而从某电压(调节电平(regulation level)，标志FLG1检测电平，例如3.9V)以及标志FLG2检测电平下降了时，充电电路40使输出电压从该状态恢复到某电压。

此外，在信号VX2的电压为某电压时，调节信号REGL的电压成为电压Vcc-Vtp左右。在此，电压Vtp是调节晶体管90的阈值电压。

首先，对运算放大器37的工作进行说明。

如图5所示，在时刻T1，当电荷泵20的输出电压(信号VX2的电压)由于电容负载而从某电压下降时，运算放大器37检测到该情况。即，运算放大器37检测到对信号VX2的电压进行了分压后的节点MON1的电压Vmon1变为比第1基准电压VREF1小。然后，运算放大器37将调节信号REGL的电压从电压Vcc-Vtp向接地电位放电。其结果是，信号VX2的电压上升。

然后，在时刻T4，当信号VX2的电压超过某电压时，运算放大器37检测到该情况。即，运算放大器37检测到对信号VX2的电压进行了分压后的节点MON1的电压Vmon1变为比第1基准电压VREF1大。然后，运算放大器37将调节信号REGL的电压充电到电压Vcc-Vtp。其结果是，信号VX2的电压成为某电压。

此时，为了减少信号VX2的电压的过冲，与运算放大器37并行地，通过比较器34、35、锁存电路60以及充电电路40，进行以下的工作。

在时刻T1，比较器34检测到对信号VX2的电压进行了分压后的节点MON1的电压Vmon1变为比第1基准电压VREF1小。然后，比较器34将标志FLG1输出为‘H’电平。

另外，比较器35检测到对信号VX2的电压进行了分压后的节点MON2的电压Vmon2变为比第2基准电压VREF2小。然后，比较器35将标志FLG2输出为‘H’电平。

OR门61通过被输入‘H’电平的标志FLG1、FLG2，将信号SET1输出为‘H’电平。另外，NAND门62通过被输入‘H’电平的标志FLG1、FLG2，将信号RST1输出为‘L’电平。然后，通过向NAND门63输入‘H’电平的信号SET1、且向NAND门64输入‘L’电平的信号RST1，锁存电路60(NAND门63)将信号OUT1输出为‘L’电平。

接着，在时刻T2，反相器45将由延迟电路44延迟后的‘L’电平的信号OUT1进行反转，将信号/D_OUT1输出为‘H’电平。

接着，在时刻T3，比较器35检测到对信号VX2的电压进行了分压后的节点MON2的电压Vmon2变为比第2基准电压VREF2大。然后，比较器35将标志FLG2输出为‘L’电平。

NAND门62通过被输入‘H’电平的标志FLG1以及‘L’电平的标志FLG2，将信号RST1输出为‘H’电平。此时，虽然向NAND门63输入了‘H’电平的信号SET1、且向NAND门64输入了‘H’电平的信号RST1，但锁存电路60(NAND门63)保持输出状态。即，将信号OUT1继续输出为‘L’电平。

然后，在时刻T4，比较器34检测到对信号VX2的电压进行了分压后的节点MON1的电压Vmon1变为比第1基准电压VREF1大。然后，比较器34将标志FLG1输出为‘L’电平。

OR门61通过被输入‘L’电平的标志FLG1、FLG2，将信号SET1输出为‘L’电平。此时，通过向NAND门63输入‘L’电平的信号SET1、且向NAND门64输入‘H’电平的信号RST1，锁存电路60(NAND门63)将信号OUT1输出为‘H’电平。

NAND门41通过被输入‘H’电平的信号OUT1以及‘H’电平的信号/D_OUT1，将信号CHGUP输出为‘L’电平。由此，PMOS晶体管42导通。另外，由于运算放大器37的输出端子的电压(调节信号REGL的电压)为比电压Vcc-Vtp低的电平，因此PMOS晶体管43导通。因此，运算放大器37的输出端子经由PMOS晶体管42、43而向电源电压VCC导通。其结果是，调节信号REGL的电压被快速充电至电压Vcc-Vtp。

当调节信号REGL的电压达到电压Vcc-Vtp时，信号VX2的电压超过某电压而上升这一情况停止。即，通过将调节信号REGL的电压快速升压至电压Vcc-Vtp，能够减少信号VX2的电压的过冲。

此外，虽然图3中未示出，但从锁存电路60输出的‘H’电平的信号OUT1被输入到时钟控制电路50。时钟控制电路50按照该‘H’电平的信号OUT1，使时钟CLK变慢。由此，能够抑制由电荷泵20进行的升压工作。

然后，在时刻T5，反相器45将由延迟电路44延迟后的‘H’电平的信号OUT1进行反转，将信号/D_OUT1输出为‘L’电平。

NAND门41接收‘H’电平的信号OUT1以及‘L’电平的信号/D_OUT1，将信号CHGUP输出为‘H’电平。由此，PMOS晶体管42截止。此外，PMOS晶体管42导通的时间(信号CHGUP为‘L’电平的时间)是延迟电路44的延迟时间，例如为10ns。

如此，第1实施方式的电压产生电路的工作完成。

此外，上述的比较器34、35、锁存电路60以及充电电路40的工作，在信号VX2的电压不仅从标志FLG1检测电平(某电压)还从标志FLG2检测电平下降了的情况下进行。即，在信号VX2的电压的下降比标志FLG1检测电平小且比标志FLG2检测电平大的情况下，不进行上述工作。这是因为：对于在信号VX2的电压在某电压附近轻微地上升以及下降时将信号VX2的电压调整为某电压，通过由运算放大器37进行控制就足够。

[第1实施方式的效果]

如图6所示，比较例涉及的电压产生电路9不具有充电电路40。因此，如图7所示，在比较例涉及的电压产生电路9中，信号VX2的电压在恢复(recovery)时会产生过冲。

更具体而言，如图7所示，在比较例中，在时刻T11，运算放大器37检测到对信号VX2的电压进行了分压后的节点MON1的电压Vmon1变为比第1基准电压VREF1小。然后，运算放大器37将调节信号REGL的电压从电压Vcc-Vtp放电。其结果是，调节晶体管90以使信号VX2的电压升压到某电压的方式进行工作。由此，信号VX2的电压上升。

然后，在时刻T12，运算放大器37检测到对信号VX2的电压进行了分压后的节点MON1的电压Vmon1变为比第1基准电压VREF1大。

然后，在时刻T13，运算放大器37将调节信号REGL的电压充电到电压Vcc-Vtp。其结果是，调节晶体管90以使信号VX2的电压成为某电压的方式进行工作。

此时，由于相对于运算放大器37的驱动能力而言负载(调节晶体管90)非常大，因此无法控制为仅通过运算放大器37将调节信号REGL的电压充电到电压Vcc-Vtp。因此，在比较例中，在信号VX2的电压达到某电压后，到将调节信号REGL的电压充电到电压Vcc-Vtp为止的时间(从时刻T12到T13的时间)变长。在该期间，由于信号VX2的电压持续上升，因此会产生大的过冲。例如，信号VX2的电压超过某电压的3.9V而上升到了5.0V左右。其结果是，有时会超过输出信号VX2或者以信号VX2为电源的晶体管(未图示)的耐压。

与此相对，根据第1实施方式，设置有充电电路40。充电电路40在检测到信号VX2的电压达到某电压时，将调节晶体管90的栅极电压快速充电至期望的电平。由此，能够不使运算放大器37的电流增加而将向电荷泵电路20输入的电源电压(调节晶体管所转送的电压)控制成下降。其结果是，能够抑制信号VX2的电压的上升，能够减少信号VX2的电压的过冲。例如，能够将信号VX2的电压的过冲抑制在4.3V左右。

<第2实施方式>

使用图8至图10对第2实施方式涉及的电压产生电路进行说明。在第2实施方式中，进一步设置有放电电路70。放电电路70在检测到信号VX2的电压从某电压以及标志FLG2检测电平下降了时，将调节晶体管90的栅极电压快速放电至期望的电平(接地电位)。由此，能够将信号VX2的电压快速升压至某电压。以下，对第2实施方式进行详细说明。

此外，在第2实施方式中，对于与上述第1实施方式相同之处省略说明，主要对不同之处进行说明。

[第2实施方式中的构成]

以下，使用图8以及图9对第2实施方式涉及的电压产生电路的构成进行说明。

如图8所示，在第2实施方式中，与上述第1实施方式不同之处在于，电压产生电路9具备锁存电路80以及放电电路70。

锁存电路80对从比较器34、35输入的标志FLG1、FLG2进行锁存，按照这些标志FLG1、FLG2来输出信号OUT1。作为这样的锁存电路80，例如使用SR(Set-Reset)触发器电路。后面使用图9来叙述锁存电路80的构成的详细情况。

放电电路70具有输入端子和输出端子。在输入端子被输入信号OUT2。输出端子与运算放大器37的输出端子电连接。即，放电电路70按照从锁存电路80输入的信号OUT2，对调节晶体管90的栅极电压的电平进行放电。后面使用图9来叙述放电电路70的构成的详细情况。

如图9所示，锁存电路80具备OR门81以及NAND门82-84。

OR门81对所输入的标志FLG1和标志FLG2进行OR运算，将其结果作为信号SET2进行输出。NAND门82对所输入的标志FLG1和标志FLG2进行NAND运算，将其结果作为信号RST2进行输出。NAND门83对从OR门81输入的信号SET2和从NAND门84输入的信号进行NAND运算，将其结果作为信号OUT2进行输出。NAND门84对从NAND门82输入的信号RST2和从NAND门83输入的信号OUT2进行NAND运算，输出其结果。

如此，锁存电路80具有与锁存电路60同样的构成。因此，如图4所示，根据NAND门83、84，在信号SET2为‘L(0)’电平且信号RST2为‘H(1)’电平的情况下，信号OUT2被输出为‘H(1)’电平。另外，根据NAND门83、84，在信号SET2为‘H(1)’电平且信号RST2为‘L(0)’电平的情况下，信号OUT2被输出为‘L(0)’电平。另一方面，根据NAND门83、84，在信号SET2、RST2都为‘H(1)’电平的情况下，保持当前的输出状态。

即，在标志FLG1、FLG2都为‘L(0)’电平的情况下，信号OUT2被输出为‘H(1)’电平。另外，在标志FLG1、FLG2都为‘H(1)’电平的情况下，信号OUT2被输出为‘L(0)’电平。另一方面，在标志FLG1、FLG2的信号电平不同的情况(在本例中，标志FLG1为‘H(1)’电平且标志FLG2为‘L(0)’电平的情况)，保持当前的输出状态。

再次，如图9所示，放电电路70具备NOR门71、NMOS晶体管72、延迟电路74以及反相器75。

延迟电路74使从锁存电路80(NAND门83)输入的信号OUT2延迟并输出。延迟电路74使信号OUT2延迟例如10ns。反相器75将从延迟电路74输入的信号进行反转并输出信号/D_OUT2。NOR门71对从锁存电路80(NAND门83)输入的信号OUT2和从反相器75输入的信号/D_OUT2进行NOR运算，将其结果作为信号DISCHG进行输出。对于NMOS晶体管72，在栅极被输入信号DISCHG，电流路径的一端连接于接地电位，电流路径的另一端连接于运算放大器37的输出端子。

[第2实施方式中的工作]

以下，使用图10对第2实施方式涉及的电压产生电路的工作进行说明。

在此，与图5同样，示出了如下工作：在电荷泵20的输出电压(信号VX2的电压)由于电容负载而从某电压以及标志FLG2检测电平下降了时，使输出电压从该状态恢复到某电压。

如图10所示，在时刻T21，当电荷泵20的输出电压(信号VX2的电压)由于电容负载而从某电压下降时，运算放大器37进行与上述第1实施方式同样的工作。即，运算放大器37将调节信号REGL的电压从电压Vcc-Vtp放电。其结果是，信号VX2的电压上升。

另一方面，比较器34检测到对信号VX2的电压进行了分压后的电压Vmon1变为比第1基准电压VREF1小。然后，比较器34将标志FLG1输出为‘H’电平。

另外，比较器35检测到对信号VX2的电压进行了分压后的电压Vmon2变为比第2基准电压VREF2(VREF1＝VREF2)小。然后，比较器35将标志FLG2输出为‘H’电平。

OR门81通过被输入‘H’电平的标志FLG1以及‘H’电平的标志FLG2，将信号SET2输出为‘H’电平。另外，NAND门82通过被输入‘H’电平的标志FLG1以及‘H’电平的标志FLG2，将信号RST2输出为‘L’电平。然后，通过向NAND门83输入‘H’电平的信号SET2、且向NAND门84输入‘L’电平的信号RST2，锁存电路80(NAND门83)将信号OUT2输出为‘L’电平。

NOR门71通过被输入‘L’电平的信号OUT2以及‘L’电平的信号/D_OUT2，将信号DISCHG输出为‘H’电平。由此，NMOS晶体管72导通。因此，运算放大器37的输出端子经由NMOS晶体管72向接地电位导通。其结果是，调节信号REGL的电压被快速放电至接地电位。

通过对调节信号REGL的电压进行快速放电，能够对信号VX2的电压进行快速升压。因此，能够使下降了的信号VX2的电压在短时间恢复至某电压。即，能够使第2实施方式中的从时刻T21到后述的时刻T24为止的时间比第1实施方式中的从时刻T1到时刻T4为止的时间短。

接着，在时刻T22，反相器75将由延迟电路74延迟后的‘L’电平的信号OUT2进行反转，将信号/D_OUT2输出为‘H’电平。

NOR门71通过被输入‘L’电平的信号OUT2以及‘H’电平的信号/D_OUT2，将信号DISCHG输出为‘L’电平。由此，NMOS晶体管72截止。此外，NMOS晶体管72导通的时间(信号DISCHG为‘H’电平的时间)是延迟电路74的延迟时间，例如为10ns。

接着，在时刻T23，比较器35检测到对信号VX2的电压进行了分压后的电压Vmon2变为比第2基准电压VREF2大。然后，比较器35将标志FLG2输出为‘L’电平。

NAND门82通过被输入‘H’电平的标志FLG1以及‘L’电平的标志FLG2，将信号RST2输出为‘H’电平。此时，虽然向NAND门83输入了‘H’电平的信号SET2、且向NAND门83输入了‘H’电平的信号RST2，但锁存电路80(NAND门83)保持输出状态。即，将信号OUT2继续输出为‘L’电平。

然后，在时刻T24，比较器34检测到对信号VX2的电压进行了分压后的电压Vmon1变为比第1基准电压VREF1大。然后，比较器34将标志FLG1输出为‘L’电平。

OR门81通过被输入‘L’电平的标志FLG1以及‘L’电平的标志FLG2，将信号SET2输出为‘L’电平。此时，通过向NAND门83输入‘L’电平的信号SET2、且向NAND门84输入‘H’电平的信号RST2，锁存电路80(NAND门83)将信号OUT2输出为‘H’电平。

此外，在第2实施方式中，锁存电路60以及充电电路40在从时刻T21到时刻T24的期间也与上述第1实施方式同样地进行工作。即，锁存电路60以及充电电路40与锁存电路80以及放电电路70并行地进行工作。

如此，第2实施方式的电压产生电路的工作完成。

[第2实施方式的效果]

根据第2实施方式，设置有放电电路70。放电电路70在检测到信号VX2的电压从某电压以及标志FLG2检测电平下降了时，将调节晶体管90的栅极电压快速放电至接地电位。由此，能够将电荷泵电路20的电源电压(调节晶体管所转送的电压)控制成上升。其结果是，能够将信号VX2的电压快速升压至某电压。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，没有限定发明范围的意图。这些新的实施方式能够以其它各种方式来实施，在不脱离发明主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围和/或主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (15)

1.一种电压产生电路，其特征在于，具备：

电荷泵电路，其对被输入到第1节点的电压进行升压，向第2节点输出第1信号；

运算放大器，其接收第1基准电压和对所述第2节点的电压进行了分压后的第1电压，向第3节点输出第2信号；

第1晶体管，其栅极连接于所述第3节点，一端连接于电源，另一端连接于所述第1节点；

逻辑电路，其检测所述第2节点的电压，输出第3信号；以及

充电电路，其接收所述第3信号，对所述第3节点的电压进行充电。

2.根据权利要求1所述的电压产生电路，其特征在于，

所述充电电路具备：

第一PMOS晶体管，其栅极被输入基于所述第3信号的第4信号，一端连接于电源电压；和

第二PMOS晶体管，其一端连接于所述第一PMOS晶体管的另一端，另一端以及栅极连接于所述第4节点。

3.根据权利要求2所述的电压产生电路，其特征在于，

所述充电电路还具备NAND门，该NAND门对所述第3信号和使所述第3信号延迟并反转后的第5信号进行NAND运算，将其结果作为所述第4信号进行输出。

4.根据权利要求1所述的电压产生电路，其特征在于，

所述逻辑电路包括限制电路，该限制电路具备：

对基于所述第2节点之电压的电压和所述第1基准电压进行比较，输出所述第1标志的比较器；和

对基于所述第2节点之电压的电压和与所述第1基准电压相同的第2基准电压进行比较，输出所述第2标志的比较器。

5.根据权利要求4所述的电压产生电路，其特征在于，

所述逻辑电路包括作为SR触发器电路的第1锁存电路。

6.根据权利要求1所述的电压产生电路，其特征在于，

所述逻辑电路包括第1锁存电路，该第1锁存电路具备：

对所述第1标志和所述第2标志进行OR运算，将其结果作为第6信号进行输出的OR门；

对所述第1标志和所述第2标志进行NAND运算，将其结果作为第7信号进行输出的NAND门；

对所述第7信号和所述第3信号进行NAND运算，将其结果作为第8信号进行输出的NAND门；以及

对所述第6信号和所述第8信号进行NAND运算，将其结果作为所述第3信号进行输出的NAND门。

7.根据权利要求1所述的电压产生电路，其特征在于，

还具备时钟控制电路，该时钟控制电路按照所述第3信号来输出时钟信号，

所述电荷泵电路按照所述时钟信号来控制所述第1节点的电压的升压。

8.根据权利要求1所述的电压产生电路，其特征在于，还具备：

第2锁存电路，其按照所述第1标志以及所述第2标志来输出第9信号；和

放电电路，其按照所述第9信号，对所述第3节点的电压进行放电。

9.根据权利要求8所述的电压产生电路，其特征在于，

所述放电电路具备第一NMOS晶体管，该第一NMOS晶体管的栅极被输入基于所述第9信号的第10信号、且一端连接于接地电位。

10.根据权利要求9所述的电压产生电路，其特征在于，

所述放电电路还具备NOR门，该NOR门对所述第9信号和使所述第9信号延迟并反转后的第11信号进行NOR运算，将其结果作为所述第10信号进行输出。

11.根据权利要求8所述的电压产生电路，其特征在于，

所述第2锁存电路具备：

对所述第1标志和所述第2标志进行OR运算，将其结果作为第12信号进行输出的OR门；

对所述第1标志和所述第2标志进行NAND运算，将其结果作为第13信号进行输出的NAND门；

对所述第12信号和所述第9信号进行NAND运算，将其结果作为第14信号进行输出的NAND门；以及

对所述第12信号和所述第14信号进行NAND运算，将其结果作为所述第9信号进行输出的NAND门。

12.一种电压产生电路，其特征在于，具备：

电荷泵电路，其对被输入到第1节点的电压进行升压，向第2节点输出第1信号；

运算放大器，其接收第1基准电压和对所述第2节点的电压进行了分压后的第1电压，向第3节点输出第2信号；

第1晶体管，其栅极连接于所述第3节点，一端连接于电源，另一端连接于所述第1节点；

逻辑电路，其检测所述第2节点的电压，输出第3信号；

第1锁存电路，其接收所述第3信号，输出第4信号；以及

放电电路，其接收所述第4信号，对所述第3节点的电压进行放电。

13.根据权利要求12所述的电压产生电路，其特征在于，

所述放电电路具备第一NMOS晶体管，该第一NMOS晶体管的栅极被输入基于所述第4信号的第5信号、且一端连接于接地电位。

14.根据权利要求13所述的电压产生电路，其特征在于，

所述放电电路还具备NOR门，该NOR门对所述第4信号和使所述第4信号延迟并反转后的第6信号进行NOR运算，将其结果作为所述第5信号进行输出。

15.根据权利要求12所述的电压产生电路，其特征在于，

所述第1锁存电路具备：

对所述第1标志和所述第2标志进行OR运算，将其结果作为第7信号进行输出的OR门；

对所述第1标志和所述第2标志进行NAND运算，将其结果作为第8信号进行输出的NAND门；

对所述第7信号和所述第3信号进行NAND运算，将其结果作为第9信号进行输出的NAND门；以及

对所述第7信号和所述第9信号进行NAND运算，将其结果作为所述第4信号进行输出的NAND门。