CN109272962B - 像素内存储单元、像素内数据存储方法以及像素阵列 - Google Patents

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Abstract

本发明实施例公开了一种像素内存储单元、像素内数据存储方法以及像素阵列，其中，像素内存储单元包括：输入子电路用于在第一控制端的控制下，向第一节点提供第一数据端的信号，向第二节点提供第二数据端的信号；锁存子电路用于在第一节点、第二节点和第一电源端的控制下，将第一电源端的信号保持在第三节点或者第四节点；输出子电路用于在第三节点、第四节点和第二控制端的控制下，向信号输出端提供第一数据端或者第二数据端的信号，本发明实施例提供的像素内存储单元使得像素内存储单元的制作工艺简单，降低了像素内存储单元的生产成本。

Description

像素内存储单元、像素内数据存储方法以及像素阵列
技术领域
本发明实施例涉及显示技术领域，具体涉及一种像素内存储单元、像素内数据存储方法以及像素阵列。
背景技术
目前，随着显示技术的不断发展，人们对液晶显示器(Liquid Crystal Display，简称LCD)显示技术的超低功耗发展提出了更高要求。作为一种新型低功耗LCD显示技术，像素内存储单元(Memory in Pixel，简称MIP)显示技术因其无需改变LCD结构、无需新型材料开发和结构简单等优点，具有十分广阔的发展前景。
经发明人研究发现，相关技术中的MIP由CMOS电路构成，使得MIP的制作工艺复杂，增加了MIP的生产成本。
发明内容
为了解决上述技术问题，本发明实施例提供了一种像素内存储单元、像素内数据存储方法以及像素阵列，能够使得像素内存储单元的制作工艺简单，降低了像素内存储单元的生产成本。
第一方面，本发明实施例提供了一种像素内存储单元，包括：包括：输入子电路、锁存子电路和输出子电路；其中，
所述输入子电路，分别与第一数据端、第二数据端、第一控制端、第一节点和第二节点连接，用于在第一控制端的控制下，向第一节点提供第一数据端的信号，向第二节点提供第二数据端的信号；
所述锁存子电路，分别与第一节点、第二节点、第三节点、第四节点、第一电源端和第二电源端连接，用于在第一节点、第二节点和第一电源端的控制下，将第一电源端的信号保持在第三节点或者第四节点；
所述输出子电路，分别与第三节点、第四节点、第一数据端、第二数据端、第二控制端和信号输出端连接，用于在第三节点、第四节点和第二控制端的控制下，向信号输出端提供第一数据端或者第二数据端的信号。
可选地，所述输入子电路包括：第一晶体管和第二晶体管；
所述第一晶体管的控制极与第一控制端连接，其第一极与第一数据端连接，其第二极与第一节点连接；
所述第二晶体管的控制极与第一控制端连接，其第一极与第二数据端连接，其第二极与第二节点连接。
可选地，所述锁存子电路包括：第一锁存子电路和第二锁存子电路；
所述第一锁存子电路，分别与第一电源端、第一节点、第三节点、第四节点和第二电源端连接，用于在第一电源端的控制下，向第三节点提供第一电源端的信号，还用于在第一节点和第四节点的控制下，向第三节点提供第二电源端的信号，将第一电源端的信号保持在第四节点上；
所述第二锁存子电路，分别与第一电源端、第二节点、第三节点、第四节点和第二电源端连接，用于在第一电源端的控制下，向第四节点提供第一电源端的信号，还用于在第二节点和第三节点的控制下，向第四节点提供第二电源端的信号，将第一电源端的信号保持在第三节点上。
可选地，所述第一锁存子电路包括：第三晶体管、第五晶体管和第七晶体管
所述第三晶体管的控制极和第一极与第一电源端连接，其第二极与第三节点连接；
所述第五晶体管的控制极与第四节点连接，其第一极与第三节点连接，其第二极与第二电源端连接；
所述第七晶体管的控制极与第一节点连接，其第一极与第三节点连接，其第二极与第二电源端连接；
所述第二锁存子电路包括：第四晶体管、第六晶体管和第八晶体管；
所述第四晶体管的控制极和第一极与第一电源端连接，其第二极与第四节点连接；
所述第六晶体管的控制极与第三节点连接，其第一极与第四节点连接，其第二极与第二电源端连接；
所述第八晶体管的控制极与第二节点连接，其第一极与第四节点连接，其第二极与第二电源端连接。
可选地，所述输出子电路包括：第九晶体管、第十晶体管和第十一晶体管，其中，
所述第九晶体管的控制极与第三节点连接，其第一极与第一数据端连接，其第二极与第十一晶体管的第一极连接；
所述第十晶体管的控制极与第四节点连接，其第一极与第二数据端连接，其第二极与第十一晶体管的第一极连接；
所述第十一晶体管的控制极与第二控制端连接，其第二极与信号输出端连接。
可选地，所述输入子电路包括：第一晶体管和第二晶体管；所述锁存子电路包括：第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；所述输出子电路包括：第九晶体管、第十晶体管和第十一晶体管；
所述第一晶体管的控制极与第一控制端连接，其第一极与第一数据端连接，其第二极与第一节点连接；
所述第二晶体管的控制极与第一控制端连接，其第一极与第二数据端连接，其第二极与第二节点连接；
所述第三晶体管的控制极和第一极与第一电源端连接，其第二极与第三节点连接；
所述第四晶体管的控制极和第一极与第一电源端连接，其第二极与第四节点连接；
所述第五晶体管的控制极与第四节点连接，其第一极与第三节点连接，其第二极与第二电源端连接；
所述第六晶体管的控制极与第三节点连接，其第一极与第四节点连接，其第二极与第二电源端连接；
所述第七晶体管的控制极与第一节点连接，其第一极与第三节点连接，其第二极与第二电源端连接；
所述第八晶体管的控制极与第二节点连接，其第一极与第四节点连接，其第二极与第二电源端连接；
所述第九晶体管的控制极与第三节点连接，其第一极与第一数据端连接，其第二极与第十一晶体管的第一极连接；
所述第十晶体管的控制极与第四节点连接，其第一极与第二数据端连接，其第二极与第十一晶体管的第一极连接；
所述第十一晶体管的控制极与第二控制端连接，其第二极与信号输出端连接。
可选地，在第一控制信端的输入信号处于有效电平时，第一数据端和第二数据端的输入信号的电平相反。
可选地，在所述第一电源端为高电平电源端，所述第二电源端为低电平电源端时，每个晶体管均为N型晶体管；在所述第一电源端为低电平电源端，所述第二电源端为高电平电源端时，每个晶体管均为P型晶体管。
第二方面，本发明实施例还提供一种像素阵列，包括：多个像素单元，每个像素单元包括上述像素内存储单元。
第三方面，本发明实施例还提供一种像素内数据存储方法，应用于上述像素内存储单元中，所述方法包括：
输入子电路在第一控制端的控制下，向第一节点提供第一数据端的信号，向第二节点提供第二数据端的信号；锁存子电路在第一节点、第二节点和第一电源端的控制下，将第一电源端的信号保持在第三节点或者第四节点；
输出子电路在第三节点、第四节点和第二控制端的控制下，向信号输出端提供第一数据端或者第二数据端的信号。
本发明实施例提供一种像素内存储单元、像素内数据存储方法以及像素阵列，其中，像素内存储单元包括：输入子电路、锁存子电路和输出子电路；其中，输入子电路，分别与第一数据端、第二数据端、第一控制端、第一节点和第二节点连接，用于在第一控制端的控制下，向第一节点提供第一数据端的信号，向第二节点提供第二数据端的信号；锁存子电路，分别与第一节点、第二节点、第三节点、第四节点、第一电源端和第二电源端连接，用于在第一节点、第二节点和第一电源端的控制下，将第一电源端的信号保持在第三节点或者第四节点；输出子电路，分别与第三节点、第四节点、第一数据端、第二数据端、第二控制端和信号输出端连接，用于在第三节点、第四节点和第二控制端的控制下，向信号输出端提供第一数据端或者第二数据端的信号。本发明实施例提供的像素内存储单元通过利用锁存子电路将第一电源端的信号保持在第三节点或者第四节点，并在第三节点、第四节点和第二控制端的控制下，向信号输出端提供输出信号，使得像素内存储单元能够采用单一类型的晶体管实现，从而简化了像素内存储单元的制作工艺，降低了像素内存储单元的生产成本。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例提供的像素内存储单元的结构示意图；
图2为本发明实施例提供的输入子电路的等效电路图；
图3为本发明实施例提供的锁存子电路的等效电路图；
图4为本发明实施例提供的输出子电路的等效电路图；
图5为本发明实施例提供的像素内存储单元的等效电路图；
图6为本发明实施例提供的像素内存储单元的工作时序图；
图7为本发明实施例提供的像素内数据存储方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述的对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，将晶体管的栅极成为控制极。
实施例一
本发明实施例提供一种像素内存储单元，图1为本发明实施例提供的像素内存储单元的结构示意图，如图1所示，像素内存储单元包括：输入子电路、锁存子电路和输出子电路。
具体的，输入子电路，分别与第一数据端DATA1、第二数据端DATA2、第一控制端GATE1、第一节点N1和第二节点N2连接，用于在第一控制端GATE1的控制下，向第一节点N1提供第一数据端DATA1的信号，向第二节点N2提供第二数据端DATA2的信号；锁存子电路，分别与第一节点N1、第二节点N2、第三节点N3、第四节点N4、第一电源端V1和第二电源端V2连接，用于在第一节点N1、第二节点N2和第一电源端V1的控制下，将第一电源端V1的信号保持在第三节点N3或者第四节点N4；输出子电路，分别与第三节点N3、第四节点N4、第一数据端DATA1、第二数据端DATA2、第二控制端GATE2和信号输出端OUTPUT连接，用于在第三节点N3、第四节点N4和第二控制端GATE2的控制下，向信号输出端OUTPUT提供第一数据端DATA1或者第二数据端DATA2的信号。
可选地，第一电源端V1可以为高电平电源端，还可以为低电平电源端，第二电源端V2可以为高电平电源端，还可以为低电平电源端，当第一电源端V1为高电平电源端时，第二电源端V2为低电平电源端，当第一电源端V1为低电平电源端时，第二电源端V2为高电平电源端，其中，高电平电源端指的是持续提供高电平的电源端，低电平电源端指的是持续提供低电平的电源端。
可选地，像素内存储单元的工作包括：写入阶段和显示阶段，在写入阶段，第一控制端GATE1提供有效电平，第一数据端DATA1和第二数据端DATA2的输入信号的电平相反，即当第一数据端DATA1的输入信号为高电平时，第二数据端DATA2的输入信号为低电平，当第一数据端DATA1的输入信号为低电平时，第二数据端DATA2的输入信号为高电平，本发明实施例并不具体限定，在显示阶段，第二控制端GATE2提供有效电平，信号输出端OUTPUT的输出信号的高电平或低电平取决与第一数据端DATA1或第二数据端DATA2在显示阶段的输入信号。
本实施例中，信号输出端OUTPUT与像素电极连接，信号输出端OUTPUT的输出信号为像素电极提供高电平或者低电平，以实现显示。
本发明实施例提供的像素内存储单元包括：输入子电路、锁存子电路和输出子电路；其中，输入子电路，分别与第一数据端、第二数据端、第一控制端、第一节点和第二节点连接，用于在第一控制端的控制下，向第一节点N1提供第一数据端的信号，向第二节点提供第二数据端的信号；锁存子电路，分别与第一节点、第二节点、第三节点、第四节点、第一电源端和第二电源端连接，用于在第一节点、第二节点和第一电源端的控制下，将第一电源端的信号保持在第三节点或者第四节点；输出子电路，分别与第三节点、第四节点、第一数据端、第二数据端、第二控制端和信号输出端连接，用于在第三节点、第四节点和第二控制端的控制下，向信号输出端提供第一数据端或者第二数据端的信号。本发明实施例提供的像素内存储单元通过利用锁存子电路将第一电源端的信号保持在第三节点或者第四节点，并在第三节点、第四节点和第二控制端的控制下，向信号输出端提供输出信号，使得像素内存储单元能够采用单一类型的晶体管实现，从而简化了像素内存储单元的制作工艺，降低了像素内存储单元的生产成本。
可选地，图2为本发明实施例提供的输入子电路的等效电路图，如图2所示，本发明实施例提供的像素内存储单元中的输入子电路包括：第一晶体管M1和第二晶体管M2。
具体的，第一晶体管M1的控制极与第一控制端GATE1连接，其第一极与第一数据端DATA1连接，其第二极与第一节点N1连接；第二晶体管M2的控制极与第一控制端GATE1连接，其第一极与第二数据端DATA2连接，其第二极与第二节点N2连接。
在本实施例中，图2中具体示出了输入子电路的示例性结构。本领域技术人员容易理解是，输入子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，本发明实施例提供的像素内存储单元中的锁存子电路包括：第一锁存子电路和第二锁存子电路。
具体的，第一锁存子电路，分别与第一电源端V1、第一节点N1、第三节点N3、第四节点N4和第二电源端V2连接，用于在第一电源端V1的控制下，向第三节点N3提供第一电源端V1的信号，还用于在第一节点N1和第四节点N4的控制下，向第三节点N3提供第二电源端V2的信号，将第一电源端V1的信号保持在第四节点N4上；第二锁存子电路，分别与第一电源端V1、第二节点N2、第三节点N3、第四节点N4和第二电源端V2连接，用于在第一电源端V1的控制下，向第四节点N4提供第一电源端V1的信号，还用于在第二节点N2和第三节点N3的控制下，向第四节点N4提供第二电源端V2的信号，将第二电源端V2的信号保持在第三节点N3上。
图3为本发明实施例提供的锁存子电路的等效电路图，如图3所示，本发明实施例提供的第一锁存子电路包括：第三晶体管M3、第五晶体管M5和第七晶体管M7，第二锁存子电路包括：第四晶体管M4、第六晶体管M6和第八晶体管M8。
具体的，第三晶体管M3的控制极和第一极与第一电源端V1连接，其第二极与第三节点N3连接；第四晶体管M4的控制极和第一极与第一电源端V1连接，其第二极与第四节点N4连接；第五晶体管M5的控制极与第四节点N4连接，其第一极与第三节点N3连接，其第二极与第二电源端V2连接；第六晶体管M6的控制极与第三节点N3连接，其第一极与第四节点N4连接，其第二极与第二电源端V2连接；第七晶体管M7的控制极与第一节点N1连接，其第一极与第三节点N3连接，其第二极与第二电源端V2连接；第八晶体管M8的控制极与第二节点N2连接，其第一极与第四节点N4连接，其第二极与第二电源端V2连接。
在本实施例中，图3中具体示出了锁存子电路的示例性结构。本领域技术人员容易理解是，锁存子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图4为本发明实施例提供的输出子电路的等效电路图，如图4所示，本发明实施例提供的像素内存储单元的输出子电路包括：第九晶体管M9、第十晶体管M10和第十一晶体管M11。
具体的，第九晶体管M9的控制极与第三节点N3连接，其第一极与第一数据端DATA1连接，其第二极与第十一晶体管M11的第一极连接；第十晶体管M10的控制极与第四节点N4连接，其第一极与第二数据端DATA2连接，其第二极与第十一晶体管M11的第一极连接；第十一晶体管M11的控制极与第二控制端GATE2连接，其第二极与信号输出端OUTPUT连接。
在本实施例中，图4中具体示出了输出子电路的示例性结构。本领域技术人员容易理解是，输出子电路的实现方式不限于此，只要能够实现其功能即可。
可选地，图5为本发明实施例提供的像素内存储单元的等效电路图，如图5所示，本发明实施例提供的像素内存储单元中，输入子电路包括：第一晶体管M1和第二晶体管M2；锁存子电路包括：第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8；输出子电路包括：第九晶体管M9、第十晶体管M10和第十一晶体管M11。
具体的，第一晶体管M1的控制极与第一控制端GATE1连接，其第一极与第一数据端DATA1连接，其第二极与第一节点N1连接；第二晶体管M2的控制极与第一控制端GATE1连接，其第一极与第二数据端DATA2连接，其第二极与第二节点N2连接；第三晶体管M3的控制极和第一极与第一电源端V1连接，其第二极与第三节点N3连接；第四晶体管M4的控制极和第一极与第一电源端V1连接，其第二极与第四节点N4连接；第五晶体管M5的控制极与第四节点N4连接，其第一极与第三节点N3连接，其第二极与第二电源端V2连接；第六晶体管M6的控制极与第三节点N3连接，其第一极与第四节点N4连接，其第二极与第二电源端V2连接；第七晶体管M7的控制极与第一节点N1连接，其第一极与第三节点N3连接，其第二极与第二电源端V2连接；第八晶体管M8的控制极与第二节点N2连接，其第一极与第四节点N4连接，其第二极与第二电源端V2连接；第九晶体管M9的控制极与第三节点N3连接，其第一极与第一数据端DATA1连接，其第二极与第十一晶体管M11的第一极连接；第十晶体管M10的控制极与第四节点N4连接，其第一极与第二数据端DATA2连接，其第二极与第十一晶体管M11的第一极连接；第十一晶体管M11的控制极与第二控制端GATE2连接，其第二极与信号输出端OUTPUT连接。
在本实施例中具体示出了输入子电路、锁存子电路和输出子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。
在本实施例中，晶体管M1～M11均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。本发明实施例优选所有晶体管为非晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
需要说明的是，本发明实施例提供的像素内存储单元中的晶体管的类型与第一电源端V1和第二电源端V2有关，在第一电源端V1为高电平电源端VDD，第二电源端V2为低电平电源端VSS时，每个晶体管均为N型晶体管；在第一电源端V1为低电平电源端VSS，第二电源端V2为高电平电源端VDD时，每个晶体管均为P型晶体管。
下面通过像素内存储单元的工作过程进一步说明本发明实施例的技术方案。
以本发明实施例提供的像素内存储单元中的晶体管M1～M11均为N型薄膜晶体管，第一电源端V1为高电平电源端，第二电源端V2为低电平电源端为例，图6为本发明实施例提供的像素内存储单元的工作时序图，如图5和图6所示，本发明实施例提供的像素内存储单元包括11个晶体管单元(M1～M11)、4个信号输入端(DATA1、DATA2、GATE1和GATE2)、1个信号输出端(OUTPUT)和2个电源端(V1和V2)。
具体的，第一电源端V1持续提供高电平信号；第二电源端V2持续提供低电平信号。
具体地：
第一阶段T1，即写入保持阶段，包括第一子阶段t1和第二子阶段t2。
第一子阶段t1，即写入阶段，第一控制端GATE1的输入信号为高电平，第一晶体管M1和第二晶体管M2导通，第一数据端DATA1的输入信号为高电平，第一节点N1的信号被拉高，第七晶体管M7导通，此时，虽然第三晶体管M3在第一电源端V1的高电平作用下导通，将第三节点N3的信号拉高至高电平，但是，由于第七晶体管M7导通，将第三节点N3的信号拉低，第二数据端DATA2的输入信号为低电平，第八晶体管M8截止，第四晶体管M4在第一电源端V1的高电平作用下导通，第四节点N4的信号被拉高，由于第八晶体管M8截止，第四晶体管M4的信号不会被拉低，第十晶体管M10导通，由于第二控制端GATE2的输入信号为低电平，信号输出端OUTPUT没有输出。
本阶段中，输入端中的第一控制端GATE1和第一数据端DATA1的输入信号均为高电平，第二控制端GATE2和第二数据端DATA2的输入信号均为低电平。进一步地，由于第四节点N4的信号为高电平，第五晶体管M5导通，将第三节点N3的信号进一步拉低，由于第三节点N3的信号为低电平，第六晶体管M6截止，第四节点N4的信号保持高电平。
第二子阶段t2，即保持阶段，第一数据端DATA1和第二数据端DATA2的输入信号为低电平，第一晶体管M1和第二晶体管M2截止，第四节点N4的信号仍为高电平，第五晶体管M5导通，将第三节点N3的信号拉低，第三节点N3的信号为低电平，第六晶体管M6截止，第四节点N4的信号仍保持高电平，将第一电源端V1的信号保持在第四节点N4中，第十晶体管M10导通，由于第二控制端GATE2的输入信号为低电平，信号输出端OUTPUT没有输出。
本阶段中，输入端中的第一控制端GATE1、第二控制端GATE2、第一数据端DATA1和第二数据端DATA2的输入信号均为低电平。
第二阶段，即显示阶段，第四节点N4的信号仍为高电平，第十晶体管M10导通，第二控制端GATE2的输入信号为高电平，第十一晶体管M11导通，向信号输出端OUTPUT提供第二数据端DATA2的输入信号。
本阶段中，输入端中的第二控制端GATE2和第二数据端DATA2的输入信号为高电平，第一控制端GATE1和第一数据端DATA1的输入信号均为低电平，信号输出端OUTPUT的输出信号为高电平。
需要说明的是，图6是以显示阶段的第二数据端DATA2的输入信号为高电平为例进行说明的，此阶段中，信号输出端OUTPUT的输出信号为高电平，当显示阶段的第二数据端DATA2的输入信号为低电平，信号输出端OUTPUT的输出信号为低电平，具体的，显示阶段的第二数据端DATA2的输入信号由显示内容确定。
可选地，在第一子阶段中，第一数据端DATA1的输入信号可以为低电平，第二数据端DATA2的输入信号可以为高电平，此时的像素内存储子电路中，在第一阶段中，将第一电源端V1的信号保持在第三节点N3中，在第二阶段中，信号输出端的输出信号OUTPUT与第一数据端DATA1的输入信号相同，当第二阶段中第一数据端DATA1的输入信号为高电平，信号输出端OUTPUT的输出信号为高电平，当第二阶段中第一数据端DATA1的输入信号为低电平，信号输出端OUTPUT的输出信号为低电平，其工作原理与以上描述的像素内存储子电路类似，在此不再赘述。
需要说明的是，像素内存储单元设置在像素内存储单元显示技术产品中，其中，像素内存储单元显示技术产品为液晶显示装置，其中，液晶显示装置包括：多个像素内存储单元，像素内存储单元与像素电极一一对应，每个像素内存储单元与对应的像素电极连接。在第一阶段中，所有像素内存储单元均写入电压，在显示阶段，根据所有像素内存储单元向像素电极输出信号来显示不一样的画面，进而实现低刷新频率下的产品显示，降低产品的使用功耗。
实施例二
基于上述实施例的发明构思，本发明实施例还提供一种像素内数据存储方法，应用于实施例一提供的像素内存储单元中，图7为本发明实施例提供的像素内数据存储方法的流程图，如图7所示，本发明实施例提供的像素内数据存储方法具体包括以下步骤：
步骤100、输入子电路在第一控制端的控制下，向第一节点提供第一数据端的信号，向第二节点提供第二数据端的信号；锁存子电路在第一节点、第二节点和第一电源端的控制下，将第一电源端的信号保持在第三节点或者第四节点。
具体的，锁存子电路在第一节点、第二节点和第一电源端的控制下，将第一电源端的信号保持在第三节点或者第四节点包括：锁存子电路在第一电源端的控制下，向第三节点提供第一电源端的信号，在第一节点和第四节点的控制下，向第三节点提供第二电源端的信号，将第一电源端的信号保持在第四节点上；或者，锁存子电路，用于在第一电源端的控制下，向第四节点提供第一电源端的信号，还用于在第二节点和第三节点的控制下，向第四节点提供第二电源端的信号，将第一电源端的信号保持在第三节点上。
步骤200、输出子电路在第三节点、第四节点和第二控制端的控制下，向信号输出端提供第一数据端或者第二数据端的信号。
本发明实施例提供的像素内数据存储方法包括：输入子电路在第一控制端的控制下，向第一节点提供第一数据端的信号，向第二节点提供第二数据端的信号；锁存子电路在第一节点、第二节点和第一电源端的控制下，将第一电源端的信号保持在第三节点或者第四节点，输出子电路在第三节点、第四节点和第二控制端的控制下，向信号输出端提供第一数据端或者第二数据端的信号。本发明实施例通过利用锁存子电路将第一电源端的信号保持在第三节点或者第四节点，并在第三节点、第四节点和第二控制端的控制下，向信号输出端提供输出信号，使得像素内存储单元能够采用单一类型的晶体管实现，从而简化了像素内存储单元的制作工艺，降低了像素内存储单元的生产成本。
实施例三
基于上述实施例的发明构思，本发明实施例还提供一种像素阵列，像素阵列包括：多个像素单元，每个像素单元包括实施例一提供的像素内存储单元。
具体的，多个像素单元呈阵列排列，每个像素单元还包括：液晶显示单元。
本发明实施例提供的像素阵列中的像素内存储单元可以通过采用同一类型的晶体管构成，使得像素阵列的制作工艺简单，有效地降低了生产成本。
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (9)

1.一种像素内存储单元，其特征在于，包括：输入子电路、锁存子电路和输出子电路；其中，
所述输入子电路，分别与第一数据端、第二数据端、第一控制端、第一节点和第二节点连接，用于在第一控制端的控制下，向第一节点提供第一数据端的信号，向第二节点提供第二数据端的信号；
所述锁存子电路，分别与第一节点、第二节点、第三节点、第四节点、第一电源端和第二电源端连接，用于在第一节点、第二节点和第一电源端的控制下，将第一电源端的信号保持在第三节点或者第四节点；
所述输出子电路，分别与第三节点、第四节点、第一数据端、第二数据端、第二控制端和信号输出端连接，用于在第三节点、第四节点和第二控制端的控制下，向信号输出端提供第一数据端或者第二数据端的信号；
其中，所述输入子电路包括：第一晶体管和第二晶体管；所述锁存子电路包括：第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管和第八晶体管；所述输出子电路包括：第九晶体管、第十晶体管和第十一晶体管；每个晶体管均为N型薄膜晶体管或P型薄膜晶体管；
在第一控制端的输入信号处于有效电平时，第一数据端和第二数据端的输入信号的电平相反。
2.根据权利要求1所述的像素内存储单元，其特征在于，所述第一晶体管的控制极与第一控制端连接，其第一极与第一数据端连接，其第二极与第一节点连接；
所述第二晶体管的控制极与第一控制端连接，其第一极与第二数据端连接，其第二极与第二节点连接。
3.根据权利要求1所述的像素内存储单元，其特征在于，所述锁存子电路包括：第一锁存子电路和第二锁存子电路；
所述第一锁存子电路，分别与第一电源端、第一节点、第三节点、第四节点和第二电源端连接，用于在第一电源端的控制下，向第三节点提供第一电源端的信号，还用于在第一节点和第四节点的控制下，向第三节点提供第二电源端的信号，将第一电源端的信号保持在第四节点上；
所述第二锁存子电路，分别与第一电源端、第二节点、第三节点、第四节点和第二电源端连接，用于在第一电源端的控制下，向第四节点提供第一电源端的信号，还用于在第二节点和第三节点的控制下，向第四节点提供第二电源端的信号，将第一电源端的信号保持在第三节点上。
4.根据权利要求3所述的像素内存储单元，其特征在于，所述第一锁存子电路包括：所述第三晶体管、所述第五晶体管和所述第七晶体管
所述第三晶体管的控制极和第一极与第一电源端连接，其第二极与第三节点连接；
所述第五晶体管的控制极与第四节点连接，其第一极与第三节点连接，其第二极与第二电源端连接；
所述第七晶体管的控制极与第一节点连接，其第一极与第三节点连接，其第二极与第二电源端连接；
所述第二锁存子电路包括：第四晶体管、第六晶体管和第八晶体管；
所述第四晶体管的控制极和第一极与第一电源端连接，其第二极与第四节点连接；
所述第六晶体管的控制极与第三节点连接，其第一极与第四节点连接，其第二极与第二电源端连接；
所述第八晶体管的控制极与第二节点连接，其第一极与第四节点连接，其第二极与第二电源端连接。
5.根据权利要求1所述的像素内存储单元，其特征在于，所述第九晶体管的控制极与第三节点连接，其第一极与第一数据端连接，其第二极与第十一晶体管的第一极连接；
所述第十晶体管的控制极与第四节点连接，其第一极与第二数据端连接，其第二极与第十一晶体管的第一极连接；
所述第十一晶体管的控制极与第二控制端连接，其第二极与信号输出端连接。
6.根据权利要求1所述的像素内存储单元，其特征在于，所述第一晶体管的控制极与第一控制端连接，其第一极与第一数据端连接，其第二极与第一节点连接；
所述第二晶体管的控制极与第一控制端连接，其第一极与第二数据端连接，其第二极与第二节点连接；
所述第三晶体管的控制极和第一极与第一电源端连接，其第二极与第三节点连接；
所述第四晶体管的控制极和第一极与第一电源端连接，其第二极与第四节点连接；
所述第五晶体管的控制极与第四节点连接，其第一极与第三节点连接，其第二极与第二电源端连接；
所述第六晶体管的控制极与第三节点连接，其第一极与第四节点连接，其第二极与第二电源端连接；
所述第七晶体管的控制极与第一节点连接，其第一极与第三节点连接，其第二极与第二电源端连接；
所述第八晶体管的控制极与第二节点连接，其第一极与第四节点连接，其第二极与第二电源端连接；
所述第九晶体管的控制极与第三节点连接，其第一极与第一数据端连接，其第二极与第十一晶体管的第一极连接；
所述第十晶体管的控制极与第四节点连接，其第一极与第二数据端连接，其第二极与第十一晶体管的第一极连接；
所述第十一晶体管的控制极与第二控制端连接，其第二极与信号输出端连接。
7.根据权利要求6所述的像素内存储单元，其特征在于，在所述第一电源端为高电平电源端，所述第二电源端为低电平电源端时，每个晶体管均为N型晶体管；在所述第一电源端为低电平电源端，所述第二电源端为高电平电源端时，每个晶体管均为P型晶体管。
8.一种像素阵列，其特征在于，包括：多个像素单元，每个像素单元包括如权利要求1～7任一项所述的像素内存储单元。
9.一种像素内数据存储方法，其特征在于，应用于权利要求1～8任一项所述的像素内存储单元中，所述方法包括：
输入子电路在第一控制端的控制下，向第一节点提供第一数据端的信号，向第二节点提供第二数据端的信号；锁存子电路在第一节点、第二节点和第一电源端的控制下，将第一电源端的信号保持在第三节点或者第四节点；
输出子电路在第三节点、第四节点和第二控制端的控制下，向信号输出端提供第一数据端或者第二数据端的信号；
其中，在第一控制端的输入信号处于有效电平时，第一数据端和第二数据端的输入信号的电平相反。
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