CN106169288A - 显示驱动电路及像素结构 - Google Patents

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Abstract

本发明提供一种显示驱动电路及像素结构，该驱动电路包括第一锁存器，用于锁存第一数据电压；第二锁存器，用于锁存第二数据电压；逻辑控制单元，其具有两个逻辑控制端、四个电压输入端以及一个电压输出端，该第一锁存器的输出端以及第二锁存器的输出端分别与一逻辑控制端连接，该四个电压输入端分别接入四个不同的预设电压，该逻辑控制单元用于根据该两个逻辑控制端输入的第一数据电压以及第二数据电压选择将该四个预设电压中的一个预设电压通过所述电压输出端输出至像素电极。本发明具有降低功耗的有益效果。

Description

显示驱动电路及像素结构
技术领域
本发明涉及液晶显示领域，特别是涉及一种显示驱动电路及像素结构。
背景技术
MIP(Memory In Pixel)设计是把控制像素显示的灰阶信号存储在像素中的一种设计。以往像素设计靠Cst(存储电容)维持像素显示的灰阶电压，即使显示相同的画面，每一帧均需要刷新(给像素重新充电)。采用MIP设计的像素，把控制像素显示的灰阶信号存储在像素中，若像素显示灰阶不变，可以不用刷新，即可以不用重新写入Data信号。这样在显示静态画面时，扫描线和数据线均不需要工作，可以有效降低面板的功耗；但是由于像素中需要加入MIP电路，此种设计只适用于全反射LCD和OLED面板，无法在背光型LCD中使用。
因此，现有技术存在缺陷，急需改进。
发明内容
本发明的目的在于提供一种显示驱动电路及像素结构；以解决现有的背光型LCD在显示每一帧画面均需要刷新从而导致功耗较高的技术问题。
为解决上述问题，本发明提供的技术方案如下：
本发明提供一种显示驱动电路，包括：
第一锁存器，用于锁存第一数据电压；
第二锁存器，用于锁存第二数据电压；
逻辑控制单元，其具有两个逻辑控制端、四个电压输入端以及一个电压输出端，该第一锁存器的输出端以及第二锁存器的输出端分别与一逻辑控制端连接，该四个电压输入端分别接入四个不同的预设电压，该逻辑控制单元用于根据该两个逻辑控制端输入的第一数据电压以及第二数据电压选择将该四个预设电压中的一个预设电压通过所述电压输出端输出至像素电极。
在本发明所述的显示驱动电路中，还包括：
第一薄膜晶体管，其源极用于输入所述第一数据电压，其栅极用于输入第一扫描电压，其漏极与所述第一锁存器的输入端连接；
第二薄膜晶体管，其源极用于输入第二数据电压，其栅极用于输入第二扫描电压，其漏极与所述第二锁存器的输入端连接。
在本发明所述的显示驱动电路中，所述逻辑控制单元包括选择模块以及四个第三薄膜晶体管，所述选择模块具有所述两个逻辑控制端以及四个电平输出端；
该四个第三薄膜晶体管的输入端分别与一所述电压输入端连接，该四个第三薄膜晶体管的输出端分别与该电压输出端连接，该四个第三薄膜晶体管的栅极分别与一所述电平输出端连接；所述选择模块根据所述第一数据电压以及第二数据电压选择该四个第三薄膜晶体管中的一个第三薄膜晶体管导通，其余三个所述第三薄膜晶体管关闭。
在本发明所述的显示驱动电路中，所述选择模块包括二输入的第一或非门、二输入的第二或非门、二输入的第三或非门、二输入的第一与非门以及二输入的第一反相器；该第一或非门的第一输入端、该第二或非门的第一输入端、该第一与非门的第一输入端均分别与该第一锁存器的输出端连接，该第一或非门的第二输入端、该第三或非门的第一输入端、该第一与非门的第二输入端均分别与该第二锁存器的输出端连接，所述第二或非门的第二输入端、所述第三或非门的第二输入端以及该第一或非门的输出端连接；该第一反相器的输入端该第一与非门的输出端连接，该第一或非门、第二或非门、第三或非门以及该第一反相器的输出端分别与一第三薄膜晶体管的栅极连接。
在本发明所述的显示驱动电路中，所述第一与非门包括第二N沟道薄膜晶体管、第三N沟道薄膜晶体管、第二P沟道薄膜晶体管以及第三P沟道薄膜晶体管；
第二P沟道薄膜晶体管以及第三P沟道薄膜晶体管的输入端连接并在该连接点接入第一预设电压；
第二N沟道薄膜晶体管、第二P沟道薄膜晶体管以及第三P沟道薄膜晶体管的输出端连接并以该连接点为该第一与非门的输出端；
该第二P沟道薄膜晶体管的栅极与该第二N沟道薄膜晶体管的栅极连接，并以该连接点作为该第一与非门的第一输入端；
该第三P沟道薄膜晶体管的栅极与该第三N沟道薄膜晶体管的栅极连接，并以该连接点作为该第一与非门的第二输入端；
该第三N沟道薄膜晶体管的输入端接第二预设电压。
在本发明所述的显示驱动电路中，所述第一锁存器以及所述第二锁存器均分别包括两个首尾相连的第二反相器。
在本发明所述的显示驱动电路中，所述第二反相器包括第一N沟道薄膜晶体管以及第一P沟道薄膜晶体管，该第一N沟道薄膜晶体管以及第一P沟道薄膜晶体管的输出端连接并以该连接点为该第二反相器的输出端，该第一N沟道薄膜晶体管以及第一P沟道薄膜晶体管的栅极连接并以该连接点为该第二反相器的输入端，该第一N沟道薄膜晶体管以及第一P沟道薄膜晶体管的输入端分别接一第一预设电压以及第二预设电压。
本发明提供一种像素结构，包括像素电容以及显示驱动电路；
该像素电容包括公共电极以及像素电极；
该显示驱动电路包括：
第一薄膜晶体管，其源极用于输入第一数据电压，其栅极用于输入第一扫描电压；
第一锁存器，其输入端与第一薄膜晶体管的漏极连接；
第二薄膜晶体管，其源极用于输入第二数据电压，其栅极用于输入第二扫描电压；
第二锁存器，其输入端与第二薄膜晶体管的漏极连接
逻辑控制单元，其具有两个逻辑控制端、四个电压输入端以及一个电压输出端，该第一锁存器的输出端以及第二锁存器的输出端分别与一逻辑控制端连接，该四个电压输入端分别接入四个不同的预设电压，该逻辑控制单元用于根据该两个逻辑控制端输入的第一数据电压以及第二数据电压选择将该四个预设电压中的一个预设电压通过所述电压输出端输出至像素电极。
在本发明所述的像素结构中，还包括第一数据线、第一扫描线以及第二扫描线，所述第一数据线分别与所述第一薄膜晶体管以及第二薄膜晶体管的源极连接，所述第一扫描线与所述第一薄膜晶体管的栅极连接，所述第二扫描线与所述第二薄膜晶体管的栅极连接。
在本发明所述的像素结构中，还包括第一数据线、第二数据线以及第一扫描线，所述第一数据线与所述第一薄膜晶体管的源极连接，所述第二数据线与所述第二薄膜晶体管的源极连接，所述第一扫描线与所述第一薄膜晶体管以及所述第二薄膜晶体管的栅极连接。
与现有技术相比，本发明提供的显示驱动电路及像素结构采用两个锁存器将两个数据电压信号进行锁存，当显示画面静止时，无需在进行扫描，数据线以及扫描线可以停止工作，从而具有降低功耗的有益效果；
并且，由于该逻辑控制单元将该两个数据电压扩展为四个数据电压，从而使得每一个像素结构具有四种灰阶。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1是本发明一优选实施例中的像素结构的结构图。
图2是本发明图1所示实施例中的像素结构的局部的电路结构图。
图3是本发明图1所示实施例中的第二反相器的电路结构图。
图4是本发明图1所示实施例中的第一或非门的电路结构图。
图5是本发明图1所示实施例中的第一与非门的电路结构图。
图6是本发明另一优选实施例中的像素结构的结构图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
在图中，结构相似的单元是以相同标号表示。
请参照图1，图1是本发明一优选实施例中的像素结构的结构图，其主要应用于背光式LCD中。在本实施例中，该像素结构包括第一数据线D11、第一扫描线G11、第二扫描线G12、像素电容、存储电容(未示出)以及显示驱动电路100。
其中，该像素电容包括公共电极以及像素电极。
该显示驱动电路100包括第一薄膜晶体管101、第一锁存器102、逻辑控制单元103、第二锁存器104以及第二薄膜晶体管105。
第一薄膜晶体管101的源极与第一数据线D11连接用于输入第一数据电压，栅极与第一扫描线G11连接用于输入第一扫描电压。第一锁存器102的输入端与第一薄膜晶体管101的漏极连接；第二薄膜晶体管105的源极与该第一数据线D11连接，并用于输入第二数据电压；其栅极与第二扫描线G12连接，并用于输入第二扫描电压。第二锁存器的输入端与第二薄膜晶体管105的漏极连接。逻辑控制单元103具有两个逻辑控制端、四个电压输入端以及一个电压输出端，该第一锁存器102的输出端以及第二锁存器104的输出端分别与一逻辑控制端连接，该四个电压输入端分别接入四个不同的预设电压，该逻辑控制单元103用于根据该两个逻辑控制端输入的第一数据电压以及第二数据电压选择将该四个预设电压中的一个预设电压通过所述电压输出端输出至像素电极。由于接同一根数据线，第一数据电压以及第二数据电压相同。
具体地，如图2所示，逻辑控制单元103包括选择模块1031以及输出模块1032，该输出模块1032包括四个第三薄膜晶体管T3，所述选择模块1031具有所述两个逻辑控制端以及四个电平输出端。该四个第三薄膜晶体管T3的输入端分别与逻辑控制单元103的电压输入端连接，四个电压输入端分别输入VL0、VL1、VL2、VL3四个不同的电压。四个第三薄膜晶体管T3的输出端分别与该电压输出端连接，该四个第三薄膜晶体管T3的栅极分别与一所述电平输出端连接；所述选择模块根据所述第一数据电压以及第二数据电压选择四个第三薄膜晶体管T3中的一个第三薄膜晶体管T3导通，其余三个所述第三薄膜晶体管T3关闭，从而将该VL0、VL1、VL2、VL3四个不同的电压中的一个电压输出给像素电容的像素电极。
该选择模块1031包括具有二输入的第一或非门U1、二输入的第二或非门U2、二输入的第三或非门U3、二输入的第一与非门U4以及二输入的第一反相器U5；该第一或非门U1的第一输入端、该第二或非门U2的第一输入端、该第一与非门U4的第一输入端均分别与该第一锁存器102的输出端连接，该第一或非门U1的第二输入端、该第三或非门U3的第一输入端、该第一与非门U4的第二输入端均分别与该第二锁存器104的输出端连接，所述第二或非门U2的第二输入端、所述第三或非门U3的第二输入端以及第一或非门的U1的输出端连接；该第一反相器U5的输入端与该第一与非门U4的输出端连接，该第一或非门U1、第二或非门U2、第三或非门U3以及该第一反相器U5的输出端分别与一第三薄膜晶体管T3的栅极连接。
其中，第一锁存器102以及所述第二锁存器104均分别包括两个首尾相连的第二反相器U6。
如图3所示，第二反相器U6包括第一N沟道薄膜晶体管N1以及第一P沟道薄膜晶体管P1，该第一N沟道薄膜晶体管N1以及第一P沟道薄膜晶体管P1的输出端连接并以该连接点为该第二反相器U6的输出端，该第一N沟道薄膜晶体管N1以及第一P沟道薄膜晶体管P1的栅极连接并以该连接点为该第二反相器U6的输入端，该第一N沟道薄膜晶体管N1以及第一P沟道薄膜晶体管P1的输入端分别接一第一预设电压以及第二预设电压。第一预设电压为低电平。第二预设电压为高电平。
如图4所示，第一与非门U4包括第二N沟道薄膜晶体管N2、第三N沟道薄膜晶体管N3、第二P沟道薄膜晶体管P2以及第三P沟道薄膜晶体管P3。
第二P沟道薄膜晶体管P2以及第三P沟道薄膜晶体管P3的输入端连接并在该连接点接入第二预设电压。第二N沟道薄膜晶体管N2、第二P沟道薄膜晶体管P2以及第三P沟道薄膜晶体管P3的输出端连接并以该连接点为该第一与非门U4的输出端。该第二P沟道薄膜晶体管P2的栅极与该第二N沟道薄膜晶体管N2的栅极连接，并以该连接点作为该第一与非门U4的第一输入端；该第三P沟道薄膜晶体管P3的栅极与该第三N沟道薄膜晶体管N3的栅极连接，并以该连接点作为该第一与非门U4的第二输入端。该第三N沟道薄膜晶体管N3的输入端接第一预设电压。
如图5所示，该第一或非门、第二或非门、第三或非门以及第四或非门的结构相同，每一或非门均分别包括：第四P沟道薄膜晶体管P4、第五P沟道薄膜晶体管P5、第四N沟道薄膜晶体管N4以及第五四N沟道薄膜晶体管N5。
该第四P沟道薄膜晶体管P4的输入端接入第一预设电压。
该第四P沟道薄膜晶体管P4的输出端与该第五P沟道薄膜晶体管P5的输入端连接。
第五P沟道薄膜晶体管P5的输出端、第四N沟道薄膜晶体管N4以及第五四N沟道薄膜晶体管N5的输出端连接，并以该连接点为或非门的输出端。
该第四P沟道薄膜晶体管P4的输入端接入第一预设电压。
该第四P沟道薄膜晶体管P4的栅极以及该第四N沟道薄膜晶体管的栅极连接，并以该连接点作为该或非门的第一输入端。
该第五N沟道薄膜晶体管N5的栅极以及该第五P沟道薄膜晶体管P5的栅极连接，并以该连接点作为该或非门的第二输入端。
第四N沟道薄膜晶体管N4以及该第五N沟道薄膜晶体管N5的输出连接，并在该连接点接入第二预设电压。
工作原理：通过逻辑控制单元103控制4个灰阶电压VL0、VL1、VL2、VL3中的一个输出到像素电极，使每个子像素都能显示4个灰阶，这样对于一个像素由RGB三个子像素组成的面板，就可以显示出64色。在每个子像素的数据电压的输入进入逻辑控制单元10之前，会经过一个锁存器(第一锁存器或第二锁存器)，将控制灰阶电压输出的两个信号锁存在像素中，这样即使长时间不对像素刷新，像素依然能够显示之前已经存储的灰阶，相当于像素具有了灰阶存储功能。当面板显示静态画面，即长时间显示同一个画面时，可以只对每个像素写入一次灰阶信号，此后不用再刷新面板。
由上可知，本发明提供的显示驱动电路及像素结构采用两个锁存器将两个数据信号进行锁存，当显示画面静止时，无需再进行扫描，数据线以及扫描线均可以停止工作，从而具有降低功耗的有益效果；
并且，由于该逻辑控制单元将该两个数据电压扩展为四个数据电压，从而使得每一个像素结构具有四种灰阶。
如图6所示，可以理解地，在本发明提供的第二实施例中，该像素结构包括第一数据线D11、第二数据线D12、第一扫描线G11、像素电容、存储电容(未示出)以及显示驱动电路100。该第一数据线D11与第一薄膜晶体管101的源极连接，该第二数据线D12与第二薄膜晶体管105的源极连接，所述第一扫描线G11与所述第一薄膜晶体管101以及所述第二薄膜晶体管105的栅极连接。
该显示驱动电路100包括第一薄膜晶体管101、第一锁存器102、逻辑控制单元103、第二锁存器104以及第二薄膜晶体管105。
第一薄膜晶体管101的源极与第一数据线D11连接用于输入第一数据电压，栅极与第一扫描线G11连接用于输入第一扫描电压。第一锁存器102的输入端与第一薄膜晶体管101的漏极连接；第二薄膜晶体管105的源极与该第一数据线D11连接，并用于输入第二数据电压；其栅极与第二扫描线G12连接，并用于输入第二扫描电压。第二锁存器的输入端与第二薄膜晶体管105的漏极连接。逻辑控制单元103具有两个逻辑控制端、四个电压输入端以及一个电压输出端，该第一锁存器102的输出端以及第二锁存器104的输出端分别与一逻辑控制端连接，该四个电压输入端分别接入四个不同的预设电压，该逻辑控制单元103用于根据该两个逻辑控制端输入的第一数据电压以及第二数据电压选择将该四个预设电压中的一个预设电压通过所述电压输出端输出至像素电极。由于接同一根数据线，第一数据电压以及第二数据电压相同。
工作原理：通过逻辑控制单元103控制4个灰阶电压VL0、VL1、VL2、VL3中的一个输出到像素电极，使每个子像素都能显示4个灰阶，这样对于一个像素由RGB三个子像素组成的面板，就可以显示出64色。在每个子像素的数据电压的输入进入逻辑控制单元10之前，会经过一个锁存器(第一锁存器或第二锁存器)，将控制灰阶电压输出的两个信号锁存在像素中，这样即使长时间不对像素刷新，像素依然能够显示之前已经存储的灰阶，相当于像素具有了灰阶存储功能。当面板显示静态画面，即长时间显示同一个画面时，可以只对每个像素写入一次灰阶信号，此后不用再刷新面板。
由上可知，本发明提供的显示驱动电路及像素结构采用两个锁存器将两个数据信号进行锁存，当显示画面静止时，无需再进行扫描，数据线以及扫描线均可以停止工作，从而具有降低功耗的有益效果；
并且，由于该逻辑控制单元将该两个数据电压扩展为四个数据电压，从而使得每一个像素结构具有四种灰阶。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种显示驱动电路，其特征在于，包括：
第一锁存器，用于锁存第一数据电压；
第二锁存器，用于锁存第二数据电压；
逻辑控制单元，其具有两个逻辑控制端、四个电压输入端以及一个电压输出端，该第一锁存器的输出端以及第二锁存器的输出端分别与一逻辑控制端连接，该四个电压输入端分别接入四个不同的预设电压，该逻辑控制单元用于根据该两个逻辑控制端输入的第一数据电压以及第二数据电压选择将该四个预设电压中的一个预设电压通过所述电压输出端输出至像素电极。
2.根据权利要求1所述的显示驱动电路，其特征在于，还包括：
第一薄膜晶体管，其源极用于输入所述第一数据电压，其栅极用于输入第一扫描电压，其漏极与所述第一锁存器的输入端连接；
第二薄膜晶体管，其源极用于输入第二数据电压，其栅极用于输入第二扫描电压，其漏极与所述第二锁存器的输入端连接。
3.根据权利要求1或2所述的显示驱动电路，其特征在于，所述逻辑控制单元包括选择模块以及四个第三薄膜晶体管，所述选择模块具有所述两个逻辑控制端以及四个电平输出端；
该四个第三薄膜晶体管的输入端分别与一所述电压输入端连接，该四个第三薄膜晶体管的输出端分别与该电压输出端连接，该四个第三薄膜晶体管的栅极分别与一所述电平输出端连接；所述选择模块根据所述第一数据电压以及第二数据电压选择该四个第三薄膜晶体管中的一个第三薄膜晶体管导通，其余三个所述第三薄膜晶体管关闭。
4.根据权利要求3所述的显示驱动电路，其特征在于，所述选择模块包括二输入的第一或非门、二输入的第二或非门、二输入的第三或非门、二输入的第一与非门以及二输入的第一反相器；该第一或非门的第一输入端、该第二或非门的第一输入端、该第一与非门的第一输入端均分别与该第一锁存器的输出端连接，该第一或非门的第二输入端、该第三或非门的第一输入端、该第一与非门的第二输入端均分别与该第二锁存器的输出端连接，所述第二或非门的第二输入端、所述第三或非门的第二输入端以及该第一或非门的输出端连接；该第一反相器的输入端该第一与非门的输出端连接，该第一或非门、第二或非门、第三或非门以及该第一反相器的输出端分别与一第三薄膜晶体管的栅极连接。
5.根据权利要求4所述的显示驱动电路，其特征在于，所述第一与非门包括第二N沟道薄膜晶体管、第三N沟道薄膜晶体管、第二P沟道薄膜晶体管以及第三P沟道薄膜晶体管；
第二P沟道薄膜晶体管以及第三P沟道薄膜晶体管的输入端连接并在该连接点接入第一预设电压；
第二N沟道薄膜晶体管、第二P沟道薄膜晶体管以及第三P沟道薄膜晶体管的输出端连接并以该连接点为该第一与非门的输出端；
该第二P沟道薄膜晶体管的栅极与该第二N沟道薄膜晶体管的栅极连接，并以该连接点作为该第一与非门的第一输入端；
该第三P沟道薄膜晶体管的栅极与该第三N沟道薄膜晶体管的栅极连接，并以该连接点作为该第一与非门的第二输入端；
该第三N沟道薄膜晶体管的输入端接第二预设电压。
6.根据权利要求1或2所述的显示驱动电路，其特征在于，所述第一锁存器以及所述第二锁存器均分别包括两个首尾相连的第二反相器。
7.根据权利要求6所述的显示驱动电路，其特征在于，所述第二反相器包括第一N沟道薄膜晶体管以及第一P沟道薄膜晶体管，该第一N沟道薄膜晶体管以及第一P沟道薄膜晶体管的输出端连接并以该连接点为该第二反相器的输出端，该第一N沟道薄膜晶体管以及第一P沟道薄膜晶体管的栅极连接并以该连接点为该第二反相器的输入端，该第一N沟道薄膜晶体管以及第一P沟道薄膜晶体管的输入端分别接一第一预设电压以及第二预设电压。
8.一种像素结构，其特征在于，包括像素电容以及显示驱动电路；
该像素电容包括公共电极以及像素电极；
该显示驱动电路包括：
第一薄膜晶体管，其源极用于输入第一数据电压，其栅极用于输入第一扫描电压；
第一锁存器，其输入端与第一薄膜晶体管的漏极连接；
第二薄膜晶体管，其源极用于输入第二数据电压，其栅极用于输入第二扫描电压；
第二锁存器，其输入端与第二薄膜晶体管的漏极连接
逻辑控制单元，其具有两个逻辑控制端、四个电压输入端以及一个电压输出端，该第一锁存器的输出端以及第二锁存器的输出端分别与一逻辑控制端连接，该四个电压输入端分别接入四个不同的预设电压，该逻辑控制单元用于根据该两个逻辑控制端输入的第一数据电压以及第二数据电压选择将该四个预设电压中的一个预设电压通过所述电压输出端输出至像素电极。
9.根据权利要求8所述的像素结构，其特征在于，还包括第一数据线、第一扫描线以及第二扫描线，所述第一数据线分别与所述第一薄膜晶体管以及第二薄膜晶体管的源极连接，所述第一扫描线与所述第一薄膜晶体管的栅极连接，所述第二扫描线与所述第二薄膜晶体管的栅极连接。
10.根据权利要求8所述的像素结构，其特征在于，还包括第一数据线、第二数据线以及第一扫描线，所述第一数据线与所述第一薄膜晶体管的源极连接，所述第二数据线与所述第二薄膜晶体管的源极连接，所述第一扫描线与所述第一薄膜晶体管以及所述第二薄膜晶体管的栅极连接。
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