KR102175405B1 - 쉬프트 레지스터 - Google Patents

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Abstract

본 발명은 쉬프트 레지스터에 관한 것으로서, 특히, 스테이지에 형성되어 있는 산화물 박막트랜지스터의 상단이 금속층에 의해 커버되고 있는, 쉬프트 레지스터를 제공하는 것을 기술적 과제로 한다. 이를 위해, 본 발명에 따른 쉬프트 레지스터는, 패널에 형성된 게이트 라인들로 스캔펄스를 차례로 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은, Q노드의 논리상태에 따라 턴온 또는 턴오프되며, 턴온시 상기 스캔펄스를 출력하는 풀업 박막트랜지스터; 및 상기 Q노드의 논리상태를 제어하기 위해, 상기 Q노드에 연결된 복수의 제어 박막트랜지스터들로 구성되는 제어부를 포함하고 있으며, 상기 풀업 박막트랜지스터 및 상기 제어 박막트랜지스터들 중 적어도 어느 하나의 상부는 금속층으로 덮혀져 있는 것을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT RESISTER}
본 발명은 쉬프트 레지스터에 관한 것으로서, 특히, 산화물 반도체가 이용되는 박막트랜지스터들이 형성되어 있는 쉬프트 레지스터에 관한 것이다.
쉬프트 레지스터는 다수의 스캔펄스들을 차례로 출력하여 액정표시장치와 같은 표시장치의 게이트 라인들을 순차적으로 구동한다. 이를 위해, 쉬프트 레지스터는 스캔펄스들을 차례로 출력하는 복수의 스테이지들로 구성된다.
도 1은 종래의 쉬프트 레지스터에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도이고, 도 2는 종래의 쉬프트 레지스터에 적용되는 스테이지에서 입출력되는 신호들의 파형을 나타낸 타이밍도이며, 도 3은 종래의 산화물 박막트랜지스터의 구조 및 특성을 설명하기 위한 단면도이다.
일반적으로, 쉬프트 레지스터는, 복수의 스테이지들로 구성되어 있으며, 각각의 스테이지에서 출력되는 신호(Vout)는, 패널에 형성되어 있는 게이트 라인으로 전송되는 스캔신호(Scan Signal : SS)이다.
상기 스캔신호(SS)는, 게이트 라인에 연결되어 있는 각 픽셀의 스위칭소자를 턴온시킬 수 있는 턴온전압을 갖는 스캔펄스와, 1프레임의 나머지 기간 동안 상기 스위칭소자를 턴오프 상태로 유지시키기 위한 턴오프 신호로 구성된다.
일반적으로, 상기 각 스테이지는, 1프레임 중 상기 스캔펄스를 한번 출력하며, 상기 스캔펄스는 상기 각 스테이지에서 순차적으로 출력된다.
상기 스캔펄스를 순차적으로 출력하는 상기 스테이지들 각각은, 도 1에 도시된 바와 같이, Q노드의 논리상태에 따라 턴온 또는 턴오프되며, 턴온 시 제1클럭(CLK1)을 공급받아 상기 스캔펄스를 출력하는 풀업 스위칭 소자(T6), 상기 풀업 스위칭 소자(T6)와 방전전원(VSS) 사이에 연결되어 있으며, 상기 풀업 스위칭 소자(T6)가 턴온될 때 턴오프되고, 상기 풀업 스위칭 소자(T6)가 턴오프될 때 턴온되어 상기 턴오프 신호를 출력하는 풀다운 스위칭 소자(T7) 및 상기 Q노드와 방전전원(VSS) 사이에 연결되며, 제어신호에 의해 조절되는 Q노드 조절 스위칭 소자(T2)를 포함한다.
상기 스테이지에는, 상기 Q노드 조절 스위칭 소자(T2)의 기능을 수행하는 소자들이 적어도 하나 이상 포함될 수 있다.
한편, N타입(type) 박막트랜지스터 만으로 이루어진 쉬프트 레지스터의 경우, 일반적으로 게이트 전압은 상기 방전전원(VSS) 보다 낮아지지 않는다. 따라서, 상기 박막트랜지스터가 논리적으로 오프 되더라도, 게이트 소스간 전압(Vgs)이 0보다 크기 때문에, 상기 박막트랜지스터를 통해 누설(Leakage) 전류가 흐르게 된다.
특히, 상기 박막트랜지스터의 문턱전압이 음인 경우 상기 누설 전류는 더 커지게 되어, 회로가 정상적으로 동작하지 않는 경우가 발생될 수 있다.
한편, 액티브층이 산화물 반도체로 구성되어 있는 산화물 박막트랜지스터는 환경 요인에 의하여 소자의 특성이 변동되기 쉽다.
예를 들어, 상기 산화물 박막트랜지스터는, 도 3에 도시된 바와 같이, 수분(H2O) 또는 수소(H) 등에 취약하다. 특히, 수소는 유기막 또는 CVD막 등의 증착과정에서 포함되어, 확산 등을 통해 이동하여, 산화물 박막트랜지스터를 구성하는 박막의 표면이나 내부로 침투한다.
상기한 바와 같은 수소 또는 수분의 침투는, 상기 산화물 박막트랜지스터의 제조 이후에 이루어지는 추가적인 프로세서 중에 이루어질 수도 있으며, 표시장치의 완성 후 상기 표시장치가 동작되는 상태에서 이루어질 수 있다.
수소 또는 수분이 상기 산화물 박막트랜지스터에 침투함에 따라, 상기 산화물 박막트랜지스터의 특성이 변동될 수 있다.
예를 들어, 상기 산화물 박막트랜지스터의 문턱전압 등이 변경될 수 있으며, 이에 따라, 상기 산화물 박막트랜지스터가 정상적으로 동작되지 않을 수도 있다.
본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 스테이지에 형성되어 있는 산화물 박막트랜지스터의 상단이 금속층에 의해 커버되고 있는, 쉬프트 레지스터를 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 패널에 형성된 게이트 라인들로 스캔펄스를 차례로 출력하는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은, Q노드의 논리상태에 따라 턴온 또는 턴오프되며, 턴온시 상기 스캔펄스를 출력하는 풀업 박막트랜지스터; 및 상기 Q노드의 논리상태를 제어하기 위해, 상기 Q노드에 연결된 복수의 제어 박막트랜지스터들로 구성되는 제어부를 포함하고 있으며, 상기 풀업 박막트랜지스터 및 상기 제어 박막트랜지스터들 중 적어도 어느 하나의 상부는 금속층으로 덮혀져 있는 것을 특징으로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 또 다른 쉬프트 레지스터는, 패널에 형성된 게이트 라인과 연결되어 있는 스테이지를 복수 개 포함하고, 상기 스테이지들 각각은, 복수의 박막트랜지스터들로 구성되어 있으며, 상기 박막트랜지스터들 중 적어도 어느 하나는 금속층으로 덮혀져 있는 것을 특징으로 한다.
본 발명에 따른 쉬프트 레지스터에서는, 산화물 박막트랜지스터의 특성이 수분 또는 수소에 의해 변경되지 않기 때문에, 산화물 박막트랜지스터가 안정적으로 구동될 수 있다.
즉, 산화물 박막트랜지스터로 이루어진 쉬프트 레지스터의 박막트랜지스터가 금속층으로 덮혀지면, 상기 금속층 상부에 존재하는 다양한 막으로부터의 영향이 억제될 수 있다.
상기 산화물 박막트랜지스터의 외부 불순물(수소, 수분 등)의 침투가 억제됨으로써, 산화물 박막트랜지스터의 열화가 억제될 수 있다.
따라서, 쉬프트 레지스터가 안정적으로 구동될 수 있다.
또한, 본 발명에 의하면, 회로부 상부의 성막의 제한이 감소될 수 있기 때문에, 네로우 베젤의 구현이 가능하다.
또한, 산화물 박막트랜지스터로의 불순물의 침투에 의한 전계 교란이 방지될 수 있다.
또한, 상기 산화물 박막트랜지스터의 상단을 덮고 있는 금속층에 의한 캐패시턴스가, 풀업 박막트랜지스터의 스토리지 캐패시턴스로 기능함으로써, 부트스트래핑에 의한 출력 특성이 향상될 수 있다.
또한, 본 발명에 의하면 스캔펄스로 변환되는 클럭과, 풀업 박막트랜지스터 사이의 기생 캐패시턴가 감소됨으로써, 쉬프트 레지스터의 신뢰성이 향상될 수 있다.
또한, 본 발명에 의하면 스테이지 내부의 전극과 금속층이 일정한 캐패시턴스를 형성함으로써, 플로팅 노드의 전압 안정성이 향상될 수 있다.
도 1은 종래의 쉬프트 레지스터에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도.
도 2는 종래의 쉬프트 레지스터에 적용되는 스테이지에서 입출력되는 신호들의 파형을 나타낸 타이밍도.
도 3은 종래의 산화물 박막트랜지스터의 구조 및 특성을 설명하기 위한 단면도.
도 4는 본 발명에 따른 유기발광표시장치를 개략적으로 나타내는 도면.
도 5는 본 발명에 따른 쉬프트 레지스터의 구성을 개략적으로 나타낸 예시도.
도 6은 본 발명에 따른 쉬프트 레지스터에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도.
도 7은 본 발명에 따른 쉬프트 레지스터에 적용되는 박막트랜지스터의 구성을 단면을 나타낸 예시도.
도 8은 본 발명의 제1실시예에 따른 쉬프트 레지스터에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도.
도 9는 본 발명의 제2실시예에 따른 쉬프트 레지스터에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도.
도 10은 본 발명의 제3실시예에 따른 쉬프트 레지스터에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도.
도 11은 본 발명에 따른 쉬프트 레지스터에 적용되는 스테이지의 다양한 평면도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. 본 발명에 따른 쉬프트 레지스터는, 액정표시장치, 유기발광표시장치 및 기타 다양한 종류의 표시장치에 적용될 수 있다. 그러나, 이하에서는, 유기발광표시장치를 일예로 하여 본 발명이 상세히 설명된다.
도 4는 본 발명에 따른 유기발광표시장치를 개략적으로 나타내는 도면이다.
본 발명에 따른 쉬프트 레지스터가 적용되는 유기발광표시장치는, 도 4에 도시된 바와 같이, 게이트 라인들(GL1 to GLg)과 데이터 라인들(DL1 to DLd)의 교차영역마다 픽셀(P)이 형성되어 있는 패널(100), 상기 패널(100)에 형성되어 있는 상기 게이트 라인들(GL1 to GLg)에 순차적으로 스캔펄스를 공급하기 위한 쉬프트 레지스터(600)를 포함하는 게이트 드라이버(200), 상기 패널(100)에 형성되어 있는 상기 데이터라인들(DL1 to DLd)로 데이터 전압을 공급하기 위한 데이터 드라이버(300) 및 상기 게이트 드라이버(200)와 상기 데이터 드라이버(300)의 기능을 제어하기 위한 타이밍 컨트롤러(400)를 포함한다.
우선, 상기 패널(100)에는 복수의 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역마다 픽셀(P)이 형성되어 있다.
상기 픽셀(P)의 구조는 상기 표시장치의 종류에 따라 다양하게 변경될 수 있다.
상기 표시장치가 유기발광표시장치인 경우, 각 픽셀(P)은, 유기발광다이오드 및 데이터 라인(DL)과 게이트 라인(GL)에 접속되어 유기발광다이오드를 제어하기 위한 복수의 박막트랜지스터들과, 스토리지 커패시터(Cst) 등을 포함하여 구성될 수 있다.
상기 픽셀(P)을 구동하기 위해, 하나의 스캔신호(Scan Siganl : SS) 만이 요구될 수도 있으나, 두 개의 스캔신호들이 요구될 수도 있으며, 세 개 이상의 스캔신호들이 요구될 수도 있다.
또한, 상기 픽셀(P)에는 상기 스캔신호 이외에도, 에미션 박막트랜지스터를 제어하기 위한 에미션신호(EM)와 같은 다양한 종류의 제어신호들이 공급될 수 있다.
여기서, 상기 스캔신호는, 상기 픽셀에 형성되어 있는 상기 박막트랜지스터를 턴온시키는 스캔펄스를 포함한다. 상기 스캔펄스는, 상기 게이트 라인들을 통해 순차적으로 상기 픽셀들에 공급된다.
상기 스캔펄스는, 상기 게이트 드라이버(200)를 구성하는 상기 쉬프트 레지스터(600)를 통해, 각 게이트 라인으로 순차적으로 공급된다.
상기 표시장치가 액정표시장치(LCD)인 경우, 상기 패널(100)은, 두 장의 유리기판 사이에 액정층이 형성되어 있는 액정패널이 될 수 있다.
이 경우, 상기 패널(100)의 하부 유리기판에는, 다수의 데이터 라인들(DL1 to DLd), 상기 데이터 라인들과 교차되는 다수의 게이트 라인들(GL1 to GLg), 상기 데이터 라인들과 상기 게이트 라인들의 교차부들 각각에 의해 정의되는 픽셀(P)에 형성되는 다수의 박막트랜지스터(TFT : Thin Film Transistor)들, 상기 픽셀에 형성되어 있으며 데이터 전압을 충전시키기 위한 다수의 픽셀전극들(미도시) 및 상기 픽셀전극과 함께 액정층에 충전된 액정을 구동하기 위한 터치전극(510)이 형성된다. 즉, 상기 패널(100)에는, 상기 데이터 라인들과 상기 게이트 라인들의 교차 영역마다, 상기 픽셀(110)들이 매트릭스 형태로 배치된다.
상기 패널(100)의 비표시영역에는 상기 쉬프트 레지스터(600)를 포함하는 상기 게이트 드라이버(200)가 형성되어 있다.
다음, 상기 타이밍 컨트롤러(400)는, 미도시된 외부시스템으로부터 입력되는 타이밍 신호, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터 인에이블 신호(DE) 등을 이용하여, 상기 게이트 드라이버(200)의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 상기 데이터 드라이버(300)의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성하며, 상기 데이터 드라이버(300)로 전송될 영상데이터를 생성한다.
이를 위해, 상기 타이밍 컨트롤러(400)는, 상기 외부시스템으로부터 입력영상데이터 및 타이밍 신호들을 수신하기 위한 수신부, 각종 제어신호들을 생성하기 위한 제어신호 생성부, 상기 입력영상데이터를 재정렬하여, 재정렬된 영상데이터를 생성하기 위한 데이터 정렬부 및 상기 제어신호들과 상기 영상데이터를 상기 데이터 드라이버(300)와 상기 게이트 드라이버(200)로 출력하기 위한 출력부를 포함한다.
즉, 상기 타이밍 컨트롤러(400)는, 상기 외부시스템으로부터 입력되는 입력영상데이터를 상기 패널(100)의 구조 및 특성에 맞게 재정렬시켜, 재정렬된 상기 영상데이터를 상기 데이터 드라이버(300)로 전송한다. 이러한 기능은, 상기 데이터 정렬부에서 실행될 수 있다.
상기 타이밍 컨트롤러(400)는 상기 외부시스템으로부터 전송되어온 타이밍 신호들, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터인에이블신호(DE) 등을 이용하여, 상기 데이터 드라이버(300)를 제어하기 위한 데이터 제어신호(DCS) 및 상기 게이트 드라이버(200)를 제어하기 위한 게이트 제어신호(GCS)를 생성하여, 상기 제어신호들을 상기 데이터 드라이브(300)와 상기 게이트 드라이버(200)로 전송하는 기능을 수행한다. 이러한 기능은, 상기 제어신호 생성부에서 실행될 수 있다.
상기 제어신호 생성부에서 생성되는 데이터 제어신호(DCS)들에는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 인에이블 신호(SOE) 등이 포함된다. 상기 제어신호 생성부에서 생성되는 게이트 제어신호(GCS)들로는 게이트 스타트 펄스(GSP), 게이트 스타트 신호(VST), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 게이트 스타트신호(VST), 게이트 클럭(GCLK) 등이 있다.
다음, 상기 데이터 드라이버(300)는, 상기 타이밍 컨트롤러(400)로부터 전송되어온 디지털 영상데이터를 아날로그 데이터 전압으로 변환하여, 상기 게이트 라인에 상기 게이트 온 신호(VGH)가 공급되는 1수평기간마다 1수평라인분의 상기 데이터 전압을 상기 데이터 라인들에 공급한다.
상기 데이터 드라이버(300)는, 칩온필름(COF) 형태로 상기 패널(100)에 연결될 수 있으며, 상기 패널 상에 직접 장착되거나, 또는 상기 패널 상에 직접 형성될 수도 있다. 상기 데이터 드라이버(300)의 갯수는 상기 패널의 크기, 상기 패널의 해상도 등에 따라 다양하게 설정될 수 있다.
상기 데이터 드라이버(300)는, 감마전압 발생부(도시하지 않음)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 상기 데이터 전압으로 변환시킨 후, 상기 데이터 전압을, 상기 데이터 라인으로 공급다. 이를 위해, 상기 데이터 드라이버(300)는, 쉬프트 레지스터부, 래치부, 디지털 아날로그 변환부(DAC) 및 출력버퍼를 포함하고 있다.
상기 쉬프트 레지스터부는, 상기 타이밍 컨트롤러(400)로부터 수신된 데이터 제어신호들(SSC, SSP 등)을 이용하여 샘플링 신호를 출력한다.
상기 래치부는 상기 타이밍 컨트롤러(400)로부터 순차적으로 수신된 상기 디지털 영상데이터(Data)를 래치하고 있다가, 상기 디지털 아날로그 변환부(DAC)(330)로 동시에 출력하는 기능을 수행한다.
상기 디지털 아날로그 변환부는 상기 래치부로부터 전송되어온 상기 영상데이터들을 동시에 상기 데이터 전압으로 변환하여, 출력한다. 즉, 상기 디지털 아날로그 변환부는, 상기 감마전압 발생부(도시하지 않음)로부터 공급되는 감마전압을 이용하여, 상기 영상데이터들을 상기 데이터 전압으로 변환한 후, 상기 데이터 전압을 상기 데이터 라인들로 출력한다.
상기 출력버퍼는 상기 디지털 아날로그 변환부로부터 전송되어온 상기 데이터 전압을, 상기 타이밍 컨트롤러(400)로부터 전송되어온 소스 출력 인에이블 신호(SOE)에 따라, 상기 패널의 데이터 라인(DL)들로 출력한다.
상기 데이터 드라이버(300)는, 상기 타이밍 컨트롤러(400)와 함께 하나의 집적회로(IC)로 형성될 수도 있다.
마지막으로, 상기 게이트 드라이버(200)는, 상기 패널(100) 내에 실장되어 있는 게이트 인 패널(Gate In Panel : GIP) 방식으로 구성되어 있다. 이 경우, 상기 게이트 드라이버(200)를 제어하기 위한 상기 게이트 제어신호들에는 스타트신호(VST) 및 게이트클럭(GCLK) 등이 포함될 수 있다.
상기 게이트 드라이버(200)는, 상기 타이밍 컨트롤러(400)로부터 입력되는 상기 게이트 제어신호에 응답하여, 상기 패널(100)의 상기 게이트 라인들(GL1 to GLg)에 스캔펄스를 순차적으로 공급한다. 이에 따라, 상기 스캔펄스가 입력되는 해당 수평라인의 각각의 픽셀에 형성되어 있는 박막트랜지스터(TFT)들이 턴온되어, 각 픽셀(P)로 영상이 출력될 수 있다.
상기한 바와 같은 기능은 특히, 상기 게이트 드라이버(200)를 구성하는 본 발명에 따른 쉬프트 레지스터(600)에서 이루어진다.
즉, 상기 쉬프트 레지스터(600)는, 상기 타이밍 컨트롤러(400)로부터 전송되어온 스타트 신호(VST) 및 게이트클럭(GCLK) 등을 이용하여, 1프레임 동안, 상기 게이트 라인들에, 상기 스캔펄스를 순차적으로 공급한다. 여기서, 1프레임이란, 상기 패널(100)을 통해 하나의 이미지가 출력되는 기간을 말한다.
상기 스캔펄스는, 상기 픽셀에 형성되어 있는 스위칭소자(박막트랜지스터)를 턴온시킬 수 있는 턴온전압을 가지고 있다.
상기 쉬프트 레지스터(600)는, 1프레임 중, 상기 스캔펄스가 공급되지 않는 나머지 기간 동안에는, 상기 게이트 라인에, 상기 스위칭소자를 턴오프시킬 수 있는 턴오프 신호를 공급한다.
이하의 설명에서는, 상기 스캔펄스와 상기 턴오프 신호를 총칭하여 상기 스캔신호라 한다. 즉, 상기 스캔신호는, 상기 게이트 라인에 연결되어 있는 각 픽셀의 스위칭소자를 턴온시킬 수 있는 턴온전압을 갖는 스캔펄스와, 1프레임의 나머지 기간 동안 상기 스위칭소자를 턴오프 상태로 유지시키기 위한 턴오프 신호를 포함한다.
도 5는 본 발명에 따른 쉬프트 레지스터의 구성을 개략적으로 나타낸 예시도이며, 도 6은 본 발명에 따른 쉬프트 레지스터에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도이다.
본 발명에 따른 쉬프트 레지스터(600)는, 도 5에 도시된 바와 같이, g개의 스테이지(690)들(ST1 내지 STg)을 포함한다.
본 발명에 따른 쉬프트 레지스터(600)는, 하나의 수평라인에 형성되어 있는 하나의 게이트 라인을 통해, 하나의 스캔신호를, 상기 하나의 수평라인에 형성되어 있는 픽셀(P)들로 전송하며, 상기 스테이지들 각각에는 상기 게이트 라인이 하나씩 연결되어 있다.
따라서, 도 4에 도시된 상기 패널(100)에, g개의 게이트 라인들(GL1 to GLg)이 형성되어 있기 때문에, 상기 쉬프트 레지스터(600)에는 g개의 스테이지들(ST1 to STg)이 형성되어 있다.
즉, 본 발명에 따른 쉬프트 레지스터(600)는, 도 4 및 도 5에 도시된 바와 같이, 상기 패널(100)에 형성된 게이트 라인들로 스캔펄스를 차례로 출력하는 복수의 스테이지(690)들을 포함하고 있다. 상기 스테이지(690)들 각각은, Q노드의 논리상태에 따라 턴온 또는 턴오프되고, 턴온시 상기 스캔펄스를 출력하는 풀업 박막트랜지스터(T7) 및 상기 Q노드의 논리상태를 제어하기 위해, 상기 Q노드에 연결된 복수의 제어 박막트랜지스터들(T1 to T6)로 구성되는 제어부를 포함하고 있으며, 상기 풀업 박막트랜지스터(T7) 및 상기 제어 박막트랜지스터들(T1 to T6) 중 적어도 어느 하나의 상부는, 금속층으로 덮혀져 있다.
예를 들어, 상기 스테이지(690)는 도 6에 도시된 바와 같은 형태로도 구성될 수 있다. 도 6에 도시된 상기 스테이지(690)는 실질적으로는, 도 1에 도시된 스테이지와 동일한 형태로 구성되어 있다.
즉, 상기 스테이지(690)의 내부 구성은, 현재 일반적으로 이용되고 있는 다양한 종류의 스테이지의 내부 구성과 동일한 형태로 형성될 수 있다.
여기서, 상기 풀업 박막트랜지스터(T7)는, 상기 Q노드의 논리상태에 따라 턴온 또는 턴오프되며, 특히, 턴온시 상기 스캔펄스를 상기 풀업 박막트랜지스터(T7)의 출력단자를 통해 상기 게이트 라인으로 출력한다. 이 경우, 상기 스캔펄스는, 상기 풀업 박막트랜지스터(T7)로 공급되는 제1클럭(CLK1)에 의해 생성될 수 있다.
상기 제어부는, 상기 Q노드의 논리상태를 제어하기 위해, 상기 Q노드에 연결된 복수의 제어 박막트랜지스터들(T1 to T6)로 구성된다.
예를 들어, 상기 제어부는, Qb노드의 논리상태에 따라 턴온되어, 턴오프전압(VSS)을 상기 턴오프 신호로 출력하기 위한 풀다운 박막트랜지스터(T6) 및 상기 Q노드와 방전전압(VSS)을 공급하는 노드 사이에 연결되며, 후단 스테이지로부터 전송되는 캐리신호 또는 클럭에 의해 턴온 또는 턴오프되는 Q노드 조절 스위칭 박막트랜지스터(T2)를 포함하여 구성될 수 있다.
상기 스테이지(690)의 구성 및 기능은, 현재 일반적인 표시장치에 적용되는 스테이지의 구성 및 기능과 동일함으로, 이에 대한 상세한 설명은 생략된다.
도 7은 본 발명에 따른 쉬프트 레지스터에 적용되는 박막트랜지스터의 구성을 단면을 나타낸 예시도이다.
상기에서 설명된 바와 같이, 본 발명에 따른 쉬프트 레지스터(600)는, 상기 패널(100)에 형성된 게이트 라인과 연결되어 있는 스테이지(690)를 복수 개 포함하고, 상기 스테이지(690)들 각각은, 복수의 박막트랜지스터들(T1 to T7)로 구성되어 있으며, 상기 박막트랜지스터들(T1 to T7) 중 적어도 어느 하나는 금속층(190)으로 덮혀져 있다.
즉, 상기 스테이지(690)를 구성하는 상기 풀업 박막트랜지스터(T7) 및 상기 제어 박막트랜지스터들(T1 to T6) 중 적어도 어느 하나는, 도 7에 도시된 바와 같이, 코플라나 타입으로 형성될 수 있으며, 특히, 상기 박막트랜지스터들(T1 to T7)은, 산화물 박막트랜지스터로 형성될 수 있다.
상기 산화물 박막트랜지스터는, 일반적으로 수분 또는 수소와 같은 불순물의 침투에 취약하다는 특성을 가지고 있다. 그러나, 본 발명에 따른 쉬프트 레지스터를 구성하는 상기 산화물 박막트랜지스터는, 도 7에 도시된 바와 같이, 금속층(190)에 의해 덮혀져 있기 때문에, 상기한 바와 같은 수분 또는 수소의 침투가 방지될 수 있다.
즉, 본 발명에 적용되는 상기 박막트랜지스터들(T1 to T7)들 중, 적어도 어느 하나는, 도 7에 도시된 바와 같이, 플라스틱 또는 유리로 형성된 기판(110), 상기 기판(110)에 증착되는 버퍼층(120), 상기 버퍼층(120) 상에 증착되는 산화물 반도체(액티브층)(130), 상기 산화물 반도체(130) 상에 증착되는 게이트 절연막(140), 상기 게이트 절연막(140) 상에 증착되는 게이트(150), 상기 산화물 반도체(130)와 상기 게이트 절연막(140)과 상기 게이트(150)를 커버하는 절연층(160), 상기 절연층에 형성되어 있는 컨택홀을 통해 상기 산화물 반도체(130)와 전기적으로 연결되어 있는 소스 및 드레인(170), 상기 소스 및 드레인(170)을 보호하고 있는 보호막(180) 및 상기 보호막 상단에 증착되어 상기 산화물 반도체(130)를 덮고 있는 금속층(190)을 포함하고 있다.
부연하여 설명하면, 본 발명에 따른 쉬프트 레지스터에 적용되는 박막트랜지스터들 중 적어도 어느 하나는 산화물 박막트랜지스터로 형성될 수 있으며, 상기 산화물 박막트랜지스터의 상단은 금속층(190)에 의해 덮혀져 있다.
상기 산화물 박막트랜지스터의 제조 과정을 간단히 설명하면 다음과 같다.
우선, 상기 기판(110)에 상기 버퍼층(120)이 증착된다.
다음, 상기 버퍼층(120)에는 상기 산화물 반도체(액티브층)(130)이 증착되며, 상기 산화물 반도체(130) 상에 게이트 절연막(140) 및 게이트(150)가 연속으로 증착된 후, 상기 게이트 절연막(140) 및 상기 게이트(150)가 패터닝된다.
다음, 절연층(160)이 증착된 후 컨택홀이 형성되며, 상기 절연층(160) 상에 상기 컨택홀과 연결되는 소스 및 드레인이 형성된다.
다음, 상기 소스 및 드레인과 상기 절연층(160) 상에 보호막(180)이 증착된다.
마지막으로, 상기 보호막(180) 상에 상기 금속층(190)이 형성된다.
상기 금속층(190)은, 상기 박막트랜지스터를 형성하는 상기 소스 및 드레인 중 어느 하나와 전기적으로 연결될 수도 있으며, 또는 전기적으로 분리될 수도 있다. 도 7에는, 상기 금속층(190)이 상기 소스 또는 드레인 중 어느 하나와 전기적으로 연결되어 있는 상기 산화물 박막트랜지스터가 도시되어 있다.
상기한 바와 같은 형태로 구성되어 있는 상기 박막트랜지스터에서는, 상기 금속층(190)에 의해, 외부로부터 수분 또는 수소가 침투되는 현상이 방지될 수 있다.
상기 금속층(190)에 의해 덮혀져 있는, 도 7에 도시된 바와 같은, 상기 박막트랜지스터의 특징을 간단히 정리하면 다음과 같다.
첫째, 상기 금속층(190)은, 다양한 종류의 전원과 전기적으로 연결되거나, 또는 상기 스테이지에서 상기 스캔신호가 출력되는 출력단자와 전기적으로 연결될 수 있다.
둘째, 상기 금속층(190)은, 상기 풀업 박막트랜지스터(T7) 및 상기 제어 박막트랜지스터들(T1 to T6) 중 적어도 어느 하나와 전기적으로 연결될 수 있다.
셋째, 하나의 상기 스테이지(690)에는, 적어도 두 개 이상의 상기 금속층(690)이 형성될 수 있다.
넷째, 상기 풀업 박막트랜지스터(T7)의 출력단자는 상기 게이트 라인과 연결되어 있으며, 상기 풀업 박막트랜지스터(T7)의 상부는, 상기 출력단자와 연결되어 있는 상기 금속층(190)으로 덮혀져 있다.
다섯째, 상기 금속층(190)은 상기 제어 박막트랜지스터들(T1 to T6) 중 적어도 어느 하나의 상부를 덮고 있다.
여섯째, 상기 제어 박막트랜지스터들(T1 to T6) 중 어느 하나의 제어 박막트랜지스터는 상기 금속층(190)으로 덮혀져 있으며, 상기 금속층(190)은 상기 어느 하나의 제어 박막트랜지스터를 통해 전원과 연결될 수 있다.
일곱째, 상기 제어 박막트랜지스터들(T1 to T6) 중 어느 하나의 제어 박막트랜지스터는 상기 금속층(190)으로 덮혀져 있으며, 상기 금속층(190)은 상기 풀업 박막트랜지스터(T7)의 출력단자와 연결될 수 있다.
여덟째, 상기 풀업 박막트랜지스터(T7)의 상기 출력단자는 캐리출력라인과 연결될 수 있으며, 상기 풀업 박막트랜지스터의 상부는, 상기 캐리출력라인과 연결되어 있는 상기 금속층으로 덮혀져 있다. 즉, 상기 풀업 박막트랜지스터(T7)로부터 출력되는 신호는, 스캔펄스의 형태로 상기 게이트 라인으로 전송될 수도 있으나, 캐리신호의 형태로 다음 단 스테이지로 전송될 수 있도 있다. 이 경우, 상기 금속층은 상기 캐리신호가 출력되는 상기 캐리출력라인과 연결될 수 있다.
또한, 상기 스캔펄스와 상기 캐리신호를 개별적으로 출력하기 위해, 두 개의 풀업 박막트랜지스터가 상기 스테이지에 형성될 수도 있다.
이 경우, 상기 제어 박막트랜지스터들 중 어느 하나의 제어 박막트랜지스터는 상기 금속층으로 덮혀져 있으며, 상기 금속층은 상기 풀업 박막트랜지스터의 출력단자 또는 캐리출력라인과 연결될 수 있다.
아홉째, 상기 패널에 상판 전극이 형성되어 있는 경우, 상기 금속층은 상기 상판 전극과 전기적으로 연결될 수도 있다.
도 8은 본 발명의 제1실시예에 따른 쉬프트 레지스터에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도이다.
본 발명의 제1실시예에 따른 쉬프트 레지스터에 적용되는 스테이지에서는, (a)에 도시된 바와 같이, 상기 금속층(190)이 상기 Q노드와 연결되어 있는 상기 풀업 박막트랜지스터(T7, pull-up)의 상단을 커버하고 있다.
즉, 상기 풀업 박막트랜지스터(T7, pull-up)의 출력단자는 상기 게이트 라인과 연결되어 있으며, 상기 풀업 박막트랜지스터(T7)의 상부는, 상기 출력단자와 연결되어 있는 상기 금속층(190)으로 덮혀져 있다.
이 경우, 상기 금속층(190)은 상기 풀업 박막트랜지스터 뿐만 아니라, 상기 제어 박막트랜지스터들(T1 to T6) 중 적어도 어느 하나의 상부를 덮고 있을 수 있다.
또한, 상기 금속층(190)은 적어도 두 개 이상의 상기 산화물 박막트랜지스터의 상단을 덮도록 형성될 수 있다.
이 경우, 상기 금속층(190)은, (b)에 도시된 바와 같이, 상기 풀업 트랜지스터(T7)의 상기 Q노드와, 상기 스캔펄스(Vout)가 출력되는 출력단자 사이에 캐패시턴스를 형성하여 상기 풀업 트랜지스터에서의 부트스트랩이 원활하게 발생되도록 할 수 있다. 즉, 상기 금속층(190)은, 상기 풀업 트랜지스터(T7)로 입력되는 제1클럭(CLK1)과 상기 Q노드의 캐패시턴스를 줄여 커플링을 줄일 수 있다.
도 9는 본 발명의 제2실시예에 따른 쉬프트 레지스터에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도이다.
본 발명의 제2실시예에 따른 쉬프트 레지스터에 적용되는 스테이지에서는, (a)에 도시된 바와 같이, 상기 제어 박막트랜지스터들(T1 to T6) 중 어느 하나의 제어 박막트랜지스터가 상기 금속층(190)으로 덮혀질 수 있으며, 상기 금속층은 상기 어느 하나의 제어 박막트랜지스터를 통해 전원과 연결될 수 있다.
이 경우, 상기 어느 하나의 제어 박막트랜지스터는, 도 8의 (a)에 도시된 바와 같이, 상기 Q노드 조절 스위칭 박막트랜지스터(T2)가 될 수 있다.
즉, 상기 Q노드와 연결되어 있는 상기 Q노드 조절 스위칭 박막트랜지스터(T2)의 상단은 상기 금속층(190)으로 덮혀질 수 있다.
이 경우, 상기 금속층(190)은 (a)에 도시된 바와 같이, 상기 Q노드 조절 스위칭 박막트랜지스터(T2)의 소스 또는 드레인에 전기적으로 연결될 수 있다.
따라서, (b)에 도시된 바와 같이, 상기 Q노드 조절 스위칭 박막트랜지스터(T2)의 게이트와 전원(VSS)이 공급되는 단자 사이에는 캐패시턴스가 형성될 수 있다.
도 10은 본 발명의 제3실시예에 따른 쉬프트 레지스터에 적용되는 스테이지의 구성을 개략적으로 나타낸 예시도이다.
본 발명의 제3실시예에 따른 쉬프트 레지스터에 적용되는 스테이지에서는, (a)에 도시된 바와 같이, 상기 제어 박막트랜지스터들(T1 to T6) 중 어느 하나의 제어 박막트랜지스터가 상기 금속층(190)으로 덮혀질 수 있으며, 상기 금속층은 상기 어느 하나의 제어 박막트랜지스터를 통해 전원과 연결될 수 있다.
이 경우, 상기 어느 하나의 제어 박막트랜지스터는, (a)에 도시된 바와 같이, 상기 Q노드 조절 스위칭 박막트랜지스터(T2)가 될 수 있다.
즉, 상기 Q노드와 연결되어 있는 상기 Q노드 조절 스위칭 박막트랜지스터(T2)의 상단은 상기 금속층(190)으로 덮혀질 수 있다.
이 경우, 상기 금속층(190)은 (a)에 도시된 바와 같이, 상기 Q노드 조절 스위칭 박막트랜지스터(T2)의 소스 또는 드레인과 전기적으로 분리될 수 있다.
또한, 상기 금속층(190)은 상기 풀업 트랜지스터(T7)에서 상기 스캔펄스(Vout)가 출력되는 출력단자와 전기적으로 연결될 수 있다.
이 경우, 상기 Q노드 조절 스위칭 박막트랜지스터(T2)의 게이트와 상기 출력단자 사이에는, (b)에 도시된 바와 같이 캐패시턴스가 형성될 수 있다.
이 경우, 상기 캐패시턴스에 의한 전기적인 영향은 감소될 수 있다.
그러나, 상기 금속층(190)은 별도의 전원과 전기적으로 연결될 수도 있다.
도 11은 본 발명에 따른 쉬프트 레지스터에 적용되는 스테이지의 다양한 평면도로서, 특히, 상기 금속층(190)의 형태를 나타낸 다양한 예시도이다.
본 발명에 따른 쉬프트 레지스터에 적용되는 스테이지에는 복수의 박막트랜지스터들이 형성되어 있으며, 특히, 상기 박막트랜지스터가 산화물 박막트랜지스터인 경우, 그 상단은 금속층(190)에 의해 덮혀져 있다.
상기 금속층(190)은 상기 산화물 박막트랜지스터를 구성하는 전극들(게이트, 소스, 드레인)과는 별개의 메탈로 형성될 수 있다.
상기 금속층(190)은, (a) 및 (b)에 도시된 바와 같이, 하나의 스테이지(690)에 하나만이 형성될 수 있다. 상기 금속층(190)은 (a)에 도시된 바와 같이 상기 스테이지(690)의 일부만을 커버하도록 형성될 수 있으며, 이 경우, 상기 금속층(190)은 복수의 박막트랜지스터들을 커버할 수 있다. 상기 금속층(190)은 (b)에 도시된 바와 같이 상기 스테이지(690)의 전체 영역을 커버하도록 형성될 수 있으며, 이 경우, 상기 금속층(190)은 상기 스테이지(690)에 형성되어 있는 모든 박막트랜지스터들의 상단을 커버할 수 있다.
상기 금속층(190)은, (c)에 도시된 바와 같이, 하나의 스테이지(690)에 적어도 두 개 이상 형성될 수 있다. 이 경우, 각각의 금속층(190)은 동일한 층에 형성된다.
상기 금속층(190)은, (d)에 도시된 바와 같이, 상기 스테이지(690)의 영역을 초과하는 영역까지 확장될 수 있다. 이 경우, 상기 금속층(190)은 인접되어 있는 또 다른 스테이지의 영역까지 확장될 수 있다. 또한, 서로 다른 스테이지에 형성되어 있는 금속층(190)들은, 전기적으로 서로 분리되어 있거나 또는 연결될 수도 있으며, 상기 금속층(190)은 해당 스테이지의 출력과 전기적으로 연결되거나, 상기 스테이지로 전원을 공급하는 단자와 연결될 수 있다.
상기 금속층(190)은 투명전극(ITO)으로 형성될 수 있다.
전기적으로 서로 분리되어 있는 서로 다른 금속층(190)에 인가되는 전압은 서로 같거나 다를 수 있다.
전압의 공급은, 적어도 하나의 전원라인에서 각 스테이지로 할 수 있다.
전압의 공급은 상기 산화물 박막트랜지스터의 소스 및 드레인과의 접촉을 통해 이루어질 수 있다. 또한, 전압의 공급은 소스 또는 드레인과 직접 접촉하지 않더라도 소스 또는 드레인과 연결된 전극과 접촉을 통해 이루어질 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 패널 200 : 게이트 드라이버
300 : 데이터 드라이버 400 : 타이밍 컨트롤러
600 : 쉬프트 레지스터 690 : 스테이지
190 : 금속층

Claims (10)

  1. 패널에 형성된 게이트 라인들로 스캔펄스를 차례로 출력하는 복수의 스테이지들을 포함하고,
    상기 패널의 비표시영역에 구비된 상기 스테이지들 각각은,
    Q노드의 논리상태에 따라 턴온 또는 턴오프되며, 턴온시 상기 스캔펄스를 출력하는 풀업 박막트랜지스터; 및
    상기 Q노드의 논리상태를 제어하기 위해, 상기 Q노드에 연결된 복수의 제어 박막트랜지스터들로 구성되는 제어부를 포함하고 있으며,
    상기 풀업 박막트랜지스터 및 상기 제어 박막트랜지스터들 중 적어도 두 개의 상부는 하나의 금속층에 의해 덮혀져 있는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 풀업 박막트랜지스터 및 상기 제어 박막트랜지스터들은 산화물 박막트랜지스터인 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 1 항에 있어서,
    상기 풀업 박막트랜지스터 및 상기 제어 박막트랜지스터들은 코플라나 타입으로 구성되어 있는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 1 항에 있어서,
    상기 금속층은, 상기 풀업 박막트랜지스터 및 상기 제어 박막트랜지스터들 중 적어도 어느 하나와 전기적으로 연결되어 있는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 1 항에 있어서,
    하나의 상기 스테이지에는, 적어도 두 개 이상의 상기 금속층이 형성되어 있는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 1 항에 있어서,
    상기 풀업 박막트랜지스터의 출력단자는 상기 게이트 라인과 연결되어 있으며, 상기 풀업 박막트랜지스터의 상부는, 상기 출력단자와 연결되어 있는 상기 금속층으로 덮혀져 있는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 6 항에 있어서,
    상기 금속층은 상기 제어 박막트랜지스터들 중 적어도 어느 하나의 상부를 덮고 있는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 1 항에 있어서,
    상기 제어 박막트랜지스터들 중 어느 하나의 제어 박막트랜지스터는 상기 금속층으로 덮혀져 있으며, 상기 금속층은 전원과 연결되어 있는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 1 항에 있어서,
    상기 풀업 박막트랜지스터 및 상기 제어 박막트랜지스터들 중 어느 하나는 상기 금속층으로 덮혀져 있으며, 상기 금속층은 상기 풀업 박막트랜지스터의 출력단자 또는 캐리출력라인과 연결되어 있는 것을 특징으로 하는 쉬프트 레지스터.
  10. 패널에 형성된 게이트 라인과 연결되어 있는 스테이지를 복수 개 포함하고,
    상기 패널의 비표시영역에 구비된 상기 스테이지들 각각은, 복수의 박막트랜지스터들로 구성되어 있고,
    상기 박막트랜지스터들 중 적어도 두 개는 하나의 금속층으로 덮혀져 있으며,
    상기 금속층은 상기 박막트랜지스터와 전기적으로 연결되어 있는 것을 특징으로 하는 쉬프트 레지스터.
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