CN104835528B - 快闪存储器装置及其数据读取方法 - Google Patents

Abstract

本发明公开了一种快闪存储器装置及其数据读取方法。在存储器单元进行数据读取时提供电压值高于预充电电压的升压电压至源极放电晶体管，以提高源极放电晶体管的放电能力。

Description

快闪存储器装置及其数据读取方法

技术领域

本发明涉及一种存储器装置，且特别涉及一种快闪存储器装置及其数据读取方法。

背景技术

典型的快闪(FLASH)存储器阵列中，记忆胞安排于由列与行所形成的长方形阵列中，并于列与行所形成的交叉点配置记忆胞晶体管。每一晶体管的漏极连接到对应的位元线，源极经由阵列源极线连接至阵列源极放电晶体管的漏极，而栅极则连接至字元线(wordline)。

快闪存储器容许以区块(bulk)、存储区(sector)或存储页(page)方式来程序化(program)、读取或擦除，一般来说，记忆胞具有金属氧化物半导体(MOS)结构，当记忆胞的浮置栅极中没有储存电荷时，也就是当写入数据为“1”时，在读取时，记忆胞为正常开(normally on)。当浮置栅极中有储存电子时，也就是当写入数据为“0”时，在读取时，记忆胞为正常关(normally off)。

在对快闪存储器进行读取时，对所选择记忆胞的控制栅极施加读取电位，并施加低电位在选择晶体管的漏极位元线上，通过记忆胞的临界值来判断此记忆胞是否导通至源极线上，以感测位元线的电位，并据以判断记忆胞所储存的数据。其中当记忆胞所储存的数据为"1"时，对应的位元线上将出现电流。一般来说，快闪存储器阵列的页群组(pagegroup)中多个记忆胞的源极会共同连接至一源极放电晶体管，而读取记忆胞所产生的电流将会经由此源极放电晶体管流向接地。当页群组中的记忆胞所储存的数据大多数为"1"时，将可能使页群组所流出的电流大小超出源极放电晶体管所能达到的最大放电电流，如此将使页群组中的记忆胞所流出的电流大小受到限制，进而影响到解读记忆胞所储存的数据内容的正确性以及数据读取的速度。

发明内容

本发明提供一种快闪存储器装置及其数据读取方法，可提高读取快闪存储器装置所储存的数据内容的正确性以及数据读取的速度。

本发明的快闪存储器装置，包括存储器单元、源极放电晶体管、预充电单元、升压单元以及控制单元。其中存储器单元包括多个记忆胞。源极放电晶体管的漏极耦接上述多个记忆胞的源极，源极放电晶体管的源极耦接至接地。预充电单元耦接源极放电晶体管的栅极，受控于预充电控制信号而于存储器单元进行数据读取时停止提供预充电电压至源极放电晶体管的栅极。升压单元耦接源极放电晶体管的栅极，于预充电单元停止提供预充电电压后，依据升压控制信号提供升压电压至源极放电晶体管的栅极，其中升压电压的电压值大于预充电电压的电压值。控制单元耦接预充电单元与升压单元，依据读取指令发出预充电控制信号与升压控制信号。

在本发明的一实施例中，上述的升压单元包括电容单元以及切换单元。其中电容单元的一端耦接源极放电晶体管的栅极。切换单元耦接操作电压、控制单元、接地与电容单元的另一端，依据升压控制信号而于存储器单元进行数据读取时将操作电压连接至电容单元的另一端，以使电容单元提供升压电压至源极放电晶体管的栅极，并于存储器单元完成数据读取后，将接地连接至电容单元的另一端。

在本发明的一实施例中，上述的切换单元为开关元件。

在本发明的一实施例中，上述的切换单元包括反向器、P型晶体管以及N型晶体管。其中反向器接收升压控制信号。P型晶体管与N型晶体管串接于操作电压与接地之间，N型晶体管以及P型晶体管的栅极耦接反向器的输出端。

在本发明的一实施例中，上述的存储器单元为并列式快闪存储器。

本发明的快闪存储器装置的数据读取方法，其中快闪存储器装置包括多个记忆胞以及源极放电晶体管，源极放电晶体管耦接于上述多个记忆胞的源极与接地之间，数据读取方法包括下列步骤。检测是否接收到读取指令。若接收到读取指令，停止提供预充电电压至源极放电晶体管的栅极。提供升压电压至源极放电晶体管的栅极，其中升压电压的电压值大于预充电电压的电压值。

在本发明的一实施例中，上述的存储器单元为并列式快闪存储器。

基于上述，本发明的实施例通过在存储器单元进行数据读取时提供电压值高于预充电电压的升压电压给源极放电晶体管，以提高源极放电晶体管的放电能力，进而提高读取快闪存储器装置所储存的数据内容的正确性以及数据读取的速度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1绘示为本发明一实施例的快闪存储器装置的示意图。

图2绘示为本发明另一实施例的快闪存储器装置的示意图。

图3绘示为图2实施例的源极放电晶体管的栅极电压、预充电控制信号以及升压控制信号的波形示意图。

图4与图5绘示为本发明实施例的切换单元的示意图。

图6绘示为本发明一实施例的快闪存储器装置的数据读取方法的流程示意图。

其中，附图标记说明如下：

102：存储器单元

104：预充电单元

106：升压单元

108：控制单元

202：切换单元

M1：源极放电晶体管

VPP：预充电电压

SP1：预充电控制信号

SB1：升压控制信号

VB：升压电压

C1：电容单元

Vdd：操作电压

VG：栅极电压

SW：开关元件

A1：反向器

Q1：P型晶体管

Q2：N型晶体管

S602～S608：快闪存储器装置的数据读取方法步骤

具体实施方式

图1绘示为本发明一实施例的快闪存储器装置的示意图，请参照图1。快闪存储器装置包括存储器单元102、源极放电晶体管M1、预充电单元104、升压单元106以及控制单元108。其中存储器单元102可例如为并列式快闪存储器(parallel flash memory)，然不以此为限。存储器单元102可包括多个记忆胞(未绘示)，多个记忆胞的源极可连接至源极放电晶体管M1的漏极，例如同一页群组(page group)中多个记忆胞的源极可共同连接至源极放电晶体管M1的漏极。源极放电晶体管M1的源极耦接至接地，而源极放电晶体管M1的栅极则耦接至预充电单元104以及升压单元106。此外，控制单元108亦耦接预充电单元104以及升压单元106。

预充电单元104用以提供预充电电压VPP至源极放电晶体管M1的栅极，以使源极放电晶体管M1保持一定程度的开启，以确保在接收来自存储器单元102的电流时有足够的放电能力以及反应速度进行放电。控制单元108可判断是否接收到读取指令，并于接收读取指令时发出预充电控制信号SP1给预充电单元104，以使其停止提供预充电电压VPP给至源极放电晶体管M1。在发出预充电控制信号SP1给预充电单元104以使其停止提供预充电电压VPP给至源极放电晶体管M1的同时，控制单元108亦发出升压控制信号SB1给升压单元106，使升压单元106发出一电压值高于预充电电压VPP的升压电压VB至源极放电晶体管M1的栅极，以取代预充电电压VPP而进一步提高源极放电晶体管M1的开启程度，进而提高源极放电晶体管M1的放电能力。如此便可避免页群组中的记忆胞所流出的电流大小受到限制而影响读取快闪存储器装置所储存的数据内容的正确性以及解读记忆胞的数据读取速度。

图2绘示为本发明另一实施例的快闪存储器装置的示意图，请参照图2。在本实施例中，快闪存储器装置的升压单元106可包括电容单元C1与切换单元202，其中电容单元C1耦接于切换单元202的输出端与源极放电晶体管M1的栅极的间，切换单元202则更耦接控制单元108、操作电压Vdd与接地。

图3绘示为图2实施例的源极放电晶体管M1的栅极电压VG、预充电控制信号SP1以及升压控制信号SB1的波形示意图，请同时参照图2与图3。在控制单元108接收到读取指令前，预充电控制信号SP1以及升压控制信号SB1皆为低电压逻辑准位，而使预充电单元104提供预充电电压VPP至源极放电晶体管M1的栅极，亦同时对电容单元C1充电，并使切换单元202将电容单元C1耦接至接地。而由于此时切换单元202将电容单元C1耦接至接地，因此电容单元C1上的跨压将等于预充电电压VPP。

当控制单元108接收到读取指令时，控制单元108将预充电控制信号SP1转为高电压逻辑准位，以使预充电单元104停止提供预充电电压VPP至源极放电晶体管M1的栅极。控制单元108并接着将升压控制信号SB1转为高电压逻辑准位，以控制切换单元202将电容单元C1耦接至操作电压Vdd，如此将使得电容单元C1上的跨压在短时间内上升到预充电电压VPP加上操作电压Vdd的电压值，亦即源极放电晶体管M1的栅极电压VG将变为VPP+Vdd，进而瞬间提高源极放电晶体管M1的放电能力。

而在存储器单元102的读取动作结束后，控制单元108将升压控制信号SB1转回低电压逻辑准位，亦即控制切换单元202将电容单元C1耦接回接地，并接着将预充电控制信号SP1转回低电压逻辑准位，使预充电单元104继续提供预充电电压VPP对电容单元C1进行充电，如此将使电容单元C1上的跨压(亦即源极放电晶体管M1的栅极电压VG)在短时间内回复为预充电电压VPP的电压值。

详细来说，上述的切换单元202可例如以图4或图5实施例的方式来实施。在图4中，切换单元202为一开关元件SW，其受控于升压控制信号SB1而将电容单元C1切换连接至操作电压Vdd或接地。而在图5中，切换单元202可包括反向器A1、P型晶体管Q1以及N型晶体管Q2，其中P型晶体管Q1以及N型晶体管Q2串接于操作电压Vdd与接地之间，P型晶体管Q1以及N型晶体管Q2的栅极耦接至反向器A1的输出端，而反向器A1的输入端则耦接控制单元108。当控制单元108所输出的升压控制信号SB1为低电压逻辑准位时，反向器A1所输出的电压为高电压逻辑准位进而使P型晶体管Q1关闭而N型晶体管Q2导通，因此电容单元C1透过N型晶体管Q2耦接至接地。而当控制单元108所输出的升压控制信号SB1为高电压逻辑准位时，反向器A1所输出的电压为低电压逻辑准位进而使P型晶体管Q1导通而N型晶体管Q2关闭，因此电容单元C1透过P型晶体管Q1耦接至操作电压Vdd。

图6绘示为本发明一实施例的快闪存储器装置的数据读取方法的流程示意图，请参照图6。归纳上述快闪存储器装置的数据读取方法可包括下列步骤，首先，检测是否接收到读取指令(步骤S602)。若未接收到读取指令，则提供预充电电压至源极放电晶体管的栅极(步骤S604)，并回到步骤S602继续检测是否接收到读取指令。相反地，若接收到读取指令，则停止提供预充电电压至源极放电晶体管的栅极(步骤S606)，并接着提供升压电压至源极放电晶体管的栅极(步骤S608)，其中升压电压的电压值大于预充电电压的电压值。此外，当读取指令执行完毕后，回到步骤S604，将提供至源极放电晶体管的栅极的电压由升压电压切换回预充电电压。

综上所述，本发明通过在存储器单元进行数据读取时提供升压电压的电压值高于预充电电压的电压值，以提高源极放电晶体管的放电能力，进而避免页群组中的记忆胞所流出的电流大小受到限制，而影响读取快闪存储器装置所储存的数据内容的正确性以及解读记忆胞的数据读取速度。

惟上述所揭露的附图及说明，仅为本发明的实施例而已，然其并非用以限定本发明，任何本领域的技术人员，当可依据上述的说明做各种的更动与润饰，即大凡依本发明权利要求及发明说明内容所作的简单的等效变化与修饰，皆仍属本发明涵盖的范围内。

Claims (8)

1.一种快闪存储器装置，包括：

一存储器单元，包括多个记忆胞；

一源极放电晶体管，其漏极耦接该些记忆胞的源极，该源极放电晶体管的源极耦接至一接地；

一预充电单元，耦接该源极放电晶体管的栅极，受控于一预充电控制信号而于该存储器单元进行数据读取时停止提供一预充电电压至该源极放电晶体管的栅极；

一升压单元，耦接该源极放电晶体管的栅极，于该预充电单元停止提供该预充电电压后，依据一升压控制信号提供一升压电压至该源极放电晶体管的栅极，其中该升压电压的电压值大于该预充电电压的电压值；以及

一控制单元，耦接该预充电单元与该升压单元，依据一读取指令发出该预充电控制信号与该升压控制信号。

2.如权利要求1所述的快闪存储器装置，其中该升压单元包括：

一电容单元，其一端耦接该源极放电晶体管的栅极；以及

一切换单元，耦接一操作电压、该控制单元、该接地与该电容单元的另一端，依据该升压控制信号而于该存储器单元进行数据读取时将该操作电压连接至该电容单元的另一端，以使该电容单元提供该升压电压至该源极放电晶体管的栅极，并于该存储器单元完成数据读取后，将该接地连接至该电容单元的另一端。

3.如权利要求2所述的快闪存储器装置，其中该切换单元为一开关元件。

4.如权利要求2所述的快闪存储器装置，其中该切换单元包括：

一反向器，接收该升压控制信号；

一P型晶体管；以及

一N型晶体管，与该P型晶体管串接于该操作电压与该接地之间，该N型晶体管以及该P型晶体管的栅极耦接该反向器的输出端。

5.如权利要求1所述的快闪存储器装置，其中该存储器单元为并列式快闪存储器。

6.一种快闪存储器装置的数据读取方法，其中该快闪存储器装置包括一存储器单元以及一源极放电晶体管，该存储器单元包括多个记忆胞，该源极放电晶体管耦接于该些记忆胞的源极与一接地之间，该数据读取方法包括：

检测是否接收到一读取指令；

若接收到该读取指令，停止提供一预充电电压至该源极放电晶体管的栅极；以及

提供一升压电压至该源极放电晶体管的栅极，其中该升压电压的电压值大于该预充电电压的电压值。

7.如权利要求6项所述的快闪存储器装置的数据读取方法，还包括：

于该读取指令执行完毕后，提供该预充电电压至该源极放电晶体管的栅极。

8.如权利要求6项所述的快闪存储器装置的数据读取方法，其中该存储器单元为并列式快闪存储器。