CN109155137A - 经改进的闪存存储器单元和相关联的解码器 - Google Patents

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Abstract

本发明涉及具有闪存存储器单元和解码器电路，该闪存存储器单元具有仅四个端子，该解码器电路用于操作此类闪存存储器单元的阵列。与现有技术相比，本发明允许每个闪存存储器单元的端子更少，这导致所述解码器电路和每个闪存存储器单元所需的总体管芯空间的简化。本发明还提供在所述四个端子中的一个或多个端子上使用高电压以允许读取、擦除和编程操作，尽管与现有技术的闪存存储器单元相比端子数量较少。

Description

经改进的闪存存储器单元和相关联的解码器
相关专利申请
本申请要求2016年5月18日提交的美国专利申请No.15/158,460的权益。
技术领域
本发明涉及闪存存储器单元和解码器电路，该闪存存储器单元具有仅四个端子，解码器电路用于操作此类闪存存储器单元的阵列。与现有技术相比，本发明允许每个闪存存储器单元的端子更少，这导致解码器电路和每个闪存存储器单元所需的总体管芯空间的简化。本发明还提供在四个端子中的一个或多个上使用高电压以允许读取、擦除和编程操作，尽管与现有技术的闪存存储器单元相比端子数量较少。
背景技术
非易失性存储器单元在本领域中是熟知的。图1中示出了一种现有技术的非易失性分裂栅存储器单元10，该非易失性分裂栅存储器单元包括五个端子。存储器单元10包括第一导电类型诸如P型的半导体基板12。基板12具有表面，在所述表面上形成第二导电类型诸如N型的第一区14(也称为源极线SL)。同样属于N型的第二区16(也称为漏极线)形成在基板12的该表面上。第一区14和第二区16之间是沟道区18。位线BL 20连接至第二区16。字线WL 22被定位在沟道区18的第一部分上方并与其绝缘。字线22几乎不具有与或完全不具有与第二区16的重叠。浮栅FG 24在沟道区18的另一部分上方。浮栅24与该另一部分绝缘，并且与字线22相邻。浮栅24还与第一区14相邻。浮栅24可与第一区14重叠以提供从第一区14到浮栅24中的耦接。耦接栅CG(也称为控制栅)26位于浮栅24上方并与其绝缘。擦除栅EG 28在第一区14上方并且与浮栅24和耦接栅26相邻，并且与该浮栅和该耦接栅绝缘。浮栅24的顶部拐角可指向T形擦除栅28的内侧拐角以增强擦除效率。擦除栅28也与第一区14绝缘。存储器单元10在美国专利No.7,868,375中进行了更具体的描述，该专利的公开内容全文以引用方式并入本文中。
现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim tunneling mechanism)，借助在擦除栅28上施加高电压而使其他端子等于零伏特来擦除存储器单元10。电子从浮栅24隧穿到擦除栅28中，导致浮栅24带正电，从而打开处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。
通过源极侧热电子编程机制，借助在耦接栅26上施加高电压、在源极线14上施加高电压、在擦除栅28上施加中等电压以及在位线20上施加编程电流，来对存储器单元10编程。流经字线22与浮栅24之间的间隙的一部分电子获得足够的能量而注入浮栅24之中，导致浮栅24带负电，从而关闭处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。
可如下以电流感测模式读取存储器单元10：在位线20上施加偏置电压，在字线22上施加偏置电压，在耦接栅26上施加偏置电压，在擦除栅28上施加偏置电压或零电压，并且在源极线14上施加接地电位。对于擦除状态而言，存在从位线20流向源极线14的单元电流，而对于编程状态而言，存在从位线20流向源极线14的不显著单元电流或零单元电流。或者，可以反向电流感测模式读取存储器单元10，在该模式中，位线20接地并且在源极线24上施加偏置电压。在该模式中，电流反转方向，从源极线14流向位线20。
作为另外一种选择可如下以电压感测模式读取存储器单元10：在位线20上施加偏置电流(接地)，在字线22上施加偏置电压，在耦接栅26上施加偏置电压，在擦除栅28上施加偏置电压，并且在源极线14上施加偏置电压。对于擦除状态而言，位线20上存在单元输出电压(显著地＞0V)，而对于编程状态而言，位线20上存在不显著或接近零的输出电压。或者，可以反向电压感测模式读取存储器单元10，在该模式中，位线20被偏置在偏置电压处，并且在源极线14上施加偏置电流(接地)。在该模式中，存储器单元10输出电压位于源极线14上而非位于位线20上。
在现有技术中，将正电压或零电压的各种组合施加到字线22、耦接栅26和浮栅24以执行读取、编程和擦除操作。
响应于读取、擦除或编程命令，逻辑电路270(在图2中)使各种电压以及时且干扰最低的方式供应至选择的存储器单元10和未选择的存储器单元10两者的各个部分。
对于所选择和未选择的存储器单元10，施加的电压和电流如下。如下文所用，使用以下缩写：源极线或第一区14(SL)、位线20(BL)、字线22(WL)和耦接栅26(CG)。
表1：PEO(正擦除操作)表
在申请人的最近申请(于2015年1月21日提交的以引用方式并入的美国专利申请No.14/602,262)中，申请人公开了这样的发明，通过该发明，在读取、编程和/或擦除操作期间可将负电压施加到字线22和/或耦接栅26。在该实施方案中，施加到所选和未选存储器单元10的电压和电流如下。
表2：PEO(正擦除操作)表
在美国专利申请No.14/602,262的另一个实施方案中，当在读取、擦除和编程操作期间未选择存储器单元10时，可将负电压施加到字线22，并且可在擦除操作期间将负电压施加到耦接栅26，使得施加以下电压：
表3：PNEO(正负擦除操作)表
上面列出的CGINH信号是禁止信号，该禁止信号被施加到未选单元的耦接栅26，该未选单元与所选单元共享擦除栅28。
图2示出由申请人最近开发的用于包括管芯200的闪存存储器系统的架构的实施方案。管芯200包括：用于存储数据的存储器阵列215和存储器阵列220，存储器阵列215和220包括前面描述为图1中的存储器单元10的类型的存储器单元的行和列，用于使管芯200的其他部件通常与焊线(未示出)之间能够电连通的焊盘240和焊盘280，该焊线继而连接到用于从封装芯片外部触及集成电路的引脚(未示出)或封装凸块或者用于互连到SOC(片上系统)上的其他宏的宏接口引脚(未示出)；高电压电路275，其用于为系统提供正负电压源；控制逻辑270，其用于提供诸如冗余和内建自测试之类的各种控制功能；模拟电路265；感测电路260和261，其分别用于从存储器阵列215和存储器阵列220读取数据；行解码器电路245和行解码器电路246，其分别用于访问存储器阵列215和存储器阵列220中的将要读取或写入的行；列解码器电路255和列解码器电路256，其分别用于访问存储器阵列215和存储器阵列220中的将要读取或写入的字节；电荷泵电路250和电荷泵电路251，其分别用于为存储器阵列215和存储器阵列220提供用于编程和擦除操作的增加电压；负电压驱动器电路230，其用于读取和写入操作且由存储器阵列215和存储器阵列220共享；在读取和写入操作期间由存储器阵列215使用的高电压驱动器电路225，以及在读取和写入操作期间由存储器阵列220使用的高电压驱动器电路226。
随着闪存存储器系统在各种计算和电子装置中变得普遍存在，创建减少每个存储器单元所需的管芯空间的量的设计并减小闪存存储器系统中使用的解码器的总体复杂性变得越来越重要。所需要的是闪存存储器单元设计，该设计利用比现有技术更少的端子和用于操作遵循该设计的闪存存储器单元的简化电路。
发明内容
本发明涉及闪存存储器单元和解码器电路，该闪存存储器单元具有仅四个端子，并且解码器电路用于操作此类闪存存储器单元的阵列。与现有技术相比，本发明允许每个闪存存储器单元的端子更少，这导致解码器电路和每个闪存存储器单元所需的总体管芯空间的简化。本发明还提供在四个端子中的一个或多个上使用高电压以允许读取、擦除和编程操作，尽管与现有技术的闪存存储器单元相比端子数量较少。
附图说明
图1是现有技术的非易失性存储器单元的剖视图，本发明的方法可应用于该存储器单元。
图2是使用图1中示出的现有技术的非易失性存储器单元的非易失性存储器装置的框图。
图3是非易失性存储器单元的实施方案的框图。
图4是图3的非易失性存储器单元的示意图。
图5是使用图3的非易失性存储器单元的非易失性存储器装置的框图。
图6示出用于与根据权利要求5所述的存储器装置一起使用的行解码器的实施方案。
图7是用于与根据权利要求5所述的存储器装置一起使用的解码器电路的框图。
图8示出用于与根据权利要求5所述的存储器装置一起使用的擦除栅解码器的实施方案。
图9示出用于与根据权利要求5所述的存储器装置一起使用的擦除栅解码器的实施方案。
图10示出用于与根据权利要求5所述的存储器装置一起使用的擦除栅解码器的实施方案。
图11示出用于与根据权利要求5所述的存储器装置一起使用的源极线解码器的实施方案。
图12示出用于与根据权利要求5所述的存储器装置一起使用的源极线解码器的实施方案。
图13示出用于与根据权利要求5所述的存储器装置一起使用的源极线解码器的实施方案。
图14示出用于与根据权利要求5所述的存储器装置一起使用的源极线解码器的实施方案。
图15示出具有用于选择性地下拉到低电压或接地源极线的虚拟闪存存储器单元的源极线解码器的实施方案。
图16示出用于选择性地下拉到低电压或接地耦接到所选闪存存储器单元的源极线的虚拟闪存存储器单元的实施方案。
图17示出用于与使用根据权利要求1所述的存储器单元的存储器装置一起使用的控制栅解码器的实施方案。
图18示出用于与使用根据权利要求1所述的存储器单元的存储器装置一起使用的控制栅解码器的实施方案。
图19示出用于与使用根据权利要求1所述的存储器单元的存储器装置一起使用的栅解码器的实施方案。
图20示出用于与根据权利要求5所述的存储器装置一起使用的锁存电压电平移位器的实施方案。
图21示出用于与根据权利要求5所述的存储器装置一起使用的锁存电压电平移位器的实施方案。
图22示出用于与根据权利要求5所述的存储器装置一起使用的高电压限流器的实施方案。
图23示出用于与根据权利要求5所述的存储器装置一起使用的锁存电压电平移位器的实施方案。
图24示出具有用于选择性地下拉到低电压或接地所选源极线的一列虚拟存储器单元的闪存存储器单元阵列的实施方案。
具体实施方式
图3示出改进的闪存存储器单元300的实施方案。与现有技术的闪存存储器单元10一样，闪存存储器单元300包括基板12、第一区(源极线)14、第二区16、沟道区18、位线20、字线22、浮栅24和擦除栅28。与现有技术的闪存存储器单元10不同，闪存存储器单元300不包含耦接栅或控制栅，并且仅包含四个端子一位线20、字线22、擦除栅28和源极线14。这显著减小操作闪存存储器单元阵列所需的电路诸如解码器电路的复杂性。
除了没有控制栅偏置之外，擦除操作(通过擦除栅擦除)和读取操作类似于图1的操作。编程操作也在没有控制栅偏置的情况下完成，因此源极线上的编程电压更高以补偿控制栅偏置的缺乏。
表4示出可应用于四个端子以便执行读取、擦除和编程操作的典型电压范围：
表4：四端子闪存装置操作表
WL WL-未选 BL BL-未选 EG EG-未选 SL SL-未选
读取 0.7-2.2V -0.5V/0V 0.6-2V 0V/FLT 0-2.6V 0-2.6V 0V 0V/FLT/VB
擦除 -0.5V/0V -.5V/0V 0V 0V 11.5V 0-2.6V 0V 0V
编程 1-1.5V -.5V/0V 1-3μA Vinh(约1.8V) 4.5V 0-2.6V 7-9V 0-1V/FLT
图4示出闪存存储器单元300的符号表示400。符号表示400包括闪存存储器单元300的四个端子(即，位线20、字线22、擦除栅28和源极线14)的符号。
图5示出包括管芯500的闪存存储器系统的架构的实施方案。管芯500包括用于存储数据的存储器阵列501、511、521和531，存储器阵列501、511、521和531中的每一者包括前面描述为图3中的闪存存储器单元300的类型的存储器单元的行和列。管芯500还包括：感测电路543，该感测电路用于从存储器阵列501、511、521和531读取数据；行解码器电路541，该行解码器电路用于访问存储器阵列501和511中的所选行，以及行解码器电路542，该行解码器电路用于访问存储器阵列521中的将要读取或写入的所选行；列解码器电路503、513、523和533，分别用于访问存储器阵列501、511、521和531中的将要读取或写入的字节；高电压行解码器WSHDR 502、512、522和532，分别用于根据正在执行的操作来向存储器阵列501、511、521和531内的所选存储器单元的一个或多个端子提供高电压。
管芯500还包括以下功能结构和子系统：宏接口引脚ITFC引脚548，其用于互连到SOC(片上系统)上的其他宏；低电压发生(包括低电压电荷泵电路)电路547和高电压发生(包括高电压电荷泵电路)电路546，其用于为存储器阵列501、511、521和531的编程和擦除操作提供增加电压；模拟电路544，该模拟电路由管芯500上的模拟电路使用；数字逻辑电路545，该数字逻辑电路545由管芯500上的数字电路使用。
图6示出用于存储器阵列(诸如存储器阵列501、511、521和531)内的扇区中的8个字线的行解码器600。行解码器600可以是管芯500中的行解码器电路541和542的一部分。行解码器600包括与非门601，该与非门接收预解码的地址信号(在此处示为线XPA、XPB、XPC和XPD)，该地址信号选择存储器阵列内的扇区。当XPA、XPB、XPC和XPD全部为“高”时，则与非门601的输出将为“低”并且该特定扇区将被选择。
行解码器600还包括反相器602、用以生成字线WL0的解码器电路610、用以生成WL7的解码器电路620，以及用以生成字线WL1、WL2、WL3、WL4、WL5和WL6的附加解码器电路(未示出)。
解码器电路610包括如图所示配置的PMOS晶体管611、612和614以及NMOS晶体管613和615。解码器电路610接收与非门601的输出，反相器602的输出，以及预解码的地址信号XPZB0。当选择该特定扇区并且XPZB0为“低”时，则WL0将生效。当XPZB0为“高”时，则WL0将不生效。
类似地，解码器电路620包括如图所示配置的PMOS晶体管621、622和624以及NMOS晶体管623和625。解码器电路620接收与非门601的输出，反相器602的输出，以及预解码的地址信号XPZ70。当选择该特定扇区并且XPZB7为“低”时，则WL7将生效。当XPZB7为“高”时，则WL7将不生效。
应当理解，WL1、WL2和WL3、WL4、WL5和WL6的解码器电路(现在示出)将遵循与解码器电路610和620相同的设计，不同之处在于它们将分别接收输入XPZB1、XPZB2、XPZB3、XPZB4、XPZB5和XPZB6，而不是XPZB0或XPZB7。
在该扇区被选择并且期望WL0生效的情况下，与非门601的输出将为“低”，并且反相器的输出将为“高”。PMOS晶体管611将被接通，并且PMOS晶体管612和NMOS晶体管613之间的节点将接收XPZB0的值，当字线WL0将生效时，该值将为“低”。这将接通PMOS晶体管614，该PMOS晶体管将WL0“拉高”至ZVDD，这指示生效状态。在该情况下，XPZB7为“高”，表示WL7未生效，这将PMOS晶体管622和NMOS晶体管623之间的节点拉至XPZB7的值(其为“高”)，这将接通NMOS晶体管624并且使得WL为“低”，这指示未生效状态。以这种方式，当选择该扇区时，可选择字线WL0...WL7中的一者。
图7示出高电压行解码器700。应该记得，在本发明的实施方案中，需要高电压信号(例如，在编程操作期间用于源极线的7-9V)来补偿闪存存储器单元中耦接栅的缺乏。高电压解码器700包括高电压电平移位启用电路710、擦除栅解码器720和源极线解码器730。
高电压电平移位启用电路710包括高电压电平移位电路711和低电压锁存器712。低电压锁存器712接收字线(WL)、启用(EN)、和复位(RST)作为输入信号，并且输出扇区启用信号(SECEN)和扇区启用信号条(SECEN_N)。将扇区启用信号(SECEN)作为输入提供给高电压电平移位电路711，该高电压电平移位电路输出扇区启用信号高电压(N个扇区的SECEN_HV0...SECEN_HVN)和扇区启用信号高电压条(N个扇区的SECEN_HV0_N...SECEN_HVN_N)。
擦除栅解码器720包括用于扇区中的第0行的擦除栅解码器721，以及用于扇区中的第1，...，第N行的类似的擦除栅解码器(未示出)。此处，擦除栅解码器721接收来自高电压电平移位电路711的扇区启用信号高电压(SECEN_HV0)、其补码(SECEN_HV0_N)、电压擦除栅电源(VEGSUP)、低电压擦除栅电源(VEGSUP_LOW)、扇区启用信号(SECEN)以及其补码(SECEN_N)。因此，擦除栅解码器721的输出EG0可处于三个不同电压电平中的一个：SECEN_HV0(高电压)、VEGSUP(正常电压)、或VEGSUP_LOW(低电压)。
类似地，源极线解码器730包括用于扇区中的第0行的源极线解码器721，以及用于扇区中的第1，...，第N行的类似的源极线解码器(未示出)。此处，源极线解码器731接收来自高电压电平移位电路711的扇区启用信号高电压(SECEN_HV0)、其补码(SECEN_HV0_N)、电压源极线电源(VSLSUP)、低电压源极线电源(VSLSUP_LOW)、扇区启用信号(SECEN)以及其补码(SECEN_N)。因此，源极线解码器730的输出SL0可处于三个不同电压电平中的一个：SECEN_HV0(高电压)、VSLSUP(正常电压)、或VSLSUP_LOW(低电压)。
图8示出擦除栅解码器800，其为擦除栅解码器720的实施方案。擦除栅解码器800包括如图所示配置的NMOS晶体管801以及PMOS晶体管802和803。PMOS晶体管803为限流器，该限流器具有EGHV_BIAS作为电流镜偏置电平。当该擦除栅信号(EG)生效时，EN_HV_N将为低的(例如，0V或1.2V或2.5V)，这将接通PMOS晶体管802并且关断NMOS晶体管801，这将使得擦除栅(EG)为高的(即，＝VEGSUP，例如11.5V)。当该擦除栅信号(EG)未生效时，EN_HV_N将为高的，这将关断PMOS晶体管802并且接通NMOS晶体管801，这将使得擦除栅(EG)为低的(即，＝VEGSUP_LOW电平，例如，0v或1.2V或2.5V)。
图9示出擦除栅解码器900，其为擦除栅解码器720的另一个实施方案。擦除栅解码器900包括NMOS晶体管901和PMOS晶体管902。该示例中的擦除栅解码器900不包含限流器。当该擦除栅信号(EG)生效时，EN_HV_N将为低d的(例如，0V或1.2V)，这将接通PMOS晶体管902并且关断NMOS晶体管901，这将使得擦除栅(EG)为高的。当该擦除栅信号(EG)未生效时，EN_HV_N将为高的，这将关断PMOS晶体管902并且接通NMOS晶体管901，这将使得擦除栅(EG)为低的(例如，0V或1.2V或2.5V)。
图10示出擦除栅解码器1000，其为仅使用PMOS晶体管的擦除栅解码器720的另一个实施方案。擦除栅解码器1000包括PMOS晶体管1001和1002，它们共享公共阱。该示例中的擦除栅解码器1000不包含限流器。当该擦除栅信号(EG)生效时，EN_HV_N将为低的并且EN_HV将为高的，这将接通PMOS晶体管1002并且关断PMOS晶体管1001，这将使得擦除栅(EG)为高的。当该擦除栅信号(EG)未生效时，EN_HV_N将为低的并且EN_HV将为高的，这将关断PMOS晶体管1002并且接通PMOS晶体管1001，这将使得擦除栅(EG)为低的(例如，0V或1.2V或2.5V)。
图11示出源极线解码器1100，其为源极线解码器730的实施方案。源极线解码器1100包括如图所示配置的NMOS晶体管1101、1102、1103和1104。NMOS晶体管1101响应于SLRD_EN信号在读取操作期间将源极线(SL)拉低。NMOS晶体管1102响应于SLP_EN信号在编程操作期间将源极线(SL)拉低。NMOS晶体管1103通过输出VSLMON执行监视功能。NMOS晶体管1104响应于EN_HV信号向源极线(SL)提供电压。
图12示出源极线解码器1200，其为源极线解码器730的另一个实施方案。源极线解码器1200包括如图所示配置的NMOS晶体管1201、1202和1203。NMOS晶体管1201响应于SLP_EN信号在编程操作期间将源极线(SL)拉低。NMOS晶体管1202通过输出VSLMON执行监视功能。NMOS晶体管1203响应于EN_HV信号向源极线(SL)提供电压。
图13示出源极线解码器1300，其为源极线解码器730的另一个实施方案。源极线解码器730包括如图所示配置的NMOS晶体管1301和1302。NMOS晶体管1301响应于SLP_EN信号在编程操作期间将源极线(SL)拉低。NMOS晶体管1302响应于EN_HV信号向源极线(SL)提供电压。
图14示出源极线解码器1400，其为仅使用PMOS晶体管的源极线解码器730的另一个实施方案。源极线解码器1400包括如图所示配置的PMOS晶体管1401、1402和1403。PMOS晶体管1401响应于EN_HV信号在编程操作期间将源极线(SL)拉低。PMOS晶体管1402通过输出VSLMON执行监视功能。PMOS晶体管1403响应于EN_HV_N信号向源极线(SL)提供电压。
图15示出源极线解码器1500，其为作为图14中的源极线解码器1400的变型的源极线解码器730的另一个实施方案。源极线解码器包括源极线解码器1400。源极线解码器1400的源极线(SL）在读取操作期间连接到所选存储器单元1620的源极线1620以及虚拟存储器单元1510的源极线1520。虚拟存储器单元1510遵循与所选存储器单元1610相同的构造，该构造可基于存储器单元300的设计，不同之处在于虚拟存储器单元1510不用于存储数据。
图16示出关于所选存储器单元1620和虚拟存储器单元1520的附加细节。当所选存储器单元1620处于读取模式或擦除模式时，源极线1620和源极线1520通过虚拟存储器单元1510和耦接到地的虚拟位线1526耦接到地。在读取操作之前，需要擦除虚拟存储器单元1510。这将会将源极线1520和源极线1620拉到地。
当所选存储器单元1610处于编程模式时，位线1526耦接到禁止电压，诸如VDD。这将虚拟存储器单元1510置于编程禁止模式，该模式将虚拟存储器单元1520维持在擦除状态。多个虚拟单元，诸如虚拟存储器单元1510可以通过其源极线连接到存储器单元1610，以用于加强源极线1620到地的下拉。
图17示出控制栅解码器1700，其为可与图1-图2的现有技术设计一起使用的控制栅解码器，并且其在图3-图16的实施方案中不需要。控制栅解码器1700包括NMOS晶体管1701和PMOS晶体管1702。NMOS晶体管1701将响应于信号EN_HV_N下拉控制栅信号(CG)。PMOS晶体管1702将响应于信号EN_HV_N上拉控制栅信号(CG)。
图18示出仅使用PMOS晶体管的控制栅解码器1800，其为可与图1-图2的现有技术设计一起使用的控制栅解码器的另一个实施方案，并且其在图3-图16的实施方案中不需要。控制栅解码器1800包括PMOS晶体管1801和1802。PMOS晶体管1801将响应于信号EN_HV下拉控制栅信号(CG)。PMOS晶体管1802将响应于信号EN_HV_N上拉控制栅信号(CG)。
图19示出EG/CG/SL栅解码器1900，其可与图1-图2的现有技术设计一起使用，并且在图3-图16的实施方案中使用，由此示出通过本发明节省的空间的量。栅解码器1900包括PMOS晶体管1901。PMOS晶体管1901将响应于信号EN_HV_N将门信号(EG/CG/SL)高拉低。如果EN_HV_N未生效，则EG/CG/SL的值将浮动。EG/CG/SL栅在被启用到高电压电平之前首先被预充电到低偏置电平。
图20示出具有自适应高电压VH和低VL电源的锁存电压电平移位器2000。在所示配置中，锁存电压电平移位器包括锁存器，该锁存器包括反相器2001和2002以及NMOS晶体管2003、2004、2005、2006和2007。锁存电压电平移位器接收输入2012以复位(输入RST_SECDEC)并且接收输入2010以置位，意味着启用(输入WL0和SET_SECDEC)，并且产生输出2020和2022。锁存电压电平移位器将自适应地改变“高”电压或“低”电压的大小以使电压应力最小化。锁存反相器2001和2002接收电源高VH和电源低VL。最初，当通过输入2010/2012启用时，VH是Vdd，例如1.2V，并且VL是gnd。然后VH开始斜升到中间VH电平，例如5V。在该VH电平处，VL然后倾斜到中间VL电平，例如2.5V。在VL达到中间VL电平之后，VH然后倾斜到最终高压电源VHVSUP电平，例如11.5V。此时，反相器两端的电压仅为11.5V-2.5V＝9V，从而降低了其上的电压应力。
图21示出锁存电压移位器2100。在所示配置中，锁存电压移位器2100包括低电压锁存反相器2109，NMOS晶体管2103、2104、2107和2108，以及PMOS晶体管2101、2102、2105和2106。锁存电压移位器2100接收EN_SEC作为输入并且输出EN_HV和EN_HV_N，它们具有比EN_SEC和接地更大的电压摆幅。
图22示出高电压限流器2200，该高电压限流器包括PMOS晶体管，该PMOS晶体管以有限电流(充当电流偏置)接收VEGSUP_LOC并且输出VEGSUP。该电路可与不具有诸如图9、图10、图17、图18、图19中的局部限流器的电路一起使用以限制电流。
图23示出具有用于读取操作的限流器的锁存电压移位器2300。锁存电压移位器2300包括图21的锁存电压移位器2100。锁存电压移位器2300还包括限流器2310，该限流器包括PMOS晶体管2301和电流源2302。限流器2310通过开关2303连接到限流器2310。锁存电压移位器2100也通过开关2304连接到信号HVSUP_GLB。在读取操作期间，锁存电压电平移位器2100将通过开关2303连接到限流器2310。锁存电压电平移位器2100的输出(例如，低于Vdd2.5V的大约一个Vt阈值电压)控制EG和CG解码器的栅极，如图8、图9、图10、图17、图18、图19所示。当不在读取操作中时，锁存电压电平移位器2100将通过开关2304连接到HVSUP_GLB。
图24示出具有源极线下拉的阵列2400，其利用图15和图16的设计。具有源极线下拉的阵列2400包括组织成行(由字线WL0，...WL7指示)和列(由位线BL0，...，BL31指示)的多个存储器单元。示例性存储器单元对是存储器单元对2401，其包括耦接到字线2402(WL0)的一个单元和耦接到字线2404(WL1)的另一个单元。两个单元共享擦除栅2403(EG0)和源极线2406(SL0)。还存在一列虚拟存储器单元，此处示为附接到位线BL_PWDN1。示例性虚拟存储器单元对是虚拟存储器单元对2407，其包括耦接到字线2402(WL0)的一个单元和耦接到字线2404(WL1)的另一个单元。两个单元共享擦除栅2403(EG0)和源极线2406(SL0)。所选存储器单元和虚拟存储器单元在读取操作期间可如前对于图15和图16所讨论来配置。

Claims (63)

1.一种非易失性存储器装置，包括：
按行和列组织的闪存存储器单元的阵列，每个闪存存储器单元包括位线端子、字线端子、擦除栅端子、源极线端子，而没有其他端子；
行解码器，所述行解码器用于接收行地址信号并且基于所述行地址信号来选择所述闪存存储器单元阵列中的行以用于读取、编程或擦除操作；
擦除栅解码器，所述擦除栅解码器用于接收擦除栅选择信号，选择多个不同电压中的一个电压以生成擦除栅电压，并且将所述擦除栅电压施加到擦除栅线，所述擦除栅线连接到所述阵列中的多个闪存存储器单元的擦除栅端子；
源极线解码器，所述源极线解码器用于接收源极线选择信号，选择所述多个不同电压中的一个电压以生成源极线电压，并且将所述源极线电压施加到源极线，所述源极线连接到所述阵列中的多个闪存存储器单元的源极线端子；和
电压移位器，所述电压移位器用于生成所述多个不同电压中的一个电压。
2.根据权利要求1所述的存储器装置，其中所述行解码器包括所述阵列中的每个扇区的行解码器电路，每个扇区包括所述阵列中的两行闪存存储器单元。
3.根据权利要求1所述的存储器装置，其中所述擦除栅解码器包括限流器，所述限流器用于限制由将所述擦除栅电压施加到所述擦除栅线而生成的电流。
4.根据权利要求1所述的存储器装置，其中所述擦除栅解码器包括取消选择电路，所述取消选择电路用于响应于所述擦除栅选择信号而将所述擦除栅解码器的输出拉到低电压。
5.根据权利要求1所述的存储器装置，其中所述擦除栅解码器包括PMOS晶体管，而没有NMOS晶体管。
6.根据权利要求1所述的存储器装置，其中所述源极线解码器包括监视电路，所述监视电路用于提供监视线，所述监视线包含所述源极线解码器的输出。
7.根据权利要求1所述的存储器装置，其中所述源极线解码器包括读取取消选择电路，所述读取取消选择电路用于在读取操作期间将所述源极线解码器的所述输出拉到低电压。
8.根据权利要求1所述的存储器装置，其中所述源极线解码器包括编程取消选择电路，所述编程取消选择电路用于在编程操作期间将所述源极线解码器的所述输出拉到低电压。
9.根据权利要求1所述的存储器装置，其中所述源极线解码器包括NMOS晶体管，而没有PMOS晶体管。
10.根据权利要求1所述的存储器装置，其中所述源极线解码器包括PMOS晶体管，而没有NMOS晶体管。
11.根据权利要求1所述的存储器装置，其中所述电压移位器包括锁存器。
12.根据权利要求1所述的存储器装置，其中所述电压移位器耦接到所述阵列中的多个扇区，每个扇区包括所述阵列中的两行闪存存储器单元。
13.根据权利要求12所述的存储器装置，其中所述电压移位器包括限流器，所述限流器在擦除或编程操作期间用于所述多个扇区中的所选扇区。
14.根据权利要求12所述的存储器装置，其中所述电压移位器包括限流器，所述限流器在读取操作期间用于所述多个扇区中的所选扇区，或者在没有执行操作时使用。
15.根据权利要求1所述的存储器装置，其中所述电压移位器包括NMOS晶体管，而没有PMOS晶体管。
16.根据权利要求1所述的存储器装置，其中所述电压移位器包括PMOS晶体管，而没有NMOS晶体管。
17.一种非易失性存储器装置，包括：
按行和列组织的闪存存储器单元的阵列，每个闪存存储器单元包括位线端子、字线端子、擦除栅端子、源极线端子，而没有其他端子；
行解码器，所述行解码器用于接收行地址信号并且基于所述行地址信号来选择所述闪存存储器单元阵列中的行以用于读取、编程或擦除操作；
擦除栅解码器，所述擦除栅解码器用于接收擦除栅选择信号，选择多个不同电压中的一个电压以生成擦除栅电压，并且将所述擦除栅电压施加到擦除栅线，所述擦除栅线连接到所述阵列中的多个闪存存储器单元的擦除栅端子；
源极线解码器，所述源极线解码器用于接收源极线选择信号，选择所述多个不同电压中的一个电压以生成源极线电压，并且将所述源极线电压施加到源极线，所述源极线连接到所述阵列中的多个闪存存储器单元的源极线端子；
电压移位器，所述电压移位器用于生成所述多个不同电压中的一个电压；和
一列虚拟闪存存储器单元，其中每个虚拟闪存存储器单元不用于存储数据，并且所述虚拟闪存存储器单元中的一个或多个虚拟闪存存储器单元在读取或擦除操作期间耦接到源极线以将所述源极线拉到低电压或地，其中每个源极线耦接到所述阵列中的两行闪存存储器单元的所述源极线端子。
18.根据权利要求17所述的存储器装置，其中所述行解码器包括所述阵列中的每个扇区的行解码器电路，每个扇区包括所述阵列中的两行闪存存储器单元。
19.根据权利要求17所述的存储器装置，其中所述擦除栅解码器包括限流器，所述限流器用于限制由将所述擦除栅电压施加到所述擦除栅线而生成的所述电流。
20.根据权利要求17所述的存储器装置，其中所述擦除栅解码器包括取消选择电路，所述取消选择电路用于响应于所述擦除栅选择信号而将所述擦除栅解码器的所述输出拉到低电压。
21.根据权利要求17所述的存储器装置，其中所述擦除栅解码器包括PMOS晶体管，而没有NMOS晶体管。
22.根据权利要求17所述的存储器装置，其中所述源极线解码器包括监视电路，所述监视电路用于提供监视线，所述监视线包含所述源极线解码器的所述输出。
23.根据权利要求17所述的存储器装置，其中所述源极线解码器包括读取取消选择电路，所述读取取消选择电路用于在读取操作期间将所述源极线解码器的所述输出拉到低电压。
24.根据权利要求17所述的存储器装置，其中所述源极线解码器包括编程取消选择电路，所述编程取消选择电路用于在编程操作期间将所述源极线解码器的所述输出拉到低电压。
25.根据权利要求17所述的存储器装置，其中所述源极线解码器包括NMOS晶体管，而没有PMOS晶体管。
26.根据权利要求17所述的存储器装置，其中所述源极线解码器包括PMOS晶体管，而没有NMOS晶体管。
27.根据权利要求17所述的存储器装置，其中所述电压移位器包括锁存器。
28.根据权利要求17所述的存储器装置，其中所述电压移位器耦接到所述阵列中的多个扇区，每个扇区包括所述阵列中的两行闪存存储器单元。
29.根据权利要求28所述的存储器装置，其中所述电压移位器包括限流器，所述限流器在擦除或编程操作期间用于所述多个扇区中的所选扇区。
30.根据权利要求28所述的存储器装置，其中所述电压移位器包括限流器，所述限流器在读取操作期间用于所述多个扇区中的所选扇区，或者在没有执行操作时使用。
31.根据权利要求17所述的存储器装置，其中所述电压移位器包括NMOS晶体管，而没有PMOS晶体管。
32.根据权利要求17所述的存储器装置，其中所述电压移位器包括PMOS晶体管，而没有NMOS晶体管。
33.一种非易失性存储器装置，包括：
按行和列组织的闪存存储器单元的阵列，每个闪存存储器单元包括位线端子、字线端子、擦除栅端子以及源极线端子；和
高电压行解码器，所述高电压行解码器用于接收选择信号，选择所述多个不同电压中的一个电压以生成施加电压，并且将所述施加电压施加到所述阵列中的多个闪存存储器单元的端子；
其中所述高电压行解码器包括仅PMOS类型的晶体管。
34.根据权利要求33所述的非易失性存储器装置，还包括：
自适应高电压锁存电平移位器。
35.根据权利要求33所述的非易失性存储器装置，还包括：
擦除栅解码器，所述擦除栅解码器包括仅所述PMOS类型的晶体管。
36.根据权利要求35所述的非易失性存储器装置，其中所述擦除栅解码器包括仅单个PMOS晶体管。
37.根据权利要求33所述的非易失性存储器装置，还包括：
限流器。
38.根据权利要求33所述的非易失性存储器装置，还包括：
源极线解码器，所述源极线解码器包括仅所述PMOS类型的晶体管。
39.根据权利要求33所述的非易失性存储器装置，还包括：
控制栅解码器，所述控制栅解码器包括仅所述PMOS类型的晶体管。
40.根据权利要求33所述的非易失性存储器装置，其中所述闪存存储器单元是源极侧注入尖端擦除存储器单元。
41.一种非易失性存储器装置，包括：
按行和列组织的闪存存储器单元的阵列，每个闪存存储器单元包括位线端子、字线端子、擦除栅端子、源极线端子，而没有其他端子；
高电压行解码器，所述高电压行解码器用于接收选择信号，选择所述多个不同电压中的一个电压以生成施加电压，并且将所述施加电压施加到所述阵列中的多个闪存存储器单元的端子；和
位于所述阵列内的多个虚拟存储器单元，所述多个虚拟存储器单元被布置为在读取操作期间下拉一个或多个源极线。
42.根据权利要求41所述的存储器装置，其中所述行解码器包括所述阵列中的每个扇区的行解码器电路，每个扇区包括所述阵列中的两行闪存存储器单元。
43.根据权利要求41所述的存储器装置，其中所述擦除栅解码器包括限流器，所述限流器用于限制由将所述擦除栅电压施加到所述擦除栅线而生成的所述电流。
44.根据权利要求41所述的存储器装置，其中所述擦除栅解码器包括取消选择电路，所述取消选择电路用于响应于所述擦除栅选择信号而将所述擦除栅解码器的所述输出拉到低电压。
45.根据权利要求41所述的存储器装置，其中所述擦除栅解码器包括PMOS晶体管，而没有NMOS晶体管。
46.根据权利要求41所述的存储器装置，其中所述源极线解码器包括监视电路，所述监视电路用于提供监视线，所述监视线包含所述源极线解码器的所述输出。
47.根据权利要求41所述的存储器装置，其中所述源极线解码器包括读取取消选择电路，所述读取取消选择电路用于在读取操作期间将所述源极线解码器的所述输出拉到低电压。
48.根据权利要求41所述的存储器装置，其中所述源极线解码器包括编程取消选择电路，所述编程取消选择电路用于在编程操作期间将所述源极线解码器的所述输出拉到低电压。
49.根据权利要求41所述的存储器装置，其中所述源极线解码器包括NMOS晶体管，而没有PMOS晶体管。
50.根据权利要求41所述的存储器装置，其中所述源极线解码器包括PMOS晶体管，而没有NMOS晶体管。
51.根据权利要求41所述的存储器装置，其中所述电压移位器包括锁存器。
52.根据权利要求41所述的存储器装置，其中所述电压移位器耦接到所述阵列中的多个扇区，每个扇区包括所述阵列中的两行闪存存储器单元。
53.根据权利要求52所述的存储器装置，其中所述电压移位器包括限流器，所述限流器在擦除或编程操作期间用于所述多个扇区中的所选扇区。
54.根据权利要求52所述的存储器装置，其中所述电压移位器包括限流器，所述限流器在读取操作期间用于所述多个扇区中的所选扇区，或者在没有执行操作时使用。
55.根据权利要求41所述的存储器装置，其中所述电压移位器包括NMOS晶体管，而没有PMOS晶体管。
56.根据权利要求41所述的存储器装置，其中所述电压移位器包括PMOS晶体管，而没有NMOS晶体管。
57.根据权利要求41所述的非易失性存储器装置，还包括：
自适应高电压锁存电平移位器。
58.根据权利要求41所述的非易失性存储器装置，还包括：
擦除栅解码器，所述擦除栅解码器包括仅所述PMOS类型的晶体管。
59.根据权利要求58所述的非易失性存储器装置，其中所述擦除栅解码器包括仅单个PMOS晶体管。
60.根据权利要求41所述的非易失性存储器装置，还包括：
限流器。
61.根据权利要求41所述的非易失性存储器装置，还包括：
源极线解码器，所述源极线解码器包括仅所述PMOS类型的晶体管。
62.根据权利要求41所述的非易失性存储器装置，还包括：
控制栅解码器，所述控制栅解码器包括仅所述PMOS类型的晶体管。
63.根据权利要求41所述的非易失性存储器装置，其中所述闪存存储器单元是源极侧注入尖端擦除存储器单元。
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