CN101079321B - 包括伪单元的闪存存储设备 - Google Patents

Abstract

非易失性半导体存储设备，包括连接到位线的串选择晶体管。该设备还包括串联到串选择晶体管的多个存储单元，其中至少一个存储单元被配置为在多个存储单元的擦除过程中处于编程状态。

Description

包括伪单元的闪存存储设备

技术领域

本发明涉及半导体存储设备，特别是涉及包括伪单元(dummy cell)的NAND闪存存储设备。

该专利申请要求于2006年1月9号提交的韩国专利申请2006-002310的优先权，其整个内容通过引用结合到此。

背景技术

通常，使用Fowler-Nordheim(F-N)隧道效应(tunneling)对NAND闪存存储设备进行编程和擦除。在F-N隧道效应中，由于在单元晶体管的沟道区域和控制栅极之间存在大的电压差，所以电子从沟道区域被注入到浮动栅极，或从浮动栅极释放到沟道区域。因为编程和擦除NAND闪存存储设备相对容易，所以NAND闪存存储设备比起其他的非易失性存储设备来，具有好的数据存储特性。此外，NAND闪存存储设备也具有高密度集成、低功率耗散以及对于撞击的耐久性。这些和其他这样的特征已经促进NAND闪存存储设备近年来使用的增加。

例如，NAND闪存存储器作为所知为固态盘(SSD)的辅助存储单元，越来越被视作为硬盘驱动器(HDD)的替代物。虽然SSD在容量和成本方面被认为比HDD差，但是SSD在存取速度、小型化和对于撞击的耐久性方面要优于HDD。此外，可以预期的是，设计和工艺技术的进步将增加SSD的容量，并减少其成本。因为这些原因，SDD将代替HDD作为辅助存储单元被越来越多地使用。

虽然增加半导体设备里的存储单元的集成密度可以帮助减少设备的大小，但是集成密度的增加也会带来问题。例如，存储设备集成度越高，存储单元就形成得越近。存储单元之间空间的减少会导致存储单元之间耦合的增加。此外，由于闪存存储设备的集成度增加，串可以包括更多的储存单元。存储单元增加并且它们之间的空间减少将导致电荷共享现象，该现象可能减少升压沟道电压(boosted channel voltage)(例如，大约9V)到较低的沟道电压(例如，大约6V)。沟道电压的降低可能使得编程禁止的单元被编程。编程禁止的单元的编程通常是不希望的。

图1示出了传统的闪存存储设备的串结构的示意电路图。参照图1，串包括串选择晶体管SST、接地选择晶体管GST以及串联连接在串选择晶体管SST和接地选择晶体管GST之间的32个存储单元MC<0>至MC<31>。串选择晶体管SST的漏极连接到位线，而接地选择晶体管GST的源极连接到公共源极线CSL。串选择晶体管SST的控制栅极连接到串选择线SSL，而接地选择晶体管GST的控制栅极连接到接地选择线GSL。

为了示例的目的，假设存储单元10要被编程以及存储单元10的相邻存储单元MC<30>要被禁止编程。此外，自升压(self-boosting)方案被用于对相邻存储单元MC<30>编程禁止。根据使用自升压方案的编程禁止方法，接地电压(例如，0V)被施加给接地选择晶体管GST的控制栅极以阻塞串的接地路径。接地电压也被施加给选择的位线BL<m>，其与包括要被编程的存储单元10的串连接。此外，源极电压(例如，Vcc)被施加给没有选择的位线BL<m+1>，其与包括要被编程禁止的存储单元MC<30>的串连接。同时，源极电压(Vcc)被施加给串选择线SSL。根据这样的偏置条件，连接到未被选择的位线BL<m+1>的串选择晶体管SST的源极被充电到(Vcc-Vth)电压(Vth是SST的阈值电压)。此时，SST被关断，以便具有要被编程禁止的存储单元的串与未被选择的位线BL<m+1>电性隔隔离。也就是说，要被编程禁止的存储单元的沟道被浮置。

在这种条件下，编程电压Vpgm被施加给选择的字线WL<30>，而且通过电压(pass voltage)Vpass被施加给从WL<0>到WL<29>以及WL<31>的每一个未被选择的字线。作为结果，在沟道被浮置的情况下，由于在其栅极和沟道之间的电容耦合，编程禁止存储单元(MC<30>)的沟道被自升压。此外，栅极和沟道之间的电压差是如此的小以至于电子不会隧道到浮置栅极，因此阻止了编程禁止存储单元(MC<30>)被编程。

虽然上述的自升压方案能被用于对存储单元编程禁止，但是这种方案在高集成密度存储设备中可能不会良好地工作。例如，由于串中的存储单元的数量增加，编程禁止存储单元MC<30>的自升压沟道的电荷共享也增加。这减少了编程禁止的存储单元MC<30>中的沟道电压。作为结果的沟道电压的下降增加了栅极和沟道之间的电压差。栅极和沟道之间的电势差的增加可能导致不希望的编程操作。

本地自升压方案将可以用于解决上述提到的问题。如图1所描述的，箭头表示了电荷共享方向以及编程方向。根据本地自升压方案，0V的接地电压被施加给位于所选择字线的两侧的两个未被选择的字线。此外，在通过电压通过电压Vpass(例如，大约10V)被施加给剩下的未被选择的字线之后，编程电压Vpgm被施加给选择的字线。在这样的偏置条件下，编程禁止的存储单元的沟道被本地升压(boost)，而且与编程禁止的存储单元相邻的两个存储单元的未激活的沟道使得在本地升压的沟道里的电荷被阻塞。作为结果，编程禁止的存储单元的沟道电压被保持，以便在编程禁止的存储单元里的F-N隧道效应被阻止。

虽然本地自升压方案被用来阻止在编程禁止的存储单元里的F-N隧道效应，该方案仍然具有一些缺陷。例如，闪存存储器的更高的集成可能缩窄字线之间的间隔。字线之间的窄的间隔可能导致在选择的字线(被施加有Vpgm)和未被选择的字线(被施加有0V)之间的大的耦合率。换句话说，未被选择的字线的电压可能因为与被选择的字线的耦合而增加。这意味着施加有0V的未被选择的存储单元因为电荷共享而被导通。因此，由于在未被选择的字线和选择的字线之间的相对大的耦合率，所以不希望施加本地自升压方案给高度集成的闪存存储器。

图2示出了图1的串的剖视图。参照图2，源极电压Vcc被施加给串选择晶体管SST的栅极以及位线BL<m+1>。此外，0V的接地电压被施加给接地选择晶体管GST。进一步地，编程电压Vpgm被施加给作为被编程禁止的存储单元的单元晶体管MC<30>的栅极。通过电压Vpass被分别施加给剩下的未被选择的字线。在这种偏置条件下，单元晶体管MC<30>的沟道电压被自升压，使得单元晶体管MC<30>的沟道电荷密度比相应未被选择的单元晶体管的沟道电荷密度要高得多。然而，因为比阈值电压高得多的通过电压Vpass被提供给单元晶体管MC<0>～MC<29>，所以它们被导通。因为这个原因，未被选择的单元晶体管MC<0>～MC<29>的沟道形成。特别地，在单元晶体管具有低阈值电压(或擦除状态)的情况下，因为通过电压Vpass被施加给单元晶体管，所以所形成的沟道的大小会被扩大。由未被选择的单元晶体管MC<0>～MC<29>的沟道所形成的电容可以共享单元晶体管MC<30>的升压沟道电荷。该电荷共享导致单元晶体管MC<30>的沟道电压降。单元晶体管MC<30>的这种沟道电压降可能导致不希望的编程操作，这是因为在栅极和沟道之间的电压差增加了。

在从字线WL<0>开始以升序开始编程操作的NAND闪存存储设备里，上述缺陷将成为重要的问题。换句话说，在选择的字线更靠近串选择晶体管SST的情况下，导致电荷共享的单元晶体管的数目增加。这意味着由于选择的字线更靠近串选择晶体管SST，所以沟道的整个电容增加。从而，由于未被选择的单元晶体管的沟道电容增加，所以在单元晶体管MC<30>和未被选择的单元晶体管之间共享的电荷增加，因此增加了单元晶体管MC<30>被编程的可能性。

图3示出了在编程禁止单元晶体管上的电荷共享所导致的沟道电压降。参照图3，当串和接地选择晶体管SST和GST被偏置以升压它的沟道时，存储单元MC<30>的沟道电压被设置为Vcc-Vth的电压。进一步地，当编程电压(Vpgm)在时间t1被施加给存储单元MC<30>的栅极时，编程禁止存储单元MC<30>的沟道应该被升压到Vch1以禁止F-N隧道效应。然而，电荷共享导致升压的沟道电压Vch1(大约9V)跌落到Vch2(大约6V)。因为电荷共享而使得的在编程禁止存储单元MC<30>里的沟道电压电平的减少可能导致存储单元MC<30>被编程。

本公开直接克服了与传统的闪存存储设备相关联的一个或多个问题。

发明内容

本发明的一个方面包括非易失性半导体存储设备。该设备包括连接到位线的串选择晶体管。该设备还包括串联到串选择晶体管的多个存储单元，其中至少一个存储单元被配置为在多个存储单元的擦除过程期间处于被编程状态。

本发明的另一个方面包括非易失性半导体存储设备。该设备包括单元阵列，其包括多个块，每一个块由多个串形成，每一个串包括多个被外部地址指定并且连接到相应字线的多个存储单元，以及至少一个存储单元没有被外部地址指定并连接到伪字线。该设备还包括存储设备，其被配置为存储选择至少一个存储单元的位置数据。该设备也包括预解码器，其被配置为响应于该位置数据将外部地址转换为内部地址。该设备还包括解码器，其被配置为响应于内部地址和控制信号来提供字线电压给字线。该设备还包括控制单元，其被配置为响应于位置数据产生控制信号，其中控制单元控制驱动器以使连接到伪字线的至少一个存储单元在擦除操作之后被编程至预定的状态。

本公开的再一方面包括擦除闪存存储设备的方法。该方法包括擦除连接到多个字线的存储单元。该方法还包括将连接到多个字线中的一条的存储单元编程至预定的状态。

附图说明

本发明的教导通过结合附图考虑下面详细的说明被容易地理解，其中：

图1是示出了传统的NAND闪存存储设备的阵列结构的电路原理图；

图2示出了图1中未被选择的串的剖面图；

图3示出了由于电荷共享导致的图1中的传统NAND闪存存储设备的沟道电压变化；

图4是示出了根据本发明示范性公开实施例的阵列结构的示意电路图；

图5是根据本发明示范性实施例的闪存存储设备的框图；

图6是描述图5中的伪单元的示范性编程操作的图；

图7是根据伪单元的示范性编程操作的表示偏置情况的表；以及

图8是根据本发明示范性公开的实施例的擦除操作的流程图。

具体实施方式

本发明在下文中将参考附图被更加详细地描述，其中发明的优选实施例将被示出。但是本发明将以许多不同的形式被实例化并且不应该被理解伪限于这里所描述的实施例。相反地，这些实施例被提供以便于公开是彻底的和完整的，并将本发明的范围传达给所属领域技术人员。

图4示出了根据示范性公开的实施例的阵列结构的示意电路图。参照图4，伪单元DMC放置于每一个串30中。在每一个串30中，伪单元DMC阻止在禁止编程单元的沟道中正在被升压的电荷的共享。进一步地，在每一个串30中，虚拟单元DMC具有和相应串里的其他存储单元相同的属性和性能。通常，每一个串包括32个存储单元(下面，称作“主单元”)。然而，在示范性实施例里，串进一步包括至少一个伪单元和32个存储单元，其中的一个将被外部地址所定义。伪单元可以被放置在串中的任意位置。不过，将伪单元放置在编程禁止存储单元的电荷共享最小化的位置是有益的。

仍然参照附图4，例如，伪单元放置在存储单元MC<N-1>和存储单元MC<N>之间。该排列可以在组成存储块的每一个串中被重复。也就是说，串中的伪单元被放置以便能共同连接到伪字线DWL。如上所述，伪单元DMC的位置被指定以阻止因为存储单元MC<N-1>而发生的电荷共享。

伪单元DMC的位置可以在制造过程的测试运行中被确定。这是因为存储单元的电荷共享特性通常依赖于制造工艺的类型。因此，伪单元DMC的位置可以在制造过程的测试运行期间基于它们的位置在估计它们的性能之后被确定。所估计的伪单元DMC的位置可以使用不同的方法来存储。例如，伪单元的估计位置能使用熔丝选择电路或非易失性存储单元来存储。

为了确保编程禁止单元不能被编程，将每一个伪单元DMC编程以在执行主单元的编程操作之前具有最高的状态(参照图6)。进一步地，和施加给未被选择的字线的电压相同的或更低的电压被施加给伪字线DWL。这可以确保在选择的字线和未被选择的位线中的存储单元被确实地编程禁止。因此，闪存存储设备的可靠性被提高。

图5示出了根据示范性公开的实施例的NAND闪存存储设备的示意框图。该NAND闪存存储设备包括熔丝盒110、地址缓冲器120、预解码器130、控制单元140、X-解码器150、驱动器块160、存储单元块170以及页缓冲器180。闪存存储设备还包括存储单元串，每一个串包括存储单元MC<0>-MC<31>。此外，字线WL<0>-WL<31>被提供给相应的存储单元。进一步地，闪存存储设备也包括在每一个串中的伪存储单元DMC 171。每一个DMC 171被施加伪线电压。

在一个示例性实施例中，将外部行地址R_ADD提供给闪存存储设备，该地址不具有用于选择块中的伪字线的信息。然而，具有用于选择伪字线的信息的内部行地址DR_ADD基于存储在熔丝盒里的伪字线数据DWL_DATA由预解码器130产生。因此，伪字线DWL能被提供有与在编程和读出操作期间提供给未被选择的字线的字线电压相同的字线电压。在块擦除操作之后执行的伪单元编程操作期间，伪单元被编程到最高的状态。

参照图5，闪存存储设备被配置为施加伪字线电压。伪字线电压可以响应于伪字线数据DWL_DATA被施加。DWL_DATA数据可以被存储在熔丝盒110里。如上所述，伪字线电压和在编程/读出操作期间提供给未选择的字线的电压相同或更低。进一步地，编程电压被提供给伪字线DWL以将伪单元171在块擦除操作之后编程到最高状态。

如上所述，熔丝器110被配置为存储伪字线数据DWL_DATA。DWL_DATA包括块中的伪字线DWL的位置信息。与上述的伪单元的位置类似，伪字线DWL的位置可以根据用于闪存存储设备的制造工艺而不同。例如，如上所述，伪字线DWL的位置信息能在测试制造过程期间基于DWL的位置在估计它的性能之后被确定。此外，伪字线被估计的位置数据被保存/编程作为伪字线数据DWL_DATA到熔丝器110。尽管熔丝器110被用来存储伪字线数据DWL_DATA，所述领域技术人员将能认识到其他的组件也能用来存储伪字线数据DWL_DATA。例如，非易失性的存储器也能用来存储伪字线数据DWL_DATA。

地址缓冲器120将外部地址ADD传送给预解码器130。然后，地址缓冲器120将该外部地址ADD转换为行地址R_ADD。预解码器130将来自地址缓冲器120的行地址R_ADD转换为地址DR_ADD。该转换响应于预解码器130从控制单元140接收到的伪字线数据DWL_DATA而被执行。地址DR_ADD包括伪字线地址。当行地址R_ADD不具有选择伪字线的信息时，行地址DR_ADD具有选择伪字线所需要的信息。

例如，如果外部行地址要选择的字线数是32，则预解码器130产生内部行地址DR_ADD以选择33条字线。因此，预解码器130包括关于额外的字线的信息，也就是说，DWL。所属领域技术人员很清楚的是，块中的字线数目不限于此。

控制单元140控制驱动器块160。驱动器块160被配置以执行包括伪字线的闪存存储设备的编程、擦除、读操作。特别地，控制单元140控制驱动器块160以提供字线电压给字线WL<0>。此外，在块编程期间，控制单元140控制预解码器130以跳过伪字线的编程操作。进一步地，控制单元140控制驱动器块160以便施加字线电压给DWL，该电压与读操作期间施加给未被选择的字线的电压相同。在擦除操作期间，控制单元140控制驱动器块160以施加接地电压给所有的字线。接地电压施加给所有字线上可以帮助控制单元140执行擦除操作，例如，当擦除电压(例如，18V)被施加给块的p-类型的阱时。

在擦除操作后，控制单元140控制驱动器块160以施加编程电压给字线，从而伪单元被编程到最高状态(参照图6)。在这一点上，页缓冲器块180将偏置块里的所有位线以将所有伪单元编程到最高状态。换句话说，控制单元140控制驱动器块160和预解码器130以控制闪存存储设备的操作，尽管响应于伪字线数据DWL_DATA，在外部行地址和内部行地址之间存在差异。

X-解码器150根据来自于预解码器130的内部行地址选择要被编程的单元块。特别地，X-解码器150通过激活块选择线BLS来选择块。块选择线BLS通常开通/关断电压开关PS0～PS34。进一步地，X-解码器150将内部行地址传送到驱动器块160。因此，X-解码器150选择32条字线WL<0>～WL<31>、伪字线DWL以及2条选择线SSL和GSL。

驱动器块160根据来自于控制单元140的控制信号CNT以及来自X-解码器150的内部行地址，施加字线电压以及选择线电压。例如，驱动器块160在编程操作期间，施加编程电压Vpgm到选择的字线以及通过电压Vpass给未被选择的字线。此外，驱动器块160施加检验电压Vvfy给选择的字线以及读电压Vread给伪字线(DWL)。进一步地，驱动器块160施加和在读操作期间施加给未被选择的字线的电压相同的电压给DWL。

特别地，在擦除操作期间，驱动器块160施加接地电压(0V)给包括伪字线的所有的字线，然后施加擦除电压给p-类型的阱，使得块170中的所有的存储单元同时被擦除。在擦除操作后，伪单元在控制单元140的控制下被编程，其被称作“伪单元编程”。在示范实施例中，伪单元编程是擦除过程的一部分。在伪单元编程操作期间，伪单元被编程为处于伪单元能处于的可能状态中的最高状态。例如，如图6所示，每一个虚拟单元被编程为处于状态[01]，也就是说，在最高阈值电压分布内的状态。

返回来参照附图5，单元阵列170包括多个块，每一个块包括一条共同连接到伪单元的伪字线。尽管在图5中只有一个块被示出，所述领域技术人员将认识到单元阵列170可以包括被配置为具有和图5所示的相同的串结构的更多的块。

页缓冲器块180被配置为通过位线存储要编程的数据到单元阵列。尽管在图5中没有示出，但是页缓冲器块180可以被配置为包括相应于位线或一半位线的锁存器。在读操作期间，页缓冲器块180通过位线感测选择的单元块的数据。所感测的数据经由列通过栅极(未示出)被传送到外部电路。另一方面，在编程操作期间，要被编程到存储单元170的数据在页缓冲器块180中被锁存。进一步地，页缓冲器块180被配置为在伪单元编程操作期间用接地电压(0V)设置位线以便编程伪单元到可能的最高状态。

图6是示出根据一示范性实施例的在块擦除操作之后执行的伪单元编程操作的图。参照图6，伪单元被编程为在伪单元编程操作期间，从擦除状态[11]移动到最高状态[01]。特别地，图6示出了4级多级单元(multi-leveled cell)MLC的4种可能的状态[11]、[10]、[00]和[01]。但是对所述领域技术人员来说，状态的任意数目都是可能的。例如，存储单元可以是存储3位数据的多级单元。在这种情况下，多级MLC将有8个可能的状态。

编程到最高状态的伪单元能在串中将电荷共享最小化到编程禁止单元。这通过使沟道变窄而实现，该沟道由施加给被编程到最高状态的伪单元的栅极的通过电压形成。特别地，被编程到最高状态的单元晶体管的阈值电压在最高状态的阈值电压分布内分布。因此，当伪单元具有在相应于最高状态的阈值电压分布内的阈值电压时，当栅极电压被施加给伪单元时，该伪单元的形成的沟道会相对短。当通过电压Vpass被施加给它的栅极时，该变短的沟道能最小化串中的电荷共享。

图7示出了在一个示范性实施例里，在编程、读、擦除以及伪单元编程操作期间所提供的字线、位线以及选择线电压的表。

在编程操作中，编程电压Vpgm被施加给所选择的字以及通过电压Vpass被施加给未被选择的字。进一步地，电源电压Vcc被施加给串选择线SSL。此外，接地电压0V被施加给接地选择线GSL以及公共源极线CSL。有利地，在编程操作期间，通过电压Vpass也被施加给伪字线DWL。进一步地，接地电压0V被施加给连接到要被编程的单元的位线，以及电源供应Vcc被施加给连接到要被编程禁止单元的位线。

在读操作中，电源供应电压Vcc被提供给串选择和接地选择线SSL和GSL。此外，接地电压0V被施加给公共源极线CSL。读电压Vrd也被施加给所选择的字线。进一步地，通过电压Vread被施加给未被选择的字线以导体未被选择的单元晶体管的沟道。相同的通过电压Vread也被施加给DWL。

在擦除操作中，所有的位线、串选择线SSL、接地选择线GSL以及公共选择线CSL都被设置为保持浮置状态。浮置状态意味着信号线没有连接到任何电压源。进一步地，接地电压0V被施加给包括伪字线的所有的字线。此外，擦除电压(例如，大约18V)被施加给P-类型阱以引起F-N隧道效应，其从浮置栅极提取电子。

在一个示范性实施例里，在擦除操作之后，伪单元编程操作被执行以将伪单元的状态改变至可能的最高状态。伪单元编程在控制单元140(参照图5)的控制下被执行。为了将和伪字线连接的伪单元编程到最高的状态，页缓冲器块180施加0V的接地电压给所有的位线。进一步地，通过电压Vpass被施加给除了伪字线DWL之外的所有的字线。在这个时候，如图7所示，电源供应电压Vcc被施加给串选择线SSL。此外，接地电压0V被施加给接地选择线GSL和公共源极线CSL。在上述的偏置情况下，伪单元被编程为具有最高的状态。

如上所述，提供给位线、选择线和包括伪字线的字线的偏置条件是基于存储在熔丝器110里的伪字线数据DWL_DATA通过操作控制单元140来建立的。在一个示范性实施例里，不需要进一步的地址以选择伪字线。也就是说，公开的闪存存储设备被配置为使用外部地址以及存储在熔丝器110里的内部信息来选择伪字线。因为这个原因，可以不必修改闪存存储设备的外部接口。

图8是示出在示范性公开的实施例里的擦除和伪单元编程操作的流程图。至于初始化存储单元被涉及，伪单元编程操作才在广义上被分类为擦除过程。下面，该擦除过程将参考图8被更充分地描述。

在擦除操作的开始，在步骤S10，在目标块里的所有存储单元在图7所示的偏置条件下被擦除。也就是说，擦除的存储单元被初始化为具有最低的状态(例如，[11])。进一步地，控制单元140基于来自于熔丝盒110的伪字线数据DWL_DATA来产生控制信号CNT。在步骤S20，控制单元140将伪字线数据DWL_DATA传送到预解码器130，以生成内部行地址DR_ADD。在步骤S30，伪单元被编程为具有最高的状态(例如，[01])。特别地，编程电压Vpgm被施加给伪字线以使伪单元被编程到最高状态。在示范性实施例里，伪单元编程操作可以使用ISPP(增步长脉冲编程，Incremental Step PulseProgramming)方案来执行。然而，所述领域技术人员将意识到伪单元编程操不限于ISPP方案。在完成伪单元编程操作后，在步骤S40，验证伪单元的编程状态的验证操作被执行。如果所有的伪单元都被编程为具有最高的状态，则伪单元编程操作结束。然而，如果伪单元中的任何一个没有被编程到最高状态，则重复步骤S30到S50直到所有的伪单元被充分地编程到具有最高状态为止。

公开的包括伪存储单元的存储电路可以被使用在任何闪存存储设备中。通过编程伪单元到可能的最高状态，可以在增加每一个串里的存储单元的数目时，最小化上述的电荷共享现象。

尽管本发明已经用在附图中说明的本发明实施例加以描述，但是并不限于此。所属领域技术人员将能清楚地认识到，在不脱离本发明范围和精神的不同的替代物的情况，可以对其进行各种替代、修改和变化。

Claims (6)

1.一种非易失性半导体存储设备，包括：

连接到位线的串选择晶体管；以及

串联相接到串选择晶体管的多个存储单元，其中该存储单元中的至少一个被配置为在多个存储单元的擦除期间处于编程状态，

其中至少一个存储单元在多个存储单元中被不同地选择，并且

其中至少一个存储单元被用作没有数据存储功能的伪单元。

2.如权利要求1所述的非易失性半导体存储设备，其中每一个存储单元都是具有多个编程状态之一的多级单元。

3.如权利要求2所述的非易失性半导体存储设备，其中至少一个存储单元的编程状态是多个编程状态中的最高状态。

4.如权利要求1所述的非易失性半导体存储设备，其中至少一个存储单元在编程操作期间被提供有通过电压。

5.如权利要求1所述的非易失性半导体存储设备，其中至少一个存储单元被提供有和在读或擦除操作期间提供给每一个未被选择的存储单元的电压电平相同的电压电平。

6.如权利要求1所述的非易失性半导体存储设备，进一步包括在多个存储单元和地之间的接地晶体管。

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