KR940006684B1 - Nand구조의 셀어레이를 가진 eeprom - Google Patents

Nand구조의 셀어레이를 가진 eeprom Download PDF

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Abstract

내용 없음.

Description

NAND구조의 셀어레이를 가진 EEPROM
제1도는 종래의 증가형 NAND셀 구조를 가진 EEPROM의 셀어레이 등가회로도.
제2도는 종래의 공핍형 NAND셀 구조를 가진 EEPROM의 셀어레이 등가회로도.
제3도는 일반적인 EEPROM의 메모리셀 구조를 나타낸 도면.
제4도는 제2도의 셀어레이에 있어서 우수번째 메모리셀들은 프로그램시키고 기수번째 메모리셀들은 소거시켰을 때의 각 셀 트랜지스터들의 전류전압특성을 나타낸 그래프.
제5도는 제2도의 셀트랜지스터들의 초기 전류전압특성곡선을 나타낸 그래프.
제6도는 제5도의 상태에서 제2도의 셀트랜지스터들을 소거시켰을때의 셀트랜지스터들의 전류전압특성곡선을 나타낸 그래프.
제7도는 제6도의 소거상태에서 제2도의 셀트랜지스터들을 프로그램시켰을때의 셀트랜지스터들의 전류전압특성곡선을 나타낸 그래프.
제8도는 본 발명에 의한 NAND셀 구조 메모리스트링의 바람직한 일실시예의 등가회로도.
제9도는 제8도의 더미셀을 소거상태로 유지하면서 셀트랜지스터들을 프로그램시켰을때의 셀트랜지스터들의 개서동작시 전류전압특성곡선을 나타낸 그래프.
제10도는 본 발명에 의한 NAND셀 구조를 가진 EEPROM의 바람직한 다른 실시예를 나타낸 도면.
제11도는 제10도의 패스전압발생수단의 변형예를 나타낸 도면.
본 발명은 전기적으로 소거 및 개서가 가능한 불휘발성 메모리에 관한 것으로, 특히 NAND구조의 셀어레이를 가진 EEPROM에 관한 것이다.
EEPROM(EIectricaIly Erasable and Programmable Read Only Memory)는 전원이 제거된 상태에서도 데이타 또는 정보를 기억할 수 있는 불휘발성 메모리이고 SRAM처럼 시스템내에서 전기적으로 소거/개서(program)할 수 있는 궁극적인 메모리소자라 할 수 있다. 그러나 복잡성, 고가, 낮은 집적도 및 낮은 신뢰성등의 단점 때문에 널리 응용되지 못하고 있다. 그러나 최근 EPROM과 EEPROM의 단점을 보완하고 장점을 취합한 플래쉬 EEPROM의 개발이 활발히 진행되고 있다. 플래쉬 EEPROM은 기억된 데이타를 일괄 소거한다는 점에서 플래쉬(Flash)라 불리고 있다.
플래쉬 EEPROM은 도시바의 3층 Poly-Si게이트구조, 인텔의 더블-Poly구조, 시크(Seeq)의 팬덤트랜지스터 구조 및 TI(Texas Instruments)의 ACEE(Array Contactless EEPROM)구조등이 있다.
또한 도시바의 시로타(Shirota)등은 l988년 Symposium on VLSI Technology Digest의 페이지 33∼34에 "A New Nand Cell for Ultra high density 5V-only EEPROM"을 발표하였다. 제 1도를 참조하여 시로타의 NAND구조의 EEPROM을 설명하면 다음과 같다. NAND구조의 셀어레이는 2개의 선택 트랜지스터들 사이에 8개의 메모리셀이 직렬로 연결되어 비트라인(BL)과 공통소스라인(CS)사이에 연결되어 있다. 8개의 메모리셀들은 종래의 셀프얼라인 더블 폴리실리콘 기술로 제조된다. F-N터널링 메카니즘에 의해 소거 및 개서동작이 이루어지고 소거 및 개서시 요구되는 고전압펄스는 외부 5V 단일전원으로부터 칩상에서 발생된다.
소거동작은 기판으로부터 플로팅게이트로 전자의 F-N터털링에 의해 이루어진다. 셀어레이의 모든 비트들은 소거하기 위해 13V가 모든 워드라인 즉 콘트롤게이트(CG1∼CG8)에 인가되고, 모든 비트라인(BL1∼BL2)에 0V가 해진다. 소거동작속도는 개서된 스레쉬홀드전압레벨에 의존하며 따라서 동시에 서로 다른 개서된 스레쉬홀드전압레벨로 소거가능하다. 개서동작은 플로팅게이트로부터 드레인으로 전자의 F-N터털링에 의해 이루어지며 셀은 디플리션모드로 된다. 선택적으로 개서하기 위해 20V가 선택된 비트라인(BL1)과, 선택된 비트라인(BL1) 및 선택된 워드라인(WL3)사이에 위치한 비선택된 워드라인(WL1,WL2)과 제1선택트랜지스터의 게이트(SG1)에 가해진다.
그리고 0V가 선택된 워드라인(WL3)과, 선택된 워드라인(WL3) 및 공통소스라인(CS)사이에 위치한 비선택된 워드라인(WL4∼WL8)과 제2선택트랜지스터의 게이트(SG2)에 가해진다. 그 결과 선택된 워드라인(WL3)의 메모리셀에만 쓰여진다. 독출동작은 모든 비선택 워드라인(WL1, WL2, WL4∼WL8)에 5V를, 선택된 워드라인(WL3)에 0V를 인가함으로써 이루어진다. 만약 선택된 워드라인(WL3)의 셀이 디플리션모드로 개서되어 있다면 낸드셀어레이의 비트라인(BL1)으로부터 공통소스라인(CS)으로 전류통로가 형성되어 비트라인(BL1)에 연결된 미도시한 센스증폭기에서 전류흐름을 감지하여 선택된 셀의 데이타를 독출하게 된다. 이와 같은 비트라인(BL1)과 세번째 워드라인(WL3)의 선택시 소거, 개서 및 독출동작시 인가전압은 다음 (표 1)과 같이 나타난다.
[표 1]
그러나, 시로타의 낸드구조의 셀어레이는 개서동작중 선택된 비트라인(BL1)에 인가되는 높은 개서전압(Vp=20V)을 선택된 워드라인(WL3)의 메모리셀의 드레인에 전달하기 위해 비트라인(BL1)과 선택된 워드라인(WL3)사이에 배치된 선택트랜지스터의 게이트(SG1)와 비선택된 워드라인들(WL1,WL2)에 소거전압(Ve=13V)보다 높은 개서전압(Vp=20V)을 인가하기 때문에 이들 워드라인(WL1,WL2)에 공통연결되고 이웃하는 비선택비트라인(BL2)에 연결된 메모리셀들에도 20V의 Vp가 걸리게 된다. 이 때문에 이웃하는 메모리셀들이 자동적으로 소거 또는 과잉소거(over erase)되는 경우가 있었다. 따라서 상술한 문제점 때문에 셀의 개서동작순서를 셀 8번부터 순차적으로 셀 1번으로 하지 않으면 안되었다. 즉, 개서동작이 랜덤하게 진행될 수 없었고 순차적인 방식으로 진행하지 않으면 안되므로 셀 8번에 데이타를 개서할 경우에는 셀1번부터 셀 8번까지의 데이타를 모두 다시 개서하지 않으면 안되었다.
따라서, 본 출원인은 이와 같은 시로타의 NAND구조 셀어레이의 단점을 개선하기 위해 소거전압(Ve)이 개서전압(Vp)보다 높도록 셀의 초기 스레쉬홀드전압(VT)을 마이너스로 하고 개서동작시 비선택비트라인을 소거억제전압, 예컨대 4∼6V로 프리차지시킴으로써 개서동작시 비선택비트라인에 연결된 메모리셀이 소거 또는 과잉소거되는 것을 방지할 수 있는 NAND구조의 셀어레이를 국내특허출원 88-17566호로 출원한 바있다. 본 출원인이 선출원한 NAND구조셀의 셀어레이의 등가회로도를 제2도에 도시하있다. 제2도의 셀어레이의 각 동작모드별 동작전압은 다음 <표 2>와 같다.
[표 2]
즉, 시로타방식에 비해 본 출원인에 의한 선출원 방식은 개서전압(Vp=16V)을 소거전압(Ve=20V)보다 낮추었으며 게서동작시 비선택비트라인(BL2)에도 소거억제전압(6V)을 인가함으로써 셀의 터널산화막 양단의 전압차를 출입으로써 터널링현상을 억제하였다. 이와 같이 소거전압(Ve=20V)보다 개서전압(Vp=16V)을 낮출 수 있는 것은 셀의 부유게이트전위가 낮은 상태, 즉 내가티브전하가 충전된 상태에서 동작하므로셀이 낮은 상태, 즉, 네가티브전하가 충전된 상태에서 동작하므로 셀이 낮은 드레인전압에도 개서동작이 가능하기 때문이다.
그러나 본 출원인에 의한 선출원 방식은 프로그램시 셀 1번의 드레인 전위와 나머지 셀들의 드레인전위 사이의 전위차로 인하여 셀간 개서되는 전압이 불균일하게 되고 이로 인한 과잉개서등의 문제점이 지적되었다. 이러한 과잉개서의 상세한 설명은 후술하고자 한다. 즉, 본 발명에 의한 선출원 방식은 과잉개서문제로 인하여 신뢰성 저하를 초래하는 패단이 있었다.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 개서동작시 셀간 개서전압을 균일하게 유지할 수 있는 NAND구조셀의 EEPROM을 제공하는데 있다.
본 발명의 다른 목적은 셀의 터널산화막에 과전압이 걸리는 현상을 제거하여 신뢰성을 향상시킬 수 있는 NAND 구조셀의 EEPROM을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 일실시예의 EEPROM은 직렬연결된 복수의 메모리셀이 제1선택트랜지스터를 통해서는 비트라인에 연결되고 제2선택트랜지스터를 통해서는 공통소스라인에 연결되어 하나의 메모리 스트링을 이루고 이러한 복수의 메모리 스트링이 복수의 워드라인들과 한쌍의 스트링 선택라인을 공용하도록 구성된 낸드구조의 셀어레이를 가진 EEPROM에 있어서, 상기 직렬연결된 복수의 메모리셀들중 선택될 메모리셀과 제1선택트랜지스터 사이에 있는 메모리셀들의 각 드레인전압을 프로그램시 균일하게 유지하기 위하여, 상기 제1선택트랜지스터와 직렬연결된 복수의 메모리셀 사이에 항상 소거상대로 유지되는 더미셀을 구비한 것을 특징으로 한다.
본 발명의 다른 실시예의 EEPROM은 직렬연결된 복수의 메모리셀이 제1선택트랜지스터를 통해서는 비트라인에 연결되고 제2선택트랜지스터를 통해서는 공통소스라인에 연결되어 하나의 메모리 스트링을 이루고 이러한 복수의 메모리 스트링이 복수의 워드라인들과 한쌍의 스트링 선택라인을 공용하도록 구성된 낸드구조의 셀어레이를 가진 EEPROM에 있어서, 상기 제1선택트랜지스터가 프로그램시 선형영역에서 동작하도록, 상기 한쌍의 스트링 선택라인중 상기 제1선택트랜지스터의 게이트가 연결된 스트링 선택라인에 가해지는 패스전압과 제1선택트랜지스터의 스레쉬홀드전압을 합한 값보다 낮은 개서전압을 상기 비트라인에 공급하기 위한 패스 및 개서전압발생수단을 구비한 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하면 다음과 같다.
먼저 본 발명을 설명하기 전에 본 출원인이 선출원한 초기셀 스레쉬홀드값이 네가티브인 NAND구조셀 EEPROM(이하 D-모드형이라 칭함)에 대해 설명하고자 한다.
제2도에 도시된 NAND구조 셀어레이의 각 셀구조는 제3도에 도시한 바와 같다. 즉 p형 기판(SB)의 표면근방내에 N-형 채널영역(C)을 개재하여 좌우에 N+형 소스영역(S) 및 드레인영역(D)이 형성되어 있다. 또한 소스영역(S) 및 드레인영역(D)의 엣지부근과 채널영역(C)에 걸쳐서 오버랩되도록 부유게이트(FG)와 제어게이트(CG)가 적층되어 있고 부유게이트(FG)와 기판(SB) 사이에는 터널산화막이 개제되며 부유게이트(FG)와 제어게이트(CG) 사이에는 절연막이 개재되어 있다. 제어게이트(CG)에는 워드라인(WL)이 연결되고 드레인영역(D)에는 비트라인(BL)으로부터 공급되는 드레인전압이 결합되며 소오스영역(S)에는 공통소스(CS)로부터 공급되는 그라운드전위가 결합된다.
제어게이트(CG)와 부유게이트(FG)사이에는 부유캐패시턴스(CF)가 존재하며 부유게이트(FG)와 소스영역(S) 채널영역(C) 및 드레인영역(D)의 사이에는 각각 캐패시턴스 Cs, Cc, Cd가 존제한다. 제2도에 도시한 D-모드형 셀의 부유게이트전압(Vfg)은 결합비(coupling ratio,γ)와 부유게이트에 보존되어 있는 전하량 Qfg에 의해 표시할 수 있다.
즉, 16V의 Vp전압이 인가되는 "pass" 워드라인들(WL1,WL2)에 결합된 비선택비트라인(BL2)의 셀트랜지스터(TD1,TD2)들은 턴온상태로 있으므로 이들 샐들의 각 소스, 체널 및 드래인의 전위는 소거억제전압(Vei)이고 Qfg에 의한 Vfg의 전위변화-γe(Vt-Vto)이므로,
로 표시된다. 그러므로 터널산화막 양단에 걸리는 전압차(Vtox)는
Vtox = Vfg - Vei ------------------------------(2)
γe(Vp-Vt) - γe(Vei-Vto)
으로 표시된다. 그러므로 식(2)에 비선택비트라인(BL2)의 비선택셀(TD1,TD2)의 Vp에 의한 원치 않은 소거동작은 셀의 초기 스레쉬홀드전압(Vto)이 네가티브일수록, Vei가 클수록, Vp가 낮을수록 발생되지 않는다는 것을 알 수 있다.
또한, 개소동작시 선택비트라인(BL1)의 선택셀(TD3)의 터널산화막 양단에 걸리는 전압차(Vtox)는
vtox = Vp -Vfg ------------------------------ (3)
= Vp + γp (Vt -Vto) - γp'Vp
으로 표시된다. 그러므로 Vto가 네가티브일수록 Vtox가 커져 개서동작이 쉽게 됨을 알 수 있다.
이와 같은 이론적 배경하에 결합비 γ=0.6, Vto=-3V, Vei=6V인 D-모드형 셀을 제작하고 측청결과 Vp=16V, Ve=20V일 경우 랜덤한 워드라인별 개서동작이 가능하였다. 제4도에 제2도의 우수번째 워드라인들(WL2,WL4,WL6,WL8)에 결합된 셀들을 10msec동안 소거시킨 후 각 셀들의 I-V 특성곡선을 제4도에 도시하였다. 이와 같은 D-모드형 셀 EEPROM은 시로타의 EEPROM에 비해 랜덤하게 셀들을 개서하고 소거할 수 있고 동작상의 인터페이스를 제거할 수 있었으나 EEPROM의 고집적화 추세에 따라 중요시되는 셀간 소거/개서동작의 균일성(uniformity)과 신뢰성(reliability) 측면에서 또다른 문제점을 가지고 있음을 반견하였다.
제5도는 8bit D-모드형 셀어레이의 초기 I-V특성곡선이고 제6도는 제5도의 상태에서 셀들을 Ve=20V에서 소거시킨 후의 I-V특성곡선이고, 제7도는 제5도의 상태에서 각 셀을 Vp=16V에서 10msec동안 프로그램시킨 후의 I-V특성곡선을 나타낸다. 제7도에서 워드라인(WL1)에 결합된 셀트랜지스터(TD1)가 나머지 셀트랜지스터(TD2∼TD8)에 비해 과도하게 프로그램된 것을 알 수 있다. 이는 개서동작시 첫번째 셀트랜지스터의 드래인에 전달되는 개서전압(Vp)과 나머지 셀트랜지스터들의 드레인에 전달되는 개서진압이 차이를 갖기 때문이다. 즉, 제2도에서 비트라인(BL1)의 셀트랜지스터(TD1)에 개서할 경우 비트라인(BL1)에 가해지는 개서전압(Vp)은 Vp가 가해지는 제1선택라인(SL1)에 결합된 제1선택트랜지스터(ST1)를 통해서 셀트랜지스터(TD1)의 드레인에 전달된다. 이때 드레인에 전달되는 전압 Vd1은 선택트랜지스터(SL1)에 의해 결정된다. 여기서 선택트랜지스터(SL1)는 드레인과 게이트에 동일전위의 Vp가 인가되므로 포화영역에서 동작하므로 셀트랜지스터(TD1)의 드레인전압(Vd1)은
Vd1=Vp-Vts ----------------------- ------(4)
(Vts:선택트랜지스터의 스레쉬홀드전압)
으로 표시된다. 마찬가지로 두번째 셀트랜지스터(TD2)의 드레인전압(Vd2)은 첫번째 셀트랜지스터(TD1)에 의해 결정되며 Vd1>Vfg-Vtc이므로 두번째 셀트랜지스터(TD2)의 드레인전압(Vd2)은
Vd2=Vgf-Btc -----------------------------(5)
(Vfg, Vtc : 셀트랜지스터(TD1)의 부유게이트전압 및 스레쉬홀드전압)
으로 표시된다. 또한, 세번째 셀트랜지스터(TD3)의 드레인전압(Vd3)은 TD1, TD2이 소거되어 있는 상태가 일정할 경우 TD1, TD2의 Vfg, Vtc가 동일하므로 Vd3=Vd2로 표시된다. 즉 세번째 이후의 셀트랜지스터들의 드래인전압은 두번째 셀트랜지스터의 드래인전압(Vd2)과 동일하다.
이해를 돕기 위해 개서동작시 각 노드의 전압을 계산하여 보면 다음과 같다. 계산의 편의를 위해 제1선택트랜지스터의 Vtso와 소거된 셀트랜지스터들의 부유게이트에서 Vto를 0.6V로 가정하였으며, 실제로 같은 스레쉬홀드전압을 갖는 D-모드형 셀어레이를 제작하여 측정한 결과 백바이어스에 의해 비트라인에 16V가 유도될 경우 콘트롤게이트에서의 스레쉬홀드전압은 2V이고 소거된 셀의 Vtc가 부유게이트에서 0.6V일 경우 콘트롤게이트에서는 1V이고 백바이어스가 16V일 경우에는 바디효과에 의해 스레쉬홀드전압은 2V임을 알 수 있다.
따라서 식(4)에 의해 Vd1은
Vd1 = 16V - 2V = 14V
이다. 그리고 소거된 셀의 Vfg는
Vfg=γe·Vp-γe·(Vt-Vto) +(1-γe)Vp -------------(6)
에 의해 Vfg=0 6×16-0.6×(1-(-3))+(1-0.6)×16=13.6V임을 알 수 있고 식(5)에 의해 Vd2=13.6-2=11.6V이다. 이상의 측정결과와 계산에 의해 Vd1과 Vd2∼Vd8사이의 전압차가 개서동작시 셀의 균일성을 저해한다는 것을 알 수 있었다. 즉, 소거시 콘트롤게이트전압을 Ve라 하면 소거시 부유게이트전압 Vfg는
Vfg=γeㆍVe-γeㆍ(Vt-Vto)----------------------(7)
이므로 기판전위를 Vsub라 할 때 터널산화막 양단에 걸리는 전압차(Vtox)는
Vtox=Vfg-Vsub -----------------------------(8)
= γeㆍVe-γe(Vt-Vto)
로 표시된다. 그러므로, 제7도에서 셀트랜지스터들(TD2∼TD8)의 개서시 스레쉬홀드전압 Vtc는 -2V이고 과잉개서된 셀트랜지스터(TD1)의 스레쉬홀드전압 Vtc는 -4V이다. 초기 스레쉬홀드전압(Vtco)는 -3V이므로 식(8)에 의해 셀트랜지스터들(TD2∼TD8)의 터널산화막에 가해지는 전압차(Vtox)는 Vtox=0.6×20-0.6×(-2-(-3)) =11,4V임에 비해 셀트랜지스터(TD1)의 전압차(Vtox)는 Vtox=0.6×20-0.6×(-4-(-3))=12.6V임을 알 수 있다.
따라서, 과잉개서된 셀트랜지스터(TD1)는 개서 및 소거시 다른 셀트랜지스터들에 비해 터널산화막 양단에 높은 전압이 가해지게 되므로 첫번째 셀의 터널산화막의 수명을 단축시키는 폐단이 있었다. 또한, 과잉개서가 과도할 경우 과잉개서된 셀을 정상적으로 개서된 셀에서 요구되는 소거시간동안에 소거가 충분히 되지 않고 개서된 상태로 남게될 가능성이 있으며, 따라서 과잉개서된 셀을 층분히 소거시키기 위해 소거전압을 높이거나 소거시간을 연장시킬 경우에는 정상적으로 개서된 셀들을 과잉소거시키게 되는 문제점이 야기되게 된다.
이러한 과잉소거시에는 제2도에 도시한 셀트트랜지스터들(TD2∼TD8)이 과잉소거로 인해 5V이상의 높은 스레쉬홀드전압을 갖게 된다. 이후 TD3∼TD8을 개서시켜 데이타저장을 완료한 다음 개서된 TD3의 테이타를 독출한 후, 비트라인(BL1)에 l.5V, SL1, WL1, WL2, WL4∼WL8 및 SL2에 5V를 인가하고 선택된 WL3을 0V고 하면 BL1에 가해준 전압이 TD3의 드레인에 전달되고 TD3이 턴온되어 비트라인(BL1)으로부터 공동소스(CS)로 전류흐름이 형성됨으로써 이러한 전류흐름을 비트라인 감지증폭기에서 감지되어야 한다. 그리나 TD2가 과잉소거되어 스레쉬홀드전압이 5V이상으로 되어 있으므로 TD2가 결합된 워드라인(WL2)의 5V로는 TD2가 턴온되지 못하므로 TD2에 의해 비트라인으로부터 공통소스로 전류통로가 형성되지 못하여 올바른 데이타의 독출동작이 이루어지지 못하게 된다.
이상과 같이 종래의 D-모드형 EEPROM은 첫번째 셀과 나머지 셀들에 가해지는 개서전압차로 인해 첫번째 셀이 나머지 셀들에 비해 과잉개서되는 문제점 때문에 인해 수명이 단축되거나 신뢰성 저하의 패단이 있었다.
따라서 본 발명에서는 D-모드형 EEPROM의 과잉개서문제를 개선하기 위해 과잉개서를 방지하기 위한 것이다. 과잉개서를 방지하기 위해 본 발명에서는 8개의 셀트랜지스터의 드레인에 가해지는 개서전압을 균일하게 공급하고자 한다.
하나의 접근은 제1선택트랜지스터와 첫번째 셀트랜지스터의 사이에 더미셀트랜지스터를 추가하는 것이고, 다른 하나의 접근은 개서동작시 비트라인에 가해지는 개서전압 Vp을 패스전압(Vps)보다 낮추어 공급함으로써 제1선택트랜지스터를 선형영역에서 동작되도록 한다는 것이다. 도면을 참조하여 구체적으로 실시예를 설명하면 다음과 같다.
제8도는 본 발명에 의한 첫번째 접근인 더미셀을 구비한 D-모드형 EEPROM의 셀어레이를 나타낸 도면이다. 제8도에서는 종래의 D-모드형 EEPROM의 셀어레이에 있어서, 제1선택트랜지스터(ST1)와 데이타를 저장하기 위한 8개의 셀트랜지스터(TD1∼TD8)중 비트라인으로부터 첫번째 셀트랜지스터(TD1)와의 사이에 더미셀트랜지스터(TD0)를 개제한 것이다.
즉 하나의 NAND형 셀어레이는 8개의 셀트랜지스터와 더미셀트랜지스터를 포함한 총 9개의 셀트랜지스터로 형성된다. 이중 첫번째 셀트랜지스터(TD0)는 실제 데이타를 저장하기 위한 스토리지셀이 아닌 개서전압 균일을 위한 더미셀로써 소거상태로 유지시킨다. 그러므로 개서동작시 두번째 셀트랜지스터(TD1)의 드레인단자에 가해지는 전압(Vd2)은 Vfg(TD0의 부유게이트전압)에서 Vto(TD0의 스레쉬홀드전압)을 뺀 전압으로 된다. 그리고 나머지 셀트랜지스터(TD2∼TD8)의 각 드레인전압(Vd3∼Vd8)은 TD1의 드레인전압(Vd2)과 동일하게 유지된다.
따라서, 실제 데이타가 저장되는 셀트랜지스터(TD1∼TD8)의 개서전압은 균일하게 유지되므로 과잉프로그램현상을 제거할 수 있다. 제8도의 NAND형 셀어레이의 두번째 셀트랜지스터(TD1)의 선택시 각 동작모드별 동작전압을 다음 <표 3>에 나타낸다.
[표 3]
제9도는 제8도의 BL1의 TD0를 소거상태로 유지시키면서 TD1∼TD8을 Vp=Vps=16V로 10msec 동안 프로그램시킨 후 각 셀트랜지스터의 드레인전류대 게이트소오스전압 특성그래프를 나타낸 것이다. 즉 제9도에서 소거상태인 TD0를 제외하고는 TD1∼TD8은 모두 균일하게 프로그램된 것을 알수 있다.
제10도는 본 발명에 의한 다른 실시예를 나타낸 도면이다. 다른 실시예에서는 상술한 일실시예의 더미셀을 사용하지 않고 Vpass보다 낮은 Vp을 발생시켜 ST1의 게이트 즉, SL1에는 Vpss를, 비트라인에는 Vp을 공급함으로써 ST1을 선형영역에서 동작시킨다. 따라서 TD1의 드레인전압 Vd,(Vd1<VPs-VT)을TD2의 드레인전압 Vd2와 거의 동일하게 조정할 수 있다. 제10도에서 참조번호 10은 고압발생회로, 참조번호 20은 패스전압(Vps) 발생회로, 참조번호 30은 개서전압(Vp) 발생회로이다.
고압발생회로 10은 잘 알려진 회로로서, 전원전압 Vcc(5V 또는 12V)으로부터 다단차지 펌핑회로(10A)에 의해 고압을 발생하고 출력클램핑회로(10B)에 의해 원하는 레벨의 전압을 출력한다. 다단차지펌핑회로(10A)는 펌핑회로(PM1∼PMn)를 직렬 연결한 것으로서, 덤핑회로 PM1은 클럭(ψ1)의 로우상태에서 M0S다이오드(M1)를 통해 M0S캐패시터(C1)에 전하를 충전하며, M0S캐패시터(C1)에 충전된 전하를 하이상태에서 MOS다이오드 M2를 통해 MOS캐패시터 C2로 펌핑한다. MOS캐패시터(C2)에 충전된 전하는 클럭()의 하이상태에서 MOS다이오드(M3)를 통해 다음단에 펌핑한다. 출력클램핑회로(10B)는 n개의 M0S다이오드를 직렬연결한 것으로서, M0S트랜지스터의 스레쉬홀드전압(VT)의 n배이상의 출력전압을 클램핑한다. 따라서 출력전압 Vpp은
Vpp=nVT
로 표시된다.
패스전압(Vps) 발생회로(20)는 고압발생회로(10)의 출력전압(Vpp)을 재펌핑하여 패스전압(Vps)을
VpS = Vpp +nVT
로 발생한다. 즉, 고압발생회로(10)의 출력전류는 클럭 ψ2의 로우상태에서 MOS트랜지스터(21)를 통해 MOS캐패시터(22)에 충전되고, 하이상태에서 MOS캐패시터(22)에 충전된 전하를 MOS다이오드(23)를 통해 출력노드(24)에 펌핑한다. 출력노드(24)의 전압(VpS)이 Vpp+nVT이상이 되면 n개의 MOS다이오드 직렬구성으로 된 클램핑수단(25)를 통해 입력노드(26)에 전하를 바이패스시킴으로써 패스전압(Vps)을 Vpp+nVT로 일정하게 유지한다.
개서전압(Vp) 발생회로(30)는 고압발생회로(10)의 출력전압(Vpp)를 재펌핑하여 개서전압(Vp)을
Vp = Vpp + VT
로 발생한다. 개서전압발생회로(30)는 패스전압발생회로(20)와 유사한 회로구성을 한다. 다만 개서전압(Vp)이 패스전압(Vps)보다 낮게 설정하기 위해 클램핑수단(25B)를 하나의 MOS다이오드로 구성한다. 따라서 개서전압과 패스전압간의 전압차는 패스전압 발생회로(20)의 클램핑수단(25A)의 MOS다이오드 갯수로 설정할 수 있다. 패스전압(Vps)은 선택된 셀(TD2)과 비트라인(BL1)사이의 라인(SL1,WL1)에 공급되고 개서전압(Vp)은 비트라인(BL1)에 공급된다. 따라서 제 1선택트랜지스터(ST1)는Vp<Vps-VT조건에 의해 선형영역에서 동작된다. 그러므로 셀트랜지스터(TD1)의 드레인전압 Vd1을 셀트랜지스터(TD2)의 드레인전압 Vd2와 거의 동일하게 할 수 있다.
제11도는 제10도의 다른 실시예에 있어서 Vp=12V, Vps=16V에서 10ms동안 프로그램시킨 후의 전류전압특성곡선을 나타낸 것으로서, 셀트랜지스터들(TD1∼TD8)의 프로그램상태가 균일하게 됨을 알 수 있다.
제11도는 제10도의 다른 실시예에 있어서, 패스전압발생수단(20)의 클램핑수단(25A)의 변형예를 나타낸다. 즉, 변형예에서는 패스전압(Vps)과 개서전압(Vp)의 차이를 소거상태의 셀트랜지스터의 셀 스레쉬홀드전압(Vtc)으로 설정한다.

Claims (10)

  1. 직렬연결된 복수의 메모리셀이 제l선택트랜지스터를 통해서는 비트라인에 연결되고 제2선택트랜지스터를 통해서는 공통소스라인에 연결되어 하나의 메모리 스트링을 이루고 이러한 복수의 메모리 스트링이 복수의 워드라인들과 한쌍의 스트링 선택라인을 공용하도록 구성된 낸드구조의 셀어레이를 가진 EEPROM에 있어서, 상기 직렬연결된 복수의 메모리셀들중 선택될 메모리셀과 제1선택트랜지스터 사이에 있는 각메모리셀들의 각 드레인전압을 프로그램시 균일하게 유지하기 위하여, 상기 제1선택트랜지스터와 직렬연결된 복수의 메모리셀 사이에 소거상태로 유지되는 더미셀을 구비하는 것을 특징으로 하는 NAND구조의 셀어레이를 가진 EEPROM.
  2. 제1항에 있어서, 상기 더미셀은 상기 메모리셀과 동일한 셀구조인 것을 특징으로 하는 NAND구조의 셀어레이를 가진 EEPROM.
  3. 제1항에 있어서, 상기 셀들의 초기 스레쉬홀드전압이 네가티브인 것을 특징으로 하는 NAND구조의 셀어레이를 가진 EEPROM.
  4. 제1항에 있어서, 상기 셀들의 초기 스레쉬홀드전압이 포지티브인 것을 특징으로 하는 NAND구조의 셀어레이를 가진 EEPROM.
  5. 직렬연결된 복수의 메모리셀이 제1선택트랜지스터를 통해서는 비트라인에 연결되고 제2선택트랜지스터를 통해서는 공통소스라인에 연결되어 하나의 메모리 스트링을 이루고 이러한 복수의 메모리 스트링이 복수의 워드라인들과 한쌍의 스트링 선택라인을 공용하도록 구성된 낸드구조의 셀어레이를 가진 EEPROM에 있어서, 상기 제1선택트랜지스터가 프로그램시 선형영역에서 동작하도록 상기 한쌍의 스트링 선택라인중 상기 제1선택트랜지스터의 게이트가 연결된 스트링 선택라인에 가해지는 패스전압과 제1선택트랜지스터의 스레쉬홀드전압을 뺀값보다 낮은 개서전압을 상기 비트라인에 공급하기 위한 패스 및 개서전압 발생수단을 구비한 것을 특징으로 하는 NAND구조의 셀어레이를 가진 EEPROM.
  6. 제5항에 있어서, 상기 패스 및 개서전압 발생수단은 외부 전원전압을 입력하여 고전압을 발생하기 위한 고압발생회로; 상기 고압발생회로의 출력전압을 입력하여 상기 개서전압을 발생하기 위한 개서전압발생회로; 상기 고압발생회로의 출력전압을 입력하여 상기 개서전압보다 높은 패스전압을 발생하기 위한 패스전압 발생회로를 구비한 것을 특징으로 하는 NAND구조의 셀어레이를 가진 EEPROM.
  7. 상기 제5항에 있어서, 상기 고압발생회로는 외부전원공급단자에 가해지는 전류를 제1클럭펄스에 응답하여 펌핑하기 위한 펌프수단을 종속연결한 다단차지펌프회로와, 상기 다단차지펌프회로의 출력전압을 소정레벨로 클램핑하기 위한 출력클램핑회로를 구비한 것을 특징으로 하는 NAND구조의 셀어레이를 가진 EEPROM.
  8. 상기 제5항에 있어서, 상기 패스 및 개서전압 발생수단은 각각 상기 고압발생회로의 출력전류를 입력하기 위한 전달트랜지스터와, 상기 전달트랜지스터를 통해서 유입되는 전류를 제2클럭펄스에 응답하여 충전하기 위한 펌프캐패시터와, 상기 펌프캐패시터의 충전된 전류를 상기 비트라인에 공급하기 위한 펌프다이오드와, 출력단자에 가해지는 전압을 소정레벨로 클램핑하기 위한 클램핑수단을 구비한 것을 특징으로 하는 NAND구조의 셀어레이를 가진 EEPROM.
  9. 제8항에 있어서, 상기 패스전압 발생수단의 클램핑수단의 클램핑레벨은 상기 개서전압 발생수단의 클램핑수단의 클램핑레벨보다 높은 것을 특징으로 하는 NAND구조의 셀어레이를 가진 EEPROM.
  10. 제9항에 있어서, 상기 패스 전압발생수단의 클램핑수단은 입력단자와 출력단자 사이에 직렬연결된 M0S다이오드 및 소거상태의 메모리셀 다이오드로 구성되고, 상기 개서전압 발생수단의 클램핑수단은 입력단자와 출력단자 사이에 연결된 MOS다이오드로 구성된 것을 특징으로 하는 NAND구조의 셀어레이를 가진 EEPROM.
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Publication number Priority date Publication date Assignee Title
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100363553B1 (ko) * 2001-01-09 2002-12-05 삼성전자 주식회사 더미 패턴 영역을 가지는 낸드형 플래시 메모리 장치
KR100691384B1 (ko) * 2006-03-27 2007-03-12 삼성전자주식회사 절연막의 열화를 완화시키는 구조의 셀스트링을 가지는불휘발성 반도체 메모리 장치
JP2008135100A (ja) 2006-11-28 2008-06-12 Toshiba Corp 半導体記憶装置及びそのデータ消去方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272049B2 (en) 2005-09-09 2007-09-18 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device having uniform operational characteristics for memory cells
US7518920B2 (en) 2006-01-09 2009-04-14 Samsung Electronics Co., Ltd. Flash memory device including a dummy cell
US8149620B2 (en) 2006-01-09 2012-04-03 Samsung Electronics Co., Ltd. Flash memory device having dummy cell
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