KR20010044901A

KR20010044901A - 읽기 시간을 줄일 수 있는 불휘발성 반도체 메모리 장치

Info

Publication number: KR20010044901A
Application number: KR1019990047958A
Authority: KR
Inventors: 이석헌; 권석천
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-11-01
Filing date: 1999-11-01
Publication date: 2001-06-05
Also published as: KR100319558B1; JP4426082B2; JP2001143489A; US6434042B1

Abstract

여기에 개시되는 반도체 메모리 장치는 비트 라인들로 각각 로드 전류를 공급하기 위한 로드 트랜지스터들을 갖는 페이지 버퍼들, 그리고 상기 로드 트랜지스터들의 게이트들에 공통으로 연결되고 2개의 방전 경로들을 갖는 로드 제어 회로를 포함한다. 상기 로드 제어 회로는 읽기 동작 동안 상기 게이트들에 인가될 게이트 전압이 목표 전압보다 높을 때 상기 방전 경로들을 통해 상기 게이트 전압을 방전하고, 상기 게이트 전압이 목표 전압에 도달할 때 상기 방전 경로들 중 하나를 통해 상기 게이트 전압을 방전한다. 이러한 노드 제어 구조에 따르면, 빠른 시간 내에 상기 게이트 전압을 목표 전압으로 설정할 수 있다.

Description

읽기 시간을 줄일 수 있는 불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE WHICH IS CAPABLE OF REDUCING READ TIME}

본 발명은 반도체 메모리 장치들에 관한 것으로서, 구체적으로는 페이지 버퍼들을 구비한 반도체 메모리 장치에 관한 것이다.

데이터를 저장하는 반도체 메모리 장치들은 일반적으로 휘발성 메모리 장치들 또는 불휘발성 메모리 장치들로 분류될 수 있다. 휘발성 메모리 장치들은 전원이 차단될 때 저장된 데이터를 잃는다. 하지만, 불휘발성 메모리 장치들은 전원이 차단될 때 조차 저장된 데이터를 유지한다. 그러므로, 불휘발성 메모리 장치들은 전원이 갑자기 차단될 가능성이 있는 분야에서 널리 사용된다.

일반적인 불휘발성 메모리 장치들은 전기적으로 소거 및 프로그램 가능한 독출 전용 메모리 (EEPROM) 장치를 포함하며, 통상적으로 플래시 메모리 장치라 불린다. 플래시 메모리 장치들은 P형 반도체 기판, N형의 소오스 및 드레인 영역들, 소오스 및 드레인 영역들 사이의 채널 영역, 전하를 저장하기 위한 부유 게이트, 그리고 상기 부유 게이트 상에 위치한 제어 게이트를 갖는 플래시 EEPROM 셀들을 포함한다. 플래시 메모리 장치의 동작은 프로그램, 소거 및 읽기를 포함하는 3개의 모드들로 구분된다.

일반적으로, 플래시 EEPROM 셀에 데이터를 저장하기 위해서는, 플래시 EEPROM 셀을 소거한 후 셀에 대한 프로그램 동작이 수행된다. 소거 동작은 제어 게이트에 0V을 인가하고 반도체 기판에 고전압 (예를 들면, 20V)을 인가함으로써 이루어진다. 이러한 전압 조건에 의하면, F-N 터널링 (Fowler-Nordheim tunneling)이라 불리는 메커니즘에 의해서 부유 게이트에 축적된 음의 전하가 터널링 산화막을 통해서 반도체 기판으로 방출된다. 이는 플래시 EEPROM 셀 트랜지스터의 실효 문턱 전압 (Vth)이 음의 전압을 갖게 하며, 상기 셀 트랜지스터는 읽기 동작 동안 소정의 읽기 전압 (Vread)이 제어 게이트에 인가될 때 (즉, Vth〈Vread) 도전 상태 (conductive state) 즉, "온" 상태가 된다. 소거 상태로 알려진 상태에서, EEPROM 셀이 로직 '1' (또는, 로직 '0')을 저장한다고 한다.

플래시 EEPROM 셀의 프로그램 동작은 제어 게이트에 고전압 (예를 들면, 18V)을 인가하고 소오스, 드레인, 및 반도체 기판에 0V를 인가함으로써 이루어진다. 이러한 전압 조건에 의하면, F-N 터널링에 의해서 부유 게이트에 음의 전하들이 축적된다. 이는 플래시 EEPROM 셀 트랜지스터의 실효 문턱 전압 (Vth)이 양의 전압을 갖게 하며, 상기 셀 트랜지스터는 읽기 동작 동안 소정의 읽기 전압 (Vread)이 제어 게이트에 인가될 때 (즉, Vth〉Vread) 비도전 상태 (nonconductive state) 즉, "오프" 상태가 된다. 프로그램 상태로 알려진 상태에서, EEPROM 셀이 로직 '0' (또는, 로직 '1')을 저장한다고 한다.

앞서 설명된 프로그램 및 소거 동작에 대한 상세한 설명이 U.S. Patent No. 5,841,721에 "MULTI-BLOCK ERASE AND VERIFICATION IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND A METHOD THEREOF"라는 제목으로 게재되어 있으며, 레퍼런스로 포함한다.

상기 EEPROM 셀의 독출 동작은 일반적으로 동일한 EEPROM 셀들 또는 메모리 셀들의 행을 연결하는 워드 라인을 통해서 상기 제어 게이트에 읽기 전압을 인가하고 동일한 EEPROM 셀들의 열을 연결하는 비트 라인을 통해서 상기 드레인 영역에 로드 전류를 공급함으로써 이루어진다. 이때, 소오스 영역은 접지 된다. 만약 프로그램되었다면, EEPROM 셀은 셀 전류를 전도하지 않고 그것에 연결된 비트 라인의 전압은 소정 전압 이상으로 높아질 것이다. 하지만, 만약 프로그램되지 않았다면 (또는 소거되었다면), EEPROM 셀은 많은 셀 전류를 전도하고 비트 라인의 전압은 셀을 통해서 접지 전압으로 낮아질 것이다. 그러므로, 비트 라인 전압 (또는 전류)을 감지함으로써, EEPROM 셀의 프로그램된 상태 (즉, 1 또는 0)가 결정될 것이다.

EEPROM 셀들을 포함하는 낸드형 플래시 메모리 장치의 일예가 도 1에 도시되어 있다. 도 1의 메모리 장치는 복수 개의 스트링들 (30)을 갖는 어레이 (10)를 포함한다. 각 스트링 (30)은 대응하는 비트 라인 (BLi) (i=0∼1023)에 일 전류 전극이 연결된 스트링 선택 트랜지스터 (SST)의 다른 전류 전극과 공통 소오스 라인 (CSL)에 일 전류 전극이 연결된 접지 선택 트랜지스터 (GST)의 다른 전류 전극 사이에 직렬 연결된 복수의 EEPROM 셀 트랜지스터들 (Mj) (j=0∼15)로 구성된다. 상기 스트링 선택 트랜지스터 (SST)의 게이트는 스트링 선택 라인 (SSL)에 연결되고, 상기 접지 선택 트랜지스터 (GST)의 게이트는 접지 선택 라인 (GSL)에 연결되며, EEPROM 셀 트랜지스터들 (M0∼M15)의 제어 게이트들은 대응하는 워드 라인들 (WL0∼WL15)에 각각 연결된다. 상기 라인들 (SSL, WL0∼WL15, GSL)은 행 디코더 회로 (20)에 연결되어 있다.

이 분야에 숙련된 자들에게 잘 알려진 바와 같이, 읽기 동작은 도 1의 페이지 버퍼들 (40)을 이용하여 수행되며, 상기 페이지 버퍼는 U.S. Patent No. 5,761,132에 "INTEGRATED CIRCUIT MEMORY DEVICES WITH LATCH-FREE BUFFERS THEREIN FOR PREVENTING READ FAILURES"라는 제목으로 게재되어 있으며, 레퍼런스로 포함한다. 그러한 읽기 동작은 도 2에 도시된 타이밍도에 따라 제어된다.

상기 읽기 동작이 시작되면, 도 2에 도시된 바와 같이, 신호들 (SBL, DCB)은 로우-하이 천이 (low-to-high transition)를 갖는다. 이로 인해서, 페이지 버퍼들 (40)의 NMOS 트랜지스터들 (42, 43)이 턴 온되고, 감지 노드들 (S0)은 로직 로우 레벨 (예를 들면, 접지 전압 레벨)로 방전된다. 그리고, 공핍형 트랜지스터들 (48)을 통해 감지 노드들 (S0)에 각각 연결된 비트 라인들 (BL0∼BL1023) 역시 로직 로우 레벨로 방전된다.

이때, 스트링 및 접지 선택 라인 신호들 (SSL, GSL)과 비선택된 워드 라인들 (예를 들면, WL1∼WL15)은 행 디코더 회로 (20)를 통해 읽기 동작을 수행하기 위한 소정의 전압 (Vr)으로 구동된다. 이와 동시에, 신호들 (Olatch, Osae)과 선택 워드 라인 (예를 들면, WL0)은 접지 전압 레벨로 유지되고, 신호 (Oblsh)는 로직 하이 레벨 (예를 들면, 전원 전압 레벨)로 유지된다. 이러한 조건 하에서, 노드 (A0)는 PMOS 트랜지스터들 (51, 52)을 통해 로직 하이 레벨 즉, 전원 전압 레벨로 유지되며, 상기 노드 (A0)는 도 1에 도시된 바와 같이 비트 라인들 (BL0∼BL1023)에 각각 연결된 PMOS 트랜지스터들 (41) (각각이 로드 트랜지스터로서 동작함)의 게이트들에 공통으로 연결되어 있다.

그 다음에, 신호 (Osae)가 로직 로우 레벨에서 로직 하이 레벨로 천이함에 따라, PMOS 트랜지스터 (51)는 턴 오프되고, NMOS 트랜지스터 (54)는 턴 온된다. 그 결과, 상기 노드 (A0)는 NMOS 트랜지스터들 (53, 54)을 통해 전원 전압 레벨에서 특정 전압 레벨 (예를 들면, 1.2V)로 낮아진다. 여기서, 트랜지스터 (53)의 게이트에는 약 0.8V의 전압 (Vref)이 인가된다. 이는 로드 트랜지스터들로서 동작하는 각 페이지 버퍼 (40)의 PMOS 트랜지스터 (41)가 약간 도전되게 한다. 결과적으로, 비트 라인들 (BL0∼BL1023) 각각은 대응하는 PMOS 트랜지스터들 (41)을 통해 흐르는 로드 전류를 공급받는다.

각 비트 라인 (BL0∼BL1023)으로 로드 전류가 공급되면, 각 비트 라인에 유기되는 전압은 대응하는 셀 트랜지스터의 상태에 따라 다르다. 예를 들면, 임의의 플래시 EEPROM 셀이 프로그램된 경우, 셀의 문턱 전압 (Vth)이 워드 라인 전압 (예를 들면, 0V)보다 높기 때문에 로드 전류는 비트 라인 상에 축적되며, 그 결과 비트 라인의 전압 레벨은 소정 전압 (예를 들면, 0.9V) 이상으로 높아진다. 이로 하여금, 공핍형 트랜지스터 (48)는 셧 오프되고, 감지 노드 (S0)는 거의 전원 전압 레벨까지 높아진다. 이에 반해서, 셀이 소거된 경우, 셀의 문턱 전압 (Vth)이 워드 라인 전압보다 낮기 때문에 로드 전류는 셀을 통해 공통 소오스 라인 (CSL)으로 방전되며, 그 결과 비트 라인 및 감지 노드 (S0) 모두 접지 전압 레벨이 된다.

이후, 신호 (Olatch)가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때, 각 래치 (LT)의 노드 ()는 감지 노드 (S0)의 전압 레벨에 따라 변화된다. 즉, 전자의 경우에 있어서, NMOS 트랜지스터들 (46, 47)이 턴 온되기 때문에, 노드 ()는 트랜지스터들 (46, 47)을 통해 접지된다. 반면에, 후자의 경우에 있어서, NMOS 트랜지스터 (46)가 턴 오프되기 때문에, 노드 ()는 초기에 설정된 레벨로 유지된다.

앞서 설명된 바와 같은 읽기 동작에 소요되는 시간 즉, 읽기 시간 (T1)은, 도 2를 참조하면, 노드 (A0)의 전압을 요구되는 전압 레벨까지 설정하는 데 필요한 시간 (T2)에 영향을 받는다. 좀 더 구체적으로 설명하면, 상기 노드 (A0)가 한 페이지에 대응하는 비트 라인들 (BL0∼BL1023)로 로드 전류를 공급하기 위한 PMOS 트랜지스터들 (41)의 게이트들에 공통으로 연결되어 있기 때문에, 상기 노드 (A0)의 로딩 즉, 저항 및 정전 용량이 매우 크다. 이러한 이유 때문에, 로드 제어 회로 (50)를 구성하는 2개의 PMOS 트랜지스터들 (51, 52) 및 2개의 NMOS 트랜지스터들 (53, 54)을 이용하여 전원 전압으로 충전된 노드 (A0)를 특정 전압 (1.2V)까지 낮추기 위해서 많은 시간이 소요된다. 이는 0.8V의 게이트 전압이 인가되는 NMOS 트랜지스터 (53)에 의해서 제한되기 때문이다.

그러므로, 요구되는 시간 내에 노드 (A0)의 전압을 목표 전압 레벨 (1.2V)까지 낮출 수 없기 때문에, 비트 라인으로 충분한 로드 전류를 공급할 수 없다. 결과적으로, 정상적인 읽기 동작을 보장하기 위해서는 읽기 시간을 늘려야 한다. 또는, 충분한 로드 전류를 공급하기 위해서는 노드 (A)의 전압 설정 시간 (T2)이 길어져야 하며, 이는 읽기 시간의 증가 (동작 속도의 저하) 원인이 된다.

본 발명의 목적은 동작 속도가 향상되도록 읽기 시간을 줄일 수 있는 불휘발성 반도체 메모리 장치를 제공하는 것이다.

도 1은 종래 기술에 따른 로드 제어 회로를 구비한 낸드 플래시 메모리 장치를 보여주는 회로도;

도 2는 읽기 동작시 도 1에서 사용되는 신호들의 타이밍을 보여주는 도면;

도 3은 본 발명에 따른 로드 제어 회로를 구비한 낸드 플래시 메모리 장치의 바람직한 실시예; 그리고

도 4는 읽기 동작시 도 3에서 사용되는 신호들의 타이밍을 보여주는 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

10 : 어레이 20 : 행 디코더

30 : 스트링 40 : 페이지 버퍼

50, 100 : 로드 제어 회로

상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명의 신규한 메모리 장치에는 비트 라인들에 각각 연결된 페이지 버퍼들이 제공되며, 상기 페이지 버퍼들 각각은 읽기 동작시 대응하는 비트 라인들로 로드 전류를 공급하기 위한 로드 트랜지스터를 포함한다. 상기 페이지 버퍼들의 로드 트랜지스터들의 게이트들이 공통으로 연결된 노드에는 로드 제어 회로가 연결되어 있다. 상기 로드 제어 회로에는 서로 다른 방전 능력을 갖는 방전 경로들이 제공되며, 상기 방전 경로들은 읽기 동작시 상기 노드의 전압이 목표 전압보다 높은 지의 여부에 따라 선택적으로 노드의 전압을 방전한다. 이러한 로드 제어 회로에 의하면, 노드의 전압이 목표 전압보다 높을 때 방전 경로들을 모두 형성함으로써, 노드의 전압을 설정하는 데 필요한 시간을 단축할 수 있다.

본 발명의 바람직한 실시예를 참조도면들에 의거하여 이하 상세히 설명한다.

도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 장치가 도시되어 있다. 도 3에 있어서, 도 1의 구성 요소들과 동일한 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다. 읽기 동작시 비트 라인들 (BL0∼BL1023)로 각각 일정한 로드 전류를 공급하기 위한 페이지 버퍼들 (40)의 PMOS 트랜지스터들 (41)의 게이트 전압을 제어하는 로드 제어 회로 (100)가 궤환 스킴 (feedback scheme)을 이용하여 구성된다는 점에서 도 3의 메모리 장치는 도 1의 그것과 다르다. 본 발명에 따른 로드 제어 회로 (100)는 PMOS 트랜지스터들 (41)의 게이트들이 공통으로 연결된 노드 (A0)에 연결되며, 제 1 및 제 2 방전부들 (120, 140), 목표 전압 발생부 (160), 그리고 비교부 (180)를 포함한다.

상기 제 1 방전부 (120)는 2개의 PMOS 트랜지스터들 (121, 122)과 2개의 NMOS 트랜지스터들 (123, 124)로 구성된다. 상기 PMOS 트랜지스터 (121)의 게이트는 감지 활성화 신호 (Osae)에 연결되고, 소오스는 전원 전압에 연결된다. 소오스가 트랜지스터 (121)의 드레인에 연결된 PMOS 트랜지스터 (122)는 노드 (A0)에 공통 연결된 게이트 및 드레인을 갖는다. NMOS 트랜지스터들 (123, 124)은 노드 (A0)와 접지 사이에 직렬 연결되며, 트랜지스터들 (123, 124)의 게이트들은 약 0.8V의 기준 전압 (Vref)과 신호 (Osae)에 각각 연결되어 있다. 상기 제 2 방전부 (140)는 노드 (A0)와 접지 사이에 직렬 연결된 NMOS 트랜지스터들 (141, 142)로 구성된다. 트랜지스터 (141)의 게이트는 비교부 (180)로부터 출력된 비교 신호 (COM)에 연결되며, 트랜지스터 (142)의 게이트는 신호 (Osae)에 연결되어 있다.

상기 목표 전압 발생부 (160)는 2개의 PMOS 트랜지스터들 (161, 162)과 2개의 NMOS 트랜지스터들 (163, 164)로 구성된다. 상기 PMOS 트랜지스터 (161)의 게이트는 감지 활성화 신호 (Osae)에 연결되고, 소오스는 전원 전압에 연결된다. 상기 트랜지스터 (161)는 제 1 방전부 (120)의 트랜지스터 (121)와 동일한 특성을 갖는다. 소오스가 트랜지스터 (161)의 드레인에 연결된 PMOS 트랜지스터 (162)는 노드 (T0)에 연결된 게이트 및 드레인을 갖는다. 상기 트랜지스터 (162)는 제 1 방전부 (120)의 트랜지스터 (122)와 동일한 특성을 갖는다. 그리고, NMOS 트랜지스터 (163)의 드레인은 노드 (R0)에 연결되고, 소오스는 NMOS 트랜지스터 (164)를 통해 접지된다. 트랜지스터들 (163, 164)의 게이트들은 약 0.8V의 기준 전압 (Vref)과 신호 (Osae)에 각각 연결된다. 여기서, 상기 트랜지스터 (163)는 제 1 방전부 (120)의 트랜지스터 (123)와 동일한 특성을 갖고, 상기 트랜지스터 (164)는 제 1 방전부 (120)의 트랜지스터 (124)와 동일한 특성을 갖는다. 이러한 구성에 따르면, 상기 목표 전압 발생부 (160)로부터 출력되는 목표 전압 즉, 노드 (R0)의 전압은 비교부 (180)의 기준 입력으로서 요구되는 로드 전류를 공급하기 위한 로드 트랜지스터들 (41)의 게이트 전압 (노드 (A0)의 전압, 1.2V)과 동일하게 설정된다.

상기 비교부 (180)는 노드 (A0)의 전압이 노드 (R0)의 전압보다 높은 지의 여부를 검출하여 즉, 노드들 (A0, R0)의 전압들을 비교하여 비교 신호 (COM)를 출력한다. 예컨대, 상기 노드 (A0)의 전압이 노드 (R0)의 전압보다 높을 때, 비교 신호 (COM)는 로직 하이 레벨 (예를 들면, 전원 전압 레벨)이 된다. 반면에, 상기 노드 (A0)의 전압이 노드 (R0)의 전압보다 낮을 때, 비교 신호 (COM)는 로직 로우 레벨 (예를 들면, 접지 전압 레벨)이 된다.

앞서 설명된 로드 제어 회로 (100)에 따르면, 읽기 동작시 신호 (Osae)가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때, 제 1 및 제 2 방전부들 (120, 140)을 통해 노드 (A0)의 전압이 방전된다. 이후, 노드 (A0)의 전압이 노드 (R0)의 전압과 동일하거나 그 보다 낮을 때 (또는, 노드 (A0)의 전압이 목표 전압에 도달할 때), 제 2 방전부 (140)의 방전 경로는 비교부 (180)에 의해서 차단된다. 이러한 궤환 스킴에 의하면, 종래 기술에 따른 설정 시간 (도 2 참조, T2)과 비교하여 볼 때, 노드 (A0)의 전압이 요구되는 전압까지 설정되는 데 소요되는 시간 (도 4 참조, T2')을 단축할 수 있다. 결과적으로, 읽기 시간 (도 4 참조, T2')을 줄일 수 있다 (동작 속도를 향상시킬 수 있다).

이하, 도 3에서 사용되는 신호들의 타이밍을 보여주는 도 4에 의거하여 본 발명에 따른 읽기 동작을 설명한다. 읽기 동작이 시작되면, 도 4에 도시된 바와 같이, 신호들 (SBL, DCB)은 로우-하이 천이 (low-to-high transition)를 갖는다. 이로 인해서, 페이지 버퍼들 (40)의 NMOS 트랜지스터들 (42, 43)이 턴 온되고, 감지 노드들 (S0)은 로직 로우 레벨 (예를 들면, 접지 전압 레벨)로 방전된다. 그리고, 공핍형 트랜지스터들 (48)을 통해 감지 노드들 (S0)에 각각 연결된 비트 라인들 (BL0∼BL1023) 역시 로직 로우 레벨로 방전된다.

이때, 스트링 및 접지 선택 라인 신호들 (SSL, GSL)과 비선택된 워드 라인들 (예를 들면, WL1∼WL15)은 행 디코더 회로 (20)를 통해 읽기 동작을 수행하기 위한 소정의 전압 (Vr)으로 구동된다. 이와 동시에, 신호들 (Olatch, Osae)과 선택 워드 라인 (예를 들면, WL0)은 접지 전압 레벨로 유지되고, 신호 (Oblsh)는 로직 하이 레벨 (예를 들면, 전원 전압 레벨)로 유지된다. 이러한 조건에 의하면, 노드 (A0)는 로드 제어 회로 (100)의 PMOS 트랜지스터들 (121, 122)을 통해 로직 하이 레벨 즉, 전원 전압 레벨로 유지된다. 마찬가지로, 노드 (R0) 역시 PMOS 트랜지스터들 (161, 162)을 통해 전원 전압 레벨로 유지된다.

그 다음에, 신호 (Osae)가 로직 로우 레벨에서 로직 하이 레벨로 천이함에 따라, 제 1 방전부 (120)의 PMOS 트랜지스터 (121)와 목표 전압 발생부 (160)의 PMOS 트랜지스터 (161)는 턴 오프되고, 제 1 방전부 (120)의 NMOS 트랜지스터 (124)와 목표 전압 발생부 (160)의 NMOS 트랜지스터 (164)는 턴 온된다. 그 결과, 노드들 (A0, R0)의 전압들이 대응하는 NMOS 트랜지스터들 (123, 124) 그리고 (163, 164)을 통해 방전되기 시작한다. 이와 동시에, 비교부 (180)는 노드 (A0)의 전압과 노드 (R0)의 전압을 비교한다. 이때, 노드 (R0)의 로딩이 노드 (A0)의 로딩에 비해 상당히 적기 때문에, 노드 (R0)의 전압은 노드 (A0)의 전압보다 빠르게 낮아진다. 그러므로, 비교부 (180)로부터 출력되는 신호 (COM)는 로직 하이 레벨이 된다. 이로 인해서, 제 2 방전부 (140)의 NMOS 트랜지스터 (141)가 턴 온되며, 노드 (A0)의 전압은 제 1 및 제 2 방전부들 (120, 140)을 통해 방전된다. 그 결과, 상기 노드 (A0)의 전압은, 도 4에 도시된 바와 같이, 전원 전압 레벨에서 특정 전압 레벨 (예를 들면, 1.2V)까지 빠르게 방전된다. 도 2 및 도 4에서 알 수 있듯이, 노드 (A0)의 전압이 요구되는 전압까지 설정되는 시간 (T2')은 종래 기술의 시간 (T2)보다 짧다.

이후, 로드 트랜지스터들로서 동작하는 각 페이지 버퍼 (40)의 PMOS 트랜지스터 (41)가 그렇게 설정된 노드 (A0)의 전압에 의해서 약간 도전된다. 결과적으로, 비트 라인들 (BL0∼BL1023) 각각은 대응하는 PMOS 트랜지스터 (41)를 통해 흐르는 로드 전류를 공급받는다. 각 비트 라인 (BL0∼BL1023)으로 로드 전류가 공급되면, 각 비트 라인에 유기되는 전압은 대응하는 셀 트랜지스터의 상태에 따라 다르다. 예를 들면, 임의의 플래시 EEPROM 셀이 프로그램된 경우, 셀의 문턱 전압 (Vth)이 워드 라인 전압 (0V)보다 높기 때문에 로드 전류는 비트 라인 상에 축적되며, 그 결과 비트 라인의 전압 레벨은 소정 전압 (예를 들면, 0.9V) 이상으로 높아진다. 이로 하여금, 공핍형 트랜지스터 (48)는 셧 오프되고, 감지 노드 (S0)는 거의 전원 전압 레벨까지 높아진다. 이에 반해서, 셀이 소거된 경우, 셀의 문턱 전압 (Vth)이 워드 라인 전압보다 낮기 때문에 로드 전류는 셀을 통해 공통 소오스 라인 (CSL)으로 방전되며, 그 결과 비트 라인 및 감지 노드 모두 접지 전압 레벨이 된다.

계속해서, 도 4에 도시된 바와 같이, 신호 (Olatch)가 로직 로우 레벨에서 로직 하이 레벨로 천이할 때, 노드 ()는 감지 노드 (S0)의 전압 레벨에 따라 변화된다. 즉, 전자의 경우에 있어서, NMOS 트랜지스터들 (46, 47)이 턴 온되기 때문에, 노드 ()는 트랜지스터들 (46, 47)을 통해 접지된다. 반면에, 후자의 경우에 있어서, NMOS 트랜지스터 (46)가 턴 오프되기 때문에, 노드 ()는 초기에 설정된 레벨로 유지된다. 이러한 일련의 과정을 통해 읽기 동작이 완료된다.

상술한 바와 같이, 로드 트랜지스터들의 게이트들에 인가되는 노드 (A0)의 전압이 요구되는 전압보다 높을 때 2개의 방전 경로들이 형성되어 노드 (A0)의 전압이 방전되도록 함으로써 빠른 시간 내에 노드 (A0)의 전압을 요구되는 전압까지 방전할 수 있다. 그 결과, 읽기 동작에 소요되는 시간을 단축할 수 있다.

Claims

워드 라인들과 비트 라인들의 교차 영역들에 각각 배열된 메모리 셀들의 어레이와;

상기 비트 라인들에 각각 연결되며, 읽기 동작 동안 대응하는 비트 라인들로 로드 전류를 각각 공급하는 복수 개의 로드 트랜지스터들 및;

상기 읽기 동작 동안, 상기 로드 트랜지스터들의 게이트들이 공통으로 연결된 노드에 인가될 전압을 제어하는 로드 제어 회로를 포함하며,

상기 로드 제어 회로는

상기 읽기 동작 동안 감지 활성화 신호에 응답하여 상기 노드의 전압을 방전하는 제 1 방전부와;

상기 감지 활성화 신호에 응답하여 상기 노드에 설정될 목표 전압을 발생하는 목표 전압 발생부와;

상기 노드의 전압이 상기 목표 전압보다 높은 지의 여부를 검출하여 비교 신호를 발생하는 비교부 및;

상기 비교 신호에 응답하여 상기 노드의 전압을 방전하는 제 2 방전부로 구성되는 반도체 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀들 각각은 전기적으로 소거 및 프로그램 가능한 독출 전용 메모리 셀 트랜지스터를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 2 방전부를 통해 흐르는 전류의 양은 상기 제 1 방전부를 통해 흐르는 전류의 양보다 많은 반도체 메모리 장치.
제 3 항에 있어서,

상기 노드의 전압이 상기 목표 전압보다 높을 때 상기 노드의 전압은 상기 제 1 및 제 2 방전부를 통해 방전되며, 상기 노드의 전압이 상기 목표 전압에 도달할 때 상기 제 1 방전부를 통해 방전되는 반도체 메모리 장치.
제 4 항에 있어서,

상기 제 1 방전부는 전원 전압에 연결된 소오스, 상기 감지 활성화 신호에 연결된 게이트 그리고, 드레인을 갖는 제 1 PMOS 트랜지스터와; 상기 제 1 PMOS 트랜지스터의 드레인에 연결된 소오스 그리고, 상기 노드에 공통 연결된 게이트 및 드레인을 갖는 제 2 PMOS 트랜지스터와; 상기 노드에 연결된 드레인, 기준 전압에 연결된 게이트 그리고, 소오스를 갖는 제 1 NMOS 트랜지스터 및; 상기 제 1 NMOS 트랜지스터의 소오스에 연결된 드레인, 상기 감지 활성화 신호에 연결된 게이트, 그리고 접지된 소오스를 갖는 제 2 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 목표 전압 발생부는 상기 전원 전압에 연결된 소오스, 상기 감지 활성화 신호에 연결된 게이트, 그리고 소오스를 갖는 제 3 PMOS 트랜지스터와; 상기 제 3 PMOS 트랜지스터의 드레인에 연결된 소오스, 그리고 상기 목표 전압을 출력하도록 서로 연결된 게이트 및 드레인을 갖는 제 4 PMOS 트랜지스터와; 상기 제 4 PMOS 트랜지스터의 게이트 및 드레인에 연결된 드레인, 상기 기준 전압에 연결된 게이트, 그리고 소오스를 갖는 제 3 NMOS 트랜지스터 및; 상기 제 3 NMOS 트랜지스터의 소오스에 연결된 드레인, 상기 감지 활성화 신호에 연결된 게이트, 그리고 접지된 소오스를 갖는 제 4 NMOS 트랜지스터를 포함하는 반도체 메모리 장치.
제 6 항에 있어서,

상기 제 1 및 제 3 PMOS 트랜지스터들은 동일한 특성을 갖고, 상기 제 2 및 제 4 PMOS 트랜지스터들은 동일한 특성을 갖고, 상기 제 1 및 제 3 NMOS 트랜지스터들은 동일한 특성을 갖고, 상기 제 2 및 제 4 NMOS 트랜지스터들은 동일한 특성을 갖는 반도체 메모리 장치.
제 4 항에 있어서,

상기 제 2 방전부는

상기 노드에 연결된 드레인, 상기 비교 신호에 연결된 게이트, 그리고 소오스를 갖는 제 1 NMOS 트랜지스터를 포함하며, 상기 제 1 NMOS 트랜지스터의 소오스는 상기 감지 활성화 신호에 의해서 스위치 온/오프되는 제 2 NMOS 트랜지스터를 통해 접지되는 반도체 메모리 장치.
제 1 항에 있어서,

상기 비트 라인들 각각에 연결된 복수 개의 래치들을 부가적으로 포함하는 반도체 메모리 장치.