JPH1186573A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】データ書き込み動作中に書き込みパルス印加動
作と書き込みベリファイ動作を繰り返し行うＥＥＰＲＯ
Ｍにおいて、トランジスタ等にかかる電圧ストレスを従
来より低減し、信頼性の高いメモリチップを実現する。 【解決手段】セルトランジスタアレイ１と、選択セルに
データ書替えを行う電圧を印加する第１の動作と電圧を
印加されたセルのデータ書替え状態を検証する第２の動
作を交互に繰り返してデータ書替えを行うシーケンス動
作を制御する回路１１と、第１の動作の期間中の一部も
しくは全部の期間に相当する第１の期間にデータ書替え
の対象であるセルに対応するワード線に電源電圧より高
い第１の電圧を印加する回路５と、シーケンス動作中の
第１の期間を除く期間のうち一部もしくは全部の期間に
相当する第２の期間に第１の電圧のレベルの設定値を第
１の期間の電圧のレベルと異なる値に設定する回路７０
を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に係り、特にデータ書き込み用、消去用の高電圧を
発生する回路に関するもので、例えばＮＡＮＤセル、Ａ
ＮＤセル、ＤＩＮＯＲセル型のＥＥＰＲＯＭなどの不揮
発性半導体メモリに使用される。

【０００２】

【従来の技術】従来、半導体記憶装置の１つとして、電
気的書き換えが可能なＥＥＰＲＯＭが知られており、そ
の中でも高集積化が可能なものとして、メモリセルを複
数個直列接続したセルブロック（ＮＡＮＤセル）のアレ
イを採用したＮＡＮＤセル型のＥＥＰＲＯＭが注目され
ている。

【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、一
つのメモリセルは、ソース・ドレイン領域が形成された
半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積
層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有す
る。

【０００４】そして、複数個のメモリセルが隣接するも
の同士でそのソース・ドレインを共用する形で直列接続
されてＮＡＮＤセルを構成し、ＮＡＮＤセルの一端側ド
レインは選択ゲートトランジスタを介してビット線に接
続され、他端側ソースはやはり選択ゲートトランジスタ
を介して共通ソース線に接続される。

【０００５】このようなＮＡＮＤセルの複数個がマトリ
クス状に配列されてＥＥＰＲＯＭのセルアレイが構成さ
れる。この場合、各ビット線は列方向に配設され、各メ
モリセルトランジスタの制御ゲートは行方向に連続的に
配設されて制御ゲート線（ワード線）となり、各選択ゲ
ートトランジスタのゲートは行方向に連続的に配設され
て選択ゲート線となる。

【０００６】なお、通常、前記メモリセルアレイは、ｎ
型シリコン基板上のｐウェル内あるいはｐ型シリコン基
板内のｎウェル内のｐウェル内に設けられており、この
メモリセルアレイにおいて、各ＮＡＮＤセルは、素子分
離絶縁膜で囲まれた領域に形成されている。また、周辺
回路は、前記メモリセルアレイとは別のｐウェル内に設
けられている。

【０００７】前記セルトランジスタは、それぞれ保持す
るデータに応じた閾値を持っている。ＮＡＮＤ型フラッ
シュメモリの場合は、通常、セルトランジスタがディプ
レッション型（Ｄタイプ）になっている状態を消去状
態、セルトランジスタがエンハンスメント型（Ｅタイ
プ）になっている状態を書き込み状態と定義している。

【０００８】また、消去状態のセルトランジスタの閾値
を正方向にシフトさせることを「書き込み動作」と呼
び、書き込み状態のセルトランジスタの閾値を負方向に
シフトさせることを「消去動作」と呼ぶ。

【０００９】次に、このようなＮＡＮＤセルに対するデ
ータの書き込み、消去、データの読み出しの従来の動作
例について説明する。

【００１０】ＮＡＮＤセルに対するデータの書き込み
は、ビット線から遠い方のセルトランジスタから順次行
われる。セルトランジスタが例えばｎチャネルの場合を
説明すると、ビット線にはデータの書き込み（セルトラ
ンジスタの閾値をシフトさせる）／非書き込み（セルト
ランジスタの閾値をシフトさせない）に応じて基準電圧
０Ｖ／書き込み非選択電圧（例えば電源電圧Ｖcc）が印
加される。

【００１１】また、選択セルトランジスタの制御ゲート
には、セルの閾値をシフトさせるために必要な電界を得
ることが可能な昇圧された書き込み電圧Ｖppw （２０Ｖ
程度）が印加され、この選択されたセルトランジスタよ
りビット線コンタクト側にある非選択セルトランジスタ
の制御ゲートおよび選択ゲートトランジスタのゲートに
は、セルの閾値をシフトさせずにビット線の電圧を選択
セルトランジスタに転送するために必要な中間電圧ＶmW
（書き込み電圧Ｖppと接地電位との間のほぼ中間の電
圧、１０Ｖ程度）が印加される。

【００１２】これにより選択セルトランジスタは、ビッ
ト線の印加電圧がドレインまで伝達され、ビット線の印
加電圧が０Ｖの場合には浮遊ゲートへの電子注入が生じ
るので閾値が正方向に移動する。これに対して、ビット
線の印加電圧がＶccの場合には浮遊ゲートへの電子注入
が生じないので閾値が変化せず、負のままになる。

【００１３】本例では、前者の閾値が正の状態を"1" デ
ータ、後者の閾値が負の状態を"0"データと呼ぶ。

【００１４】ＮＡＮＤセルに対するデータの消去は、選
択されたＮＡＮＤセルブロック内の全てのセルトランジ
スタに対して同時に行われる。即ち、選択されたＮＡＮ
Ｄセル内の全てのセルトランジスタの制御ゲートに０Ｖ
が印加され、ｐウェル（あるいはｐ型基板）、非選択Ｎ
ＡＮＤセル内の全てのセルトランジスタの制御ゲートに
対してセルデータを消去させるために必要な昇圧された
消去電圧（例えば前記書き込み電圧Ｖppw と同電位の電
圧）が印加される。

【００１５】この時、ビット線は、前記ｐウェルと同電
位の消去電圧が印加される（または開放状態にされ
る）。また、全ての選択ゲート線には選択ゲートトラン
ジスタのゲートが破壊しないような電圧（例えば前記ｐ
ウェルと同電位の消去電圧）が印加される。また、共通
ソース線は、前記ｐウェルと同電位の消去電圧が印加さ
れる（または開放状態にされる）。

【００１６】これにより選択されたＮＡＮＤセル内の全
てのセルトランジスタにおいて浮遊ゲートの電子がゲー
ト絶縁膜を介してｐウェルに放出され、閾値が負方向に
移動する。

【００１７】ＮＡＮＤセルに対するデータの読み出し
は、選択されたセルトランジスタの制御ゲートに０Ｖ、
それ以外のセルトランジスタの制御ゲートおよび選択ト
ランジスタのゲートには例えば電源電圧Ｖccあるいはそ
れより高い電圧Ｖh が印加され、選択セルトランジスタ
に電流が流れるか否かがセンスアンプにより検出され
る。

【００１８】この場合、選択セルトランジスタ以外のす
べてのトランジスタ（非選択セルトランジスタを含む）
がオンしており、選択セルトランジスタが書き込み状態
である時には、この選択セルトランジスタは非導通状態
となるのでビット線の電位は変化しないが、選択セルト
ランジスタが消去状態である時には、この選択セルトラ
ンジスタは導通状態となるのでビット線は放電されてビ
ット電位が低下する。なお、ＥＥＰＲＯＭは、高速動作
および高信頼性を得るために、書き込み後のセルトラン
ジスタの閾値分布を狭く制御する必要があり、前述した
ように書き込みを行う度に書き込まれた内容を読み出し
（書き込みベリファイ読み出し）、書き込むべき内容と
比較し、書き込まれた内容が不十分であればさらに書き
込みを続け、書き込まれた内容が書き込むべき内容と一
致したことを確認すれば書き込みを終了する。

【００１９】以上の説明から分かるように、ＮＡＮＤセ
ル型のＥＥＰＲＯＭでは、書き込み動作時および読み出
し動作時に非選択メモリセルは転送ゲートとして作用す
る。この観点から、書き込みがなされたメモリセルの閾
値電圧には制限が加わる。例えば、"1" データが書き込
みされたメモリセルの閾値電圧の好ましい範囲は、先の
電源電圧Ｖcc（例えば３．３Ｖ）より高い電圧Ｖh が例
えば４．５Ｖの場合に、０．５〜３．０Ｖ程度となる。

【００２０】さらに、データ書き込み後の経時変化、メ
モリセルの製造パラメータのばらつきや電源電位のばら
つきを考慮すると、データ書き込み後のメモリセルの閾
値電圧の分布は上記範囲０．５〜３．０Ｖより狭い範囲
であることが要求される。

【００２１】ところで、上記ＮＡＮＤセル型のＥＥＰＲ
ＯＭにおいて、データの書き込み電圧および書き込み時
間を固定して全てのメモリセルを同一条件で書き込みを
行う場合には、"1" データが書き込みされたメモリセル
の閾値電圧を許容範囲内に収めることが難しい。その理
由は、前述したように、メモリセルの特性は、例えば製
造プロセスのばらつきにより差が生じるので、書き込み
がされ易い特性のメモリセルと書き込みがされ難い特性
のメモリセルとが混在しているからである。

【００２２】このような事情に鑑みて、各メモリセルの
閾値電圧が所望範囲内におさまるように書き込みを行う
ために、書き込み動作の検証（ベリファイ）を行う過程
で書き込み時間を調整しながら書き込む方式（インテリ
ジェントライト方式）が提案されている（特開平５−１
４４２７７号公報参照）。

【００２３】図１１は、上記したような書き込み時間を
調節してベリファイを行いながら書き込む方法のアルゴ
リズムを示す。このアルゴリズムは、データ書き込み動
作時に、書き込みパルス印加動作と書き込みベリファイ
動作を交互に繰り返して行う。

【００２４】図２６は、図１１に示した書き込み方式に
したがう従来のＮＡＮＤ型ＥＥＰＲＯＭにおける書き込
みパルス印加動作と書き込みベリファイ動作のタイミン
グ図を示す。

【００２５】図２６において、ＣＧ（選択）は、選択ブ
ロック内の８本の制御ゲート線のうち選択された1 本の
制御ゲート線を、ＣＧ（非選択）は選択ブロック内の選
択された制御ゲート線以外の７本の制御ゲート線を表わ
している。また、ＳＧ1 は、選択ブロック内のビット線
側の選択ゲートトランジスタのゲートに接続されている
選択ゲート線、ＳＧ2 はソース線側の選択ゲートトラン
ジスタのゲートに接続されている選択ゲート線を表わし
ている。

【００２６】Cell-p-well はメモリセルアレイが構成さ
れているｐウエル（p-well）、Cell-Source はメモリセ
ルアレイ内のソース線、ＢＬ("1"書込）は"1" データ書
き込みに対応する電圧が印加されたビット線、ＢＬ("0"
書込）は"0" データ書き込みに対応する電圧が印加され
たビット線を表わしている。

【００２７】Ｖppは書き込み用高電圧発生回路の昇圧出
力ノード、Ｖm は書き込み用中間電圧発生回路の昇圧出
力ノード、Ｖreadは読み出し用高電圧発生回路の昇圧出
力ノードを示している。

【００２８】図２６に示すように、書き込みパルス印加
動作が始まると、まず、ＳＧ1 、Cell-Source 、"0" デ
ータ書き込みビット線に対してＶcc電位への充電が行わ
れ、続いて、選択ブロック内のＣＧ（非選択）が書き込
み中間電位Ｖmw（１０Ｖ程度）に充電された後、選択ブ
ロック内のＣＧ（選択）が書き込み電圧Ｖppw （２０Ｖ
程度）に充電され、この状態が暫くの間保たれる。この
間に、"1" データ書き込みビット線から"1" データ書き
込みセルへ"1" データの書き込みが行われる。

【００２９】この後、ＣＧ（選択）、ＣＧ（非選択）、
ＳＧ1 、Cell-Source 、"0" データ書き込みビット線が
０Ｖに放電される。この時には、Ｖppノードの電圧は、
ＣＧ（選択）とＶppノードのトランジスタやＰＮ接合を
介した容量カップリングにより一時的に低下した後に再
充電される。同様に、Ｖm ノードの電圧は、ＣＧ（非選
択）とＶm ノードのトランジスタやＰＮ接合を介した容
量カップリングにより一時的に低下した後に再充電され
る。

【００３０】続いて、書き込みベリファイ動作が始まる
と、ＣＧ（非選択）、ＳＧ1 、ＳＧ2 がＶh （４．５Ｖ
程度）、ＣＧ（選択）が０．５Ｖに設定された後、選択
セルトランジスタの読み出しが行われ、その後、ビット
線やＣＧ（非選択）、ＳＧ1、ＳＧ2 、ＣＧ（選択）が
０Ｖに放電されて書き込みベリファイ動作が終了する。

【００３１】しかし、上記したような従来の動作では、
メモリセルへの書き込み用高電圧非印加時のＶppノード
の容量が、メモリセルへの書き込み用高電圧印加時のＶ
ppノードの容量より小さくなるので、書き込み用高電圧
のリミット電圧が印加時と非印加時で異なる。

【００３２】つまり、メモリセルへの書き込み用高電圧
非印加時の書き込み用高電圧レベルＶppv がメモリセル
への書き込み用高電圧印加時の書き込み用高電圧レベル
Ｖppw よりも高くなるので、メモリセルへの書き込み用
高電圧非印加時にトランジスタにかかる電圧ストレスが
大きくなり、信頼性を低下させるという問題があった。
なお、上記電圧ストレスをなくするために、メモリセ
ルへの書き込み用高電圧非印加時の高電圧を発生させな
いようにすると、メモリセルへの書き込み用高電圧印加
時の書き込み用高電圧の充電速度が低下し、データ書き
込み速度低下を招いてしまうという問題があった。

【００３３】このような問題は、書き込みベリファイ読
み出し動作時よりもデータ書き込み動作時の方がＶppノ
ードから書き込み用高電圧を供給するノード数が多いの
で、データ書き込み動作時に特に重要になる。

【００３４】

【発明が解決しようとする課題】上記したように従来の
ＮＡＮＤセル型等のＥＥＰＲＯＭにおいては、メモリセ
ルへの書き込み用高電圧非印加時の書き込み用高電圧レ
ベルＶppv が必要以上に高くなり、トランジスタへの電
圧ストレスを大きくする結果、信頼性が低下するという
問題があった。

【００３５】本発明は上記の問題点を解決すべくなされ
たもので、書き込み用高電圧充電速度の低下、つまりデ
ータ書き込み動作速度の低下を招くことなく、メモリセ
ルへの書き込み用高電圧非印加時にトランジスタにかか
る電圧ストレスを従来より大幅に低減することができ、
デバイスの信頼性を大幅に改善し得る不揮発性半導体記
憶装置を提供することを目的とする。

【００３６】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、書き換え可能な不揮発性のメモリセルを含
むメモリセルユニットがアレイ状に配列されたメモリセ
ルアレイと、前記メモリセルアレイの同一行のメモリセ
ルに共通に接続されたワード線と、前記メモリセルアレ
イの同一列のメモリセルユニットに共通に接続されたデ
ータ線と、選択されたメモリセルにデータ書き換えを行
うための電圧を印加する第１の動作および前記電圧を印
加されたメモリセルのデータ書き換え状態を検証する第
２の動作を交互に繰り返して選択されたメモリセルのデ
ータ書き換えを行うシーケンス動作を制御するシーケン
ス制御手段と、前記第１の動作の期間中の一部もしくは
全部の期間に相当する第１の期間にデータ書き換えの対
象であるメモリセルに対応するワード線に電源電圧より
高い第１の電圧を印加する電圧印加手段と、前記シーケ
ンス動作中の前記第１の期間を除く期間のうち一部もし
くは全部に相当する第２の期間に前記第１の電圧のレベ
ルの設定値を前記第１の期間の電圧レベルの設定値と異
なる値に設定する電圧変更設定手段とを具備することを
特徴とする。

【００３７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００３８】図１（ａ）は、本発明の第１の実施の形態
に係るＮＡＮＤセル型のＥＥＰＲＯＭの全体構成を概略
的に示すブロック図であり、同図中の一部を取り出して
その概略的構成を図１（ｂ）に示す。

【００３９】図１（ａ）において、メモリセルアレイ１
は、ＮＡＮＤセルの両端側にそれぞれ選択ゲートが直列
に接続されたＮＡＮＤセルユニットが、全体として行列
状に配列されて形成されている。

【００４０】このメモリセルアレイ１において、複数の
ワード線ＷＬは、同一行のセルトランジスタの各制御ゲ
ートに共通に１本ずつ接続され、各ＮＡＮＤセルの一端
側ドレインに接続された選択ゲートはデータ線としての
ビット線ＢＬに、各ＮＡＮＤセルの他端側ソースに接続
された選択ゲートは共通ソース線に接続されている。

【００４１】ビット線制御回路２は、前記メモリセルア
レイ１に対してカラム選択を行うカラム選択スイッチ
と、メモリセルアレイ１に対して書き込みデータのラッ
チ動作、ビット線電位を読むためのセンス動作、書き込
み後のベリファイ読み出しのためのセンス動作、再書き
込みデータのラッチ動作を行うセンスアンプ・書き込み
データラッチ回路と、各ビット線にそれぞれ所要の電圧
を供給するビット線ドライバなどにより構成されてお
り、データ入出力バッファ６に接続されている。

【００４２】カラムデコーダ（列選択回路）３は、アド
レスバッファ４からのカラムアドレス信号をデコード
し、デコード出力により前記カラム選択スイッチを制御
する。

【００４３】ロウデコーダ（行選択回路）５は、前記ア
ドレスバッファ４からのロウアドレス信号をデコードす
るデコーダ回路と、このデコーダ回路のデコード出力に
応じてワード線ＷＬおよび選択ゲート線にそれぞれ所要
の所定の電圧を供給するワード線ドライバとから構成さ
れている。

【００４４】前記ロウデコーダ５のワード線ドライバ
は、電源電圧Ｖcc、基準電圧（０Ｖ）のほか、後述する
高電圧発生回路から書き込み用高電圧、書き込み用中間
電圧、読み出し高電圧が供給される。また、前記ビット
線制御回路２のビット線ドライバは、電源電圧Ｖccと基
準電圧（０Ｖ）が供給される。

【００４５】基板電位制御回路７は、メモリセルアレイ
１が形成されるｐ型基板（あるいはｐウエル）の電位を
制御するために設けられている。

【００４６】３個の高電圧発生回路８、９、１０は、そ
れぞれ対応して、メモリセルへのデータ書き込みを行う
際に必要な書き込み用高電圧（〜２０Ｖ）、書き込み用
中間電圧（〜１０Ｖ）、書き込みベリファイ及び読み出
しを行う際に必要な読み出し用高電圧（〜４．５Ｖ）を
発生するためにチップ内部に設けられたものである。

【００４７】制御回路１１は、チップ内部の動作を制御
するとともに外部とのインターフェースをとるために設
けられており、ＮＡＮＤセルに対する消去／消去ベリフ
ァイ／書き込み／書き込みベリファイ／読み出し動作を
制御するためのシーケンス制御手段（例えばプログラマ
ブルロジックアレイ）が含まれている。

【００４８】なお、前記各高電圧発生回路８、９、１０
は、ほぼ同様に構成されており、それぞれ図１（ｂ）に
示すように、昇圧回路５０、リングオシレータ６０、電
圧レベル設定回路（電圧リミッタ回路）７０などにより
構成されている。

【００４９】図２(a) 、(b) は、前記メモリセルアレイ
の１つのＮＡＮＤセルユニットを取り出して示す平面図
および等価回路図である。

【００５０】図３(a) 、(b) はそれぞれ図２(a) 中のＡ
−Ａ′およびＢ−Ｂ′に沿う構造の一例を示す断面図で
ある。

【００５１】図４は、前記メモリセルアレイの一部（複
数のＮＡＮＤセルユニット）を取り出して示す等価回路
図である。

【００５２】図２乃至図４において、例えばｎ型シリコ
ン基板上にｐウェル１１が設けられており、このｐウェ
ル１１上の素子分離絶縁膜（例えばフィールド酸化膜）
１２で囲まれた領域に複数のＮＡＮＤセルユニットから
なるメモリセルアレイが形成されている。

【００５３】１つのＮＡＮＤセルユニットに着目する
と、それぞれ浮遊ゲートと制御ゲートを有するＮチャネ
ルのＭＯＳＦＥＴからなる複数個（本例では８個）のセ
ルトランジスタＭ1 〜Ｍ8 が直列に接続されてなり、上
記セルトランジスタを挟むように２つの選択ゲートトラ
ンジスタＳ1 、Ｓ2 が直列に接続されている。

【００５４】換言すれば、上記ＮＡＮＤセルユニット
は、閾値が第１の範囲および第２の範囲をとることによ
り情報を記憶するＭＯＳトランジスタからなるメモリセ
ルが複数個直列に接続され、その両端に対応して選択ゲ
ートトランジスタＳ1 、Ｓ2 が接続されている。

【００５５】なお、周辺回路は、前記ＮＡＮＤセルユニ
ットとは別のｐウェル上に設けられている。また、前記
ｎ型シリコン基板に代えてｐ型シリコン基板を用い、こ
のｐ型シリコン基板内にｎウェルを設け、このｎウェル
内にｐウェルを設け、このｐウェル上にＮＡＮＤセルユ
ニットを形成してもよい。

【００５６】前記ＮＡＮＤセルの各セルトランジスタ
は、ｐウェル１１上に形成された熱酸化膜からなる第１
ゲート絶縁膜１３と、この第１ゲート絶縁膜１３上およ
び前記フィールド酸化膜１２の一部上に形成された第１
層多結晶シリコン膜からなる浮遊ゲート１４ｉ（ｉ＝1
、2 、3 、…8 ）と、この浮遊ゲート１４ｉ上に形成
された熱酸化膜からなる第３ゲート絶縁膜１５と、この
第３ゲート絶縁膜１５上に形成された第２層多結晶シリ
コン膜あるいは多結晶シリコン膜とシリサイド膜との積
層膜からなる制御ゲート１６ｉ（ｉ＝1 、2 、3 、…8
）と、前記浮遊ゲート１４ｉの下方のｐウェル１１表
層部のチャネル領域を挟むように形成されたｎ型拡散層
からなるソース、ドレイン領域１９ｉ（ｉ＝1 、2 、3
、…9 ）とを有する。

【００５７】この場合、８個のセルトランジスタＭ1 〜
Ｍ8 の各ソース、ドレイン領域１９ｉは直線状に配列さ
れており、この配列方向において隣接するセルトランジ
スタ同士でソース、ドレイン領域１９ｉが共用されてお
り、これによりＮＡＮＤセルの８個のセルトランジスタ
Ｍ1 〜Ｍ8 は直列に接続されている。また、前記制御ゲ
ート１６ｉは、セルトランジスタの配列方向に直交する
方向に連続的に配設されて制御ゲート線（ワード線）Ｃ
Ｇ（ｉ）（ｉ＝1 、2 、3 、…8 ）となる。

【００５８】さらに、ＮＡＮＤセルの一端側（ビット線
側）のセルトランジスタＭ1 のドレイン１９₁ は、ゲー
ト電極１４₉ 、１６₉ を有する第１の選択ゲートトラン
ジスタＳ1 を介してビット線１８に接続され、ＮＡＮＤ
セルの他端側（ソース線側）のセルトランジスタＭ8 の
ソース１９₁₀はゲート電極１４₁₀、１６₁₀を有する第２
の選択ゲートトランジスタＳ2 を介して共通ソース線に
接続されている。

【００５９】ここで、前記ゲート電極１４₉ 、１６₉ は
ビアホール内の導電体（図示せず）を介して接続されて
おり、同様に、前記ゲート電極１４₁₀、１６₁₀はビアホ
ール内の導電体（図示せず）を介して接続されている。

【００６０】そして、上記ビット線側の選択ゲートトラ
ンジスタＳ1 のゲートに接続されているゲート電極１６
₉ は、前記ワード線に沿って連続的に配設されて選択ゲ
ート線ＳＧ1 となる。また、前記ソース線側の選択ゲー
トトランジスタＳ2 のゲートに接続されているゲート電
極１６₁₀は、前記ワード線に沿って連続的に配設されて
選択ゲート線ＳＧ2 となる。

【００６１】なお、前記ビット線１８は、前記各トラン
ジスタが形成された基板上を覆うように形成されるＣＶ
Ｄ酸化膜１７上に形成されており、前記ビット線側の選
択ゲートトランジスタＳ1 のドレイン領域１９₉ にコン
タクトしている。

【００６２】図５は、図１中の各高電圧発生回路８、
９、１０にそれぞれ用いられる昇圧回路５０の構成例を
示している。

【００６３】この昇圧回路は、例えばチャージポンプ回
路を用いて構成され、電源電圧Ｖccを昇圧して高電圧を
得るものである。即ち、高電圧を発生しない時には、制
御信号/OSCが“Ｈ”レベル（Ｖcc）にあり、昇圧回路の
出力ノード（Ｖpp、Ｖm 、Ｖread）には、ディプレッシ
ョン（Ｄ）型ＮＭＯＳトランジスタＱd10 を介してＶcc
が出力される。高電圧発生時には、前記信号/OSCを
“Ｌ”レベルにして前記トランジスタＱd10 を非道通状
態にするとともに、駆動信号RING、/RING を入力するこ
とにより、出力ノード（Ｖpp、Ｖm 、Ｖread）に書き込
み用高電圧、書き込み用中間電圧、読み出し用高電圧を
出力する。

【００６４】図６(a) 、(b) は、図１中の各高電圧発生
回路８、９、１０にそれぞれ用いられるリングオシレー
タ６０の構成例および駆動信号の波形例を示している。

【００６５】このリングオシレータは、所定周期で発振
し、２相の駆動信号RNG 、/RNGを前記昇圧回路に供給す
る。

【００６６】図７は、図１中の各高電圧発生回路８、
９、１０にそれぞれ用いられる電圧レベル設定回路（電
圧リミッタ回路）７０の構成例を示している。ここでは
代表的にＶppレベル設定回路（Ｖppリミッタ回路）を示
している。

【００６７】この電圧レベル設定回路は、前記昇圧回路
で得られた高電圧を所望の任意の一定値に制限するよう
に、例えば図１の制御回路１１内の前記シーケンス制御
手段により制御されるものであり、その詳細な説明は後
述する。

【００６８】図８(a) 、(b) 、(c) は、図７のＶppレベ
ル設定回路におけるリミット電圧の充電速度依存性を示
す。

【００６９】図９は、図１中のロウデコーダ５とメモリ
セルアレイ１との接続例を示す。

【００７０】図９において、信号ＲＤＥＮＢはブロック
選択起動信号であり、３個の信号ＲＡ１、ＲＡ２、ＲＡ
３は、選択ブロック中では全て“Ｈ”レベルであり、非
選択ブロック中では少なくとも１つは“Ｌ”レベルであ
る。

【００７１】信号入力ノードＣＧｉ（ｉ＝1 、2 、3 、
…8 ）と制御ゲート線ＣＧ（ｉ）（ｉ＝1 、2 、3 、…
8 ）との間、信号入力ノードＳＧＤと選択ゲート線ＳＧ
1との間、信号入力ノードＳＧＳと選択ゲート線ＳＧ2
との間には、それぞれＣＭＯＳトランスファゲートが挿
入されている。このＣＭＯＳトランスファゲートのＮＭ
ＯＳトランジスタＱｎおよびＰＭＯＳトランジスタＱｐ
は、ノードＮ１、Ｎ２から相補的な制御信号が供給され
る。

【００７２】書き込み動作時には、選択ブロック内で
は、前記ノードＮ１、Ｎ２は対応してＶppノードと同電
位、０Ｖであり、選択ゲート線ＳＧ1 、制御ゲート線Ｃ
Ｇ（ｉ）、選択ゲート線ＳＧ2 の電位がそれぞれ対応し
て選択ゲートトランジスタＳ1、セルトランジスタＭ1
〜Ｍ8 、選択ゲートトランジスタＳ2 に転送され、選択
セルトランジスタの書き込み動作が行われる。

【００７３】また、書き込み動作時には、ノードＶUSS
の電位は０Ｖであり、非選択ブロック内では、前記ノー
ドＮ１、Ｎ２はそれぞれ対応して０Ｖ、Ｖppノードと同
電位であり、ＳＧ1 、ＣＧｉ、ＳＧ2 は全て０Ｖであ
り、セルトランジスタの書き込みは行われない。

【００７４】また、図９中に点線で示すＨＶ領域内にあ
る全てのＰチャネルトランジスタは、Ｖppノードの電位
に設定されたｎウエル内に形成されており、また、前記
ノードＮ１、Ｎ２のいずれかは必ずＶppノードと同電位
である。

【００７５】この場合、ＨＶ領域内にある回路は、メモ
リセルアレイ中のブロック数（一般には、数百〜数千
個）と同数存在するので、Ｖppノードに接続される総容
量は大きな値（数百〜数千ｐＦ程度）になり、この総容
量の値は制御ゲート１本の容量よりずっと大きい。

【００７６】図１０(a) は、図９中の選択された制御ゲ
ート線であるＣＧ（選択）に接続されたロウデコーダ中
のトランジスタの充放電経路の一例を示している。

【００７７】図１０(b) は図１０(a) 中のＣＧ（選択）
が２０Ｖから０Ｖまで放電される時のｐチャネルトラン
ジスタの容量カップリングを示している。

【００７８】図１０(c) は図１０(a) 中のＣＧ（選択）
が２０Ｖから０Ｖまで放電される時のｎチャネルトラン
ジスタの容量カップリングを示している。

【００７９】図１０(d) は、図９中の選択されていない
制御ゲート線であるＣＧ（非選択）に接続されたロウデ
コーダ中のトランジスタの充放電経路の一例を示してい
る。これらの容量カップリングについては、後で詳細に
説明する。

【００８０】次に、図１のＮＡＮＤ型ＥＥＰＲＯＭにお
けるデータ書き込み動作について、図１１、図１２を参
照しながら説明する。

【００８１】図１１は、図１のＮＡＮＤ型ＥＥＰＲＯＭ
においてメモリセルにデータを書込む際の動作のアルゴ
リズムの一例を示す。

【００８２】データ書き込み動作が開始すると、まず、
チップ外部から新規に書込むデータがチップ内部に入力
され、続いて、書き込みパルス印加動作が開始される。
続いて、書き込みベリファイ動作が行われ、書き込みベ
リファイ動作で読み出されたデータに基づいてデータ書
き込みが完了したか否かが判定される。

【００８３】データ書き込みが完了した場合にはデータ
書き込み動作は終了し、未完了の場合には書き込みパル
ス印加動作以降が書き込みが完了するまで繰り返され
る。この書き込みパルス印加動作と書き込みベリファイ
動作を繰り返した回数を、以下の説明では書き込みルー
プ回数、もしくは単にループ回数と呼ぶことにする。

【００８４】図１２は、図１１に示した書き込み方式を
用いた本発明の実施例における書き込みパルス印加動作
と書き込みベリファイ動作のタイミングの一例を示す。

【００８５】図１２において、ＣＧ（選択）は、選択ブ
ロック内の８本の制御ゲート線のうち選択された1 本の
制御ゲート線を、ＣＧ（非選択）は選択ブロック内の選
択された制御ゲート線以外の７本の制御ゲート線の動作
タイミングを表わしている。また、ＳＧ1 は選択ブロッ
ク内のビット線側の選択ゲート線、ＳＧ2 は選択ブロッ
ク内のソース線側の選択ゲート線の動作タイミングを表
わしている。

【００８６】Cell-p-well はメモリセルアレイが構成さ
れているｐウエル（p-well）、Cell-Source はメモリセ
ルアレイ内のソース線、ＢＬ("1"書込）は"1" データ書
き込みに対応するビット線、ＢＬ("0"書込）は"0" デー
タ書き込みに対応するビット線を表わしている。

【００８７】Ｖppノードは書き込み用高電圧発生回路８
の昇圧出力ノード、Ｖm ノードは書き込み用中間電圧発
生回路９の昇圧出力ノード、Ｖreadノードは読み出し用
高電圧発生回路１０の昇圧出力ノードを示している。

【００８８】図１２に示すように、書き込みデータ入力
の終了直後、つまり、ループ回数１回目の書き込みパル
ス印加動作直前には、Ｖppノード、Ｖm ノードの電位は
ともにＶccである。ループ回数１回目の書き込みパルス
印加動作が開始すると、まず、選択ゲート線ＳＧ1 、Ce
ll-Source およびＢＬ("0"書込）が０Ｖ→Ｖccとなる。

【００８９】続いて、書き込み用中間電圧発生回路９が
書き込み用中間電圧Ｖmwの発生・供給を開始し、Ｖm ノ
ードに対する書き込み用中間電圧Ｖmwへの充電が始ま
る。同時に、選択ブロック内のＣＧ（非選択）の書き込
み用中間電圧Ｖmwへの充電も始まる。

【００９０】Ｖm ノードとＣＧ（非選択）への書き込み
用中間電圧Ｖmwの充電が完了すると、次に、書き込み用
高電圧発生回路８が書き込み用高電圧Ｖppw の発生・供
給を開始し、選択ブロック内のＣＧ（選択）およびＶpp
ノードに対する書き込み用高電圧Ｖppw への充電が始ま
る。

【００９１】ＣＧ（選択）およびＶppノードへの書き込
み用高電圧Ｖppw の充電が完了した後、この状態が一定
時間保たれ、メモリセルにデータが書込まれる。この時
には、データ"1" を書込むメモリセルでは、メモリセル
のゲート電極（選択された制御ゲート線）に書き込み用
高電圧Ｖppw （〜２０Ｖ）が、また、ソース・ドレイン
・チャネル部には０Ｖが印加されている。これにより、
ゲート・ソース間やゲート・ドレイン間に２０Ｖ程度と
いう大きな電位差があるので、トンネル電流によりメモ
リセルのソース・ドレイン・チャネル領域からメモリセ
ルの浮遊ゲートに電子が注入され、メモリセルの閾値電
圧が負から正へと変化することによりデータ"1" が記憶
される。

【００９２】また、データ"0" を書き込むメモリセルで
は、メモリセルのゲート電極（選択制御ゲート線）に書
き込み用高電圧Ｖppw （〜２０Ｖ）が印加され、また、
ソース・ドレイン・チャネル部は昇圧されて１０Ｖ程度
の電圧となっており、ゲート・ソース間やゲート・ドレ
イン間には１０Ｖ程度しか電位差が存在しないのでトン
ネル電流が流れない。従って、メモリセルの閾値電圧は
負に保たれ、データ"0" が保持される。なお、データ"
0" を書き込むメモリセルでは、ソース・ドレイン・チ
ャネル部が１０Ｖ程度となる理由については後述する。

【００９３】一定時間経過後、ＣＧ（選択）、ＣＧ（非
選択）、ＳＧ1 、Cell-Source 、ＢＬ（"0" 書込）が０
Ｖまで放電され、ループ回数１回目の書き込みパルス印
加動作が終了する。

【００９４】この時、ＶppノードやＶm ノードへの書き
込み用高電圧、中間電圧の出力・供給は継続されている
が、書き込み用高電圧に充電されていたＣＧ（選択）や
書き込み用中間電圧に充電されていたＣＧ（非選択）の
ノードの放電に伴い、ＶppノードやＶm ノードの電圧レ
ベルが低下する（図１２中の（ア）と（イ）の部分を参
照）。

【００９５】この現象について、図１０(a) 、(b) 、
(c) 、(d) を参照して詳細に説明する。いま、図１０
(a) に示したように、ＣＧ（選択）が２０Ｖから０Ｖま
で放電される時には、図１０(b) に示すように、上記Ｃ
Ｇ（選択）に接続されたＣＭＯＳトランスファゲートの
ｐチャネルトランジスタＱｐのソース・ドレイン・チャ
ネル部も２０Ｖ→０Ｖとなり、この時には、N-well電位
がｐチャネルトランジスタＱｐのソース・ドレイン・チ
ャネル部との容量カップリング（p+とN-wellで構成され
るＰＮ接合を介した容量カップリング）により一時的に
低下する。

【００９６】同様に、この時には、図１０(c) に示すよ
うに、前記ＣＧ（選択）に接続されたＣＭＯＳトランス
ファゲートのｎチャネルトランジスタＱｎのソース・ド
レイン・チャネル部も２０Ｖ→０Ｖとなり、ｎチャネル
トランジスタＱｎのゲート電極の電位がソース・ドレイ
ン・チャネル部との容量カップリング（ゲート酸化膜を
介した容量カップリング）により一時的に低下する。

【００９７】このように、書き込み用高電圧２０Ｖにあ
るN-wellやｎチャネルトランジスタＱｎのゲート電極が
容量カップリングにより一時的に低下するので、書き込
み用高電圧もこの影響を受けて一時的に低下する。

【００９８】通常、ＣＧ（選択）の放電経路にはもっと
多くのトランジスタが介在するので、上記容量カップリ
ングによる書き込み用高電圧レベルの一時的低下の現象
は無視できない。つまり、電圧低下量は小さくなく、ま
た、電圧低下や再充電の現象は書き込み用高電圧の波形
に現れる（図１２中の（ア）の部分を参照）。

【００９９】書き込み用中間電圧に関しても、上記と同
様に、図１０(d) に示すように、ＣＧ（非選択）に接続
されたトランジスタを介してＣＧ（非選択）の放電時に
一時的に低下する（図１２中のＶm ノードの波形の
（イ）の部分を参照）。

【０１００】ところで、以上の説明は書き込みパルス印
加動作の動作タイミングに関するものであったが、以
下、書き込みベリファイ動作のタイミングについて、図
１２を参照しながら説明する。

【０１０１】書き込みベリファイ動作が始まると、ま
ず、電圧レベルが低下したＶppノードやＶm ノードの再
充電が行われる。続いて、選択ブロック内のＣＧ（選
択）が０Ｖ→０．５Ｖ、選択ブロック内のＣＧ（非選
択）、ＳＧ1 およびＳＧ2 が０Ｖ→Ｖh （Ｖccより高い
電圧レベル）となる。

【０１０２】この時、読み出し用高電圧発生回路１０に
より発生される高電圧Ｖh がＶreadノードに供給される
とともに、ＶreadノードがＣＧ（非選択）、ＳＧ1 およ
びＳＧ2 と接続されることにより、Ｖh への充電動作が
行われる。また、同時に、選択されたセルトランジスタ
のデータを判定するためにビット線への電荷供給が開始
される。

【０１０３】この電荷供給による電流（リファレンス電
流Ｉref ）と比較してＮＡＮＤセルを流れるセル電流Ｉ
cellの方が大きい場合（メモリセルデータが"0" の場
合）には、ビット線の電圧は“Ｌ”レベル（例えば０Ｖ
程度）に保たれる。

【０１０４】上記とは逆に、リファレンス電流Ｉref よ
りセル電流Ｉcellの方が小さい場合（メモリセルデータ
が"1" の場合）には、ビット線の電圧は“Ｈ”レベル
（例えばＶcc程度の電圧）まで充電される。

【０１０５】続いて、ビット線の電圧のレベルが“Ｈ”
か“Ｌ”かの判定が行われることにより、メモリセルの
データが読み出される。

【０１０６】次に、ＣＧ（選択）、ＣＧ（非選択）、選
択ブロック内のＳＧ1 、ＳＧ2 および全てのビット線が
０Ｖに設定されるとともに、ＶreadノードがＶccに設定
された後、書き込みベリファイ動作が終了する。

【０１０７】次に、書き込みベリファイ動作にて読み出
したデータをもとにしてデータ書き込みが完了したか否
かが判定される、つまり、"1" データを書き込むべき全
てのメモリセルに"1" データが書き込まれたか否かが判
定される（この動作に関する波形表示は図１２中には省
略した）。判定の結果、データ書き込みが未完了の場合
には、引き続き、書き込みパルス印加動作が行われる
（図１１参照）。

【０１０８】ループ回数が２回目以上の場合の書き込み
パルス印加動作は、ループ回数１回目の書き込みパルス
印加動作と比較して、ＶppノードおよびＶm ノードの波
形のみ異なっており、これは、ループ回数が２回目以降
の場合には、書き込み用高電圧発生回路８と書き込み用
中間電圧発生回路９が書き込みパルス印加動作前からＶ
ccより高い電圧を出力しているためである。

【０１０９】ループ回数が２回目以降の書き込みパルス
印加動作では、ＣＧ（非選択）の０ＶからＶm ノードへ
の充電動作の開始時には、開始直前に電位がＶmvにあっ
たＶm ノードと開始直前に０Ｖ電位にあった７本のＣＧ
（非選択）が接続されるので、Ｖm ノードの電圧レベル
が一時的に低下する（図１２中の（エ）に相当）。

【０１１０】同様に、ＣＧ（選択）の０ＶからＶppへの
充電動作の開始時には、開始直前に電位がＶppv にあっ
たＶppノードと開始直前に電位が０Ｖにあった1 本のＣ
Ｇ（選択）が接続されるので、Ｖppノードの電圧レベル
が一時的に低下する（図１２中の（ウ）の部分に相
当）。

【０１１１】ループ回数２回目以降の書き込みパルス印
加動作は、上記したＶppノードおよびＶm ノードの動作
タイミングを除いては、ループ回数１回目の書き込みパ
ルス印加動作と同様の動作タイミングであるので、ここ
では説明を省略する。

【０１１２】次に、前述したようにデータ"0" を書込む
メモリセルにてソース・ドレイン・チャネル部が１０Ｖ
程度となる理由を説明する。

【０１１３】図１２中に示したように、書き込みパルス
印加動作が開始すると、まず、ＳＧ1 、Cell-Source お
よびＢＬ（"0" 書込）が０Ｖ→Ｖccとなる。この時に
は、図３中の拡散層１９9 はＶcc、拡散層１９1 は（Ｖ
cc−Ｖthsg）にあり（但し、Ｖthsgはゲート電極１４9
を有する選択ゲートトランジスタ（図２(b) 中のＳ1 に
相当）の閾値電圧）、上記拡散層１９1 の電圧が高いの
で、選択ゲートトランジスタＳ1 はオフ状態にある。

【０１１４】この時には、選択トランジスタＳ2 は、そ
のゲート電圧が０Ｖであり、オフ状態であるので、拡散
層１９₁ 〜１９₈ 、１９₁₀はフローティング状態にあ
る。

【０１１５】続いて、ＣＧ（非選択）が０Ｖ→Ｖmw（〜
１０Ｖ）、ＣＧ（選択）が０Ｖ→Ｖppw （〜２０Ｖ）と
なると、フローティング状態にある前記拡散層１９₁ 〜
１９₈ 、１９₁₀の電圧やセルトランジスタＭ1 〜Ｍ8 の
チャネル部電圧は、ＣＧ（非選択）やＣＧ（選択）との
容量カップリングにより１０Ｖ程度に上昇する（８本の
ＣＧのうち、７本が０Ｖ→Ｖmwになるので１０Ｖ程度と
なる）。

【０１１６】この時、１０Ｖ程度まで上昇した前記拡散
層１９1 〜１９8 、１９10やセルトランジスタＭ1 〜Ｍ
8 のチャネル部はフローティング状態にあるので、微少
なリーク電流が存在しても容易に電位の低下が起こって
しまう。なお、選択ゲートトランジスタＳ2 を介したリ
ーク電流を完全になくすため、書き込みパルス印加動作
中にはCell-Source 電位をＶccとする方式を用いてい
る。

【０１１７】また、図１２中に示したように、書き込み
パルス印加動作中に、ＣＧ（選択）の充電前にＣＧ（非
選択）の充電を行うことにより、以下に説明するような
危険性を避けている。

【０１１８】即ち、ＣＧ（非選択）の充電より前にＣＧ
（選択）の充電を行うと、書き込みデータが"0" である
セルトランジスタにおいて、ソース・ドレイン・チャネ
ル部が上記したようなＣＧ線との容量カップリングによ
り１０Ｖ程度まで上昇する前にゲート電極に２０Ｖ程度
の電圧（Ｖppw ）が印加されることになる（８本のＣＧ
のうち1 本しか充電されないので、セルトランジスタの
ソース・ドレイン・チャネル部の電位上昇量が小さくな
る）。従って、浮遊ゲートとセルトランジスタのソース
・ドレイン・チャネル部の間にかかる電界が高くなり、
このセルトランジスタの浮遊ゲートに電子が注入される
危険性、つまりこのセルトランジスタに誤って"1" デー
タが書込まれる危険性が高くなる。

【０１１９】また、ＣＧ（選択）の充電とＣＧ（非選
択）の充電とを同時に行う場合には、書き込み用高電圧
発生回路８および書き込み用中間電圧発生回路９の電流
供給能力の違いや微妙な動作タイミングのずれなどの影
響により、ＣＧ（選択）の方が高速に充電される場合も
考えられる。この場合には、ＣＧ（非選択）の充電より
前にＣＧ（選択）の充電を行う場合と同様に、セルトラ
ンジスタに誤ったデータが書き込まれる危険性が高くな
る。

【０１２０】次に、上記したような図１２中に示した実
施例による書き込みパルス印加動作および書き込みベリ
ファイ動作の動作が、図２６中に示した従来例の書き込
みパルス印加動作および書き込みベリファイ動作と比較
して優れている点について説明する。

【０１２１】図１２中に示した実施例による動作波形が
図２６中に示した従来例の動作波形と比較して異なる部
分は、Ｖppノードの波形とＶm ノードの波形の２つであ
る。つまり、書き込みベリファイ読み出し動作開始時か
ら次の書き込みパルス印加動作の初めまでのＶppノード
の電圧レベルＶppv 、Ｖm ノードの電圧レベルＶmvは、
図１２ではＶppw ＞Ｖppv 、Ｖmw＞Ｖmvとなっているの
に対して、図２６ではＶppw ＜Ｖppv 、Ｖmw＜Ｖmvとな
っている。

【０１２２】Ｖppノード、Ｖm ノードの電圧ストレス
（上記ノードに接続されているトランジスタにかかる電
圧ストレス）は、電圧が高いほど大きくなる。図１２で
は、書き込みパルス印加動作中のＶppノードの電圧レベ
ルがＶppw である時がＶppノードの電圧ストレスが最
大、また、書き込みパルス印加動作中のＶm ノードの電
圧レベルがＶmwである時がＶm ノードの電圧ストレスが
最大となる。これに対して、図２６では、書き込みベリ
ファイ動作中のＶppノードの電圧レベルがＶppv である
時がＶppノードの電圧ストレスが最大、また、書き込み
ベリファイ動作中のＶm ノードの電圧レベルがＶmvであ
る時がＶm ノードの電圧ストレスが最大となる。 ここ
で、セルトランジスタにデータを書き込む速度（"1" デ
ータ書き込みセルのチャネル部から浮遊ゲートへのトン
ネル電流）が同じ場合には、Ｖppw （図１２）＝Ｖppw
（図２６）、Ｖmv（図１２）＝Ｖmv（図２６）となる。
従って、図１２に示した実施例の動作と図２６に示した
従来例の動作を比較すると、図２６ではＶppw ＜Ｖppv
、Ｖmw＜Ｖmvであるのに対して、図１２では、Ｖppv
＜Ｖppw 、Ｖmv＜Ｖmwであるので、ＶppノードやＶm ノ
ードにかかる電圧ストレスは、図１２の方が図２６より
もずっと小さくなる。

【０１２３】以下、図１２に示した実施例の動作におけ
るＶppv ノードやＶmvノードの電圧レベルを、図２６に
示した従来例の動作におけるそれと異なるように設定制
御する方法を詳細に説明する。

【０１２４】図７に示したＶppレベル設定回路（Ｖppリ
ミッタ回路）は、電圧発生回路部、電圧比較回路部、参
照用電圧発生回路部（図示せず）などから構成されてい
る。

【０１２５】即ち、電圧発生回路部は、Ｖppノードと０
Ｖの基準電圧との間に直列接続された複数個の電圧分割
用の抵抗Ｒｉ（本例ではＲ1 〜Ｒ7 ）および１個のＮＭ
ＯＳトランジスタＱn6と、一部の抵抗（本例ではＲ3 〜
Ｒ7 ）の一端側にそれぞれの一端が接続され、他端が共
通接続された複数個のＮＭＯＳスイッチ用トランジスタ
Ｑni（本例ではＱn1〜Ｑn5）とから構成されている。

【０１２６】前記抵抗Ｒ1 〜Ｒ7 の抵抗値は、ＮＭＯＳ
トランジスタＱn1〜Ｑn6のゲート電圧がＶccの際の抵抗
値より十分に大きく設定されている。また、通常、Ｒ1
〜Ｒ7 の抵抗は、ポリシリコン配線や拡散層（n+やp+な
ど）により構成されるので、容量を持つことになる。こ
こで、抵抗Ｒ1 〜Ｒ7 が持つ容量をＣ1 〜Ｃ7 で表して
いる。

【０１２７】前記ＮＭＯＳスイッチ用トランジスタＱn1
〜Ｑn5のゲートには、それぞれ対応して制御信号PGMi
（本例ではPGM5〜PGM1）が供給される。また、前記ＮＭ
ＯＳトランジスタＱn6のゲートには制御信号OSC が供給
される。

【０１２８】また、電圧比較回路部は、ＰチャネルのＭ
ＯＳＦＥＴ29，30およびＮチャネルのＭＯＳＦＥＴ31，
32，33からなる差動型の演算増幅回路であり、電圧発生
回路のノードNsenceの電圧が駆動用ＭＯＳＦＥＴの一方
であるＮチャネルのＭＯＳＦＥＴ31のゲートに供給され
る。そして、駆動用ＭＯＳＦＥＴの他方のＮチャネルの
ＭＯＳＦＥＴ32のゲートには参照用電圧発生回路で発生
される参照用電圧Ｖref が供給され、この電圧比較回路
でノードNsenceの電圧と参照用電圧Ｖref とが比較され
る。

【０１２９】なお、電圧比較回路部内のＮチャネルのＭ
ＯＳＦＥＴ33のゲートには制御信号OSC が供給され、こ
の信号OSC が“Ｈ”レベルにされてＭＯＳＦＥＴ33が導
通した時に、電圧比較回路の比較動作が行われる。ま
た、この信号OSC の論理レベルは、このＥＥＰＲＯＭに
おけるデータの書き込み／読み出し制御信号Ｒ／Ｗに基
づいて設定される。また、前記参照用電圧Ｖref は、例
えば電源電圧Ｖccが分割されることにより発生される。

【０１３０】さらに、前記電圧比較回路部の出力ノード
Nactの信号と制御信号OSC が二入力ナンド回路７１に入
力し、このナンド回路の出力がインバータ回路７２によ
り反転されて出力信号ＶPPGEN となる。

【０１３１】図７のＶppレベル設定回路によれば、Ｖpp
ノードの電圧と基準電圧Ｖssとの間の電位差が抵抗Ｒ1
〜Ｒ7 によって複数に分割され、ＮＭＯＳスイッチ用ト
ランジスタＱn1〜Ｑn5のいずれか一つのＮＭＯＳスイッ
チ用トランジスタが制御信号PGM5〜PGM1に応じて導通制
御されることにより、分割された複数の電圧のいずれか
一つが選択される。

【０１３２】従って、制御信号PGM1〜PGM5の設定変更に
よりリミット電圧設定値を調節可能となる。この場合、
リミット電圧の設定値は、設定値制御信号PGM1〜PGM5の
レベルにより変化する。例えば、信号PGM5＝Ｖccの時に
は、リミット電圧設定値＝Ｖref ×(R1+R2)/R2となり、
また、信号PGM5＝０Ｖ、PGM4＝Ｖccの時には、リミット
電圧設定値＝Ｖref ×(R1+R2+R3)/(R2+R3)となる。

【０１３３】なお、図７中において、制御信号OSC は、
図５の昇圧回路中に示した制御信号/OSCの反転信号であ
り、昇圧回路からＶccより高い電圧を出力する動作時に
は“Ｈ”レベル（Ｖcc）になり、昇圧回路からＶccより
高い電圧を出力しない（Ｖcc電圧に設定される）時には
“Ｌ”レベルになる。

【０１３４】いま、図５の昇圧回路がＶccより高い電圧
を発生する前は、図７中のＶppノードの電位は図５の昇
圧回路から出力するＶccであり、前記制御信号OSC が０
Ｖであるため、出力信号ＶPPGEN は０Ｖにある。この時
には、前記駆動信号RNG 、/RNGはそれぞれ０Ｖ、Ｖccに
固定されており、従って、図５の昇圧回路は、動作せ
ず、ＶppノードとＶcc電源とがＤ型ＮＭＯＳトランジス
タＱd10 を介して接続されている。

【０１３５】これに対して前記制御信号OSC が０Ｖ→Ｖ
ccになると、ノードNsenseの電位が“Ｌ”レベルとなる
ため、前記出力信号ＶPPGEN がＶccになり、駆動信号RN
G 、/RNGは“Ｈ”レベルと“Ｌ”レベルを往復する波形
となり、図５の昇圧回路は、動作を開始してＶccより高
い電圧を発生する。

【０１３６】これにより、Ｖppノードの電圧レベルが高
くなると、電圧発生回路部のノードNsenseのレベルも高
くなり、ノードNsenseの電位＞Ｖref になると電圧比較
回路部の出力ノードNactが“Ｌ”レベルになる。これに
より、出力信号ＶPPGEN は０Ｖ、駆動信号RNG 、/RNGは
それぞれ０Ｖ、Ｖccに固定される。この時には、昇圧回
路からの高電圧の出力は停止し、Ｖppノードはこの時点
での電圧（リミット電圧）が保たれる。

【０１３７】この後、Ｖppノードの電圧レベルの低下を
引き起こす要因としては、Ｖppノードから前記抵抗Ｒ1
〜Ｒ7 やＮＭＯＳトランジスタＱn1〜Ｑn6を介して０Ｖ
に流れるリーク電流が考えられるが、このリーク電流
は、通常、非常に小さくなるように設定することができ
るので問題とはならず、また、他の経路を介したリーク
電流はさらに小さく設定することができる。従って、昇
圧回路からの高電圧出力停止後のＶppノードや選択セル
トランジスタのゲート電極の電圧レベルは、Ｖppノード
のリミット電圧から殆んど変化せずに一定になる（図１
２を参照）。

【０１３８】即ち、図７に示したＶppレベル設定回路
は、上記したような動作方式により書き込み用高電圧の
電圧レベル、つまり、書き込みパルス印加動作時の選択
セルトランジスタのゲート電極に印加される電圧のレベ
ルを制御することが可能である。

【０１３９】なお、図５、図６(a) 、図７に示した各回
路を用いた場合、図７中の電圧発生回路部のノードNsen
seの電圧＞Ｖref となる瞬間に昇圧回路からの高電圧出
力の発生が止まる。しかし、Ｖppノードと前記ノードNs
enseとの間には、抵抗Ｒ1 とそれが持つ容量Ｃ1 が存在
するので、ノードNsenseの電位変化はＶppノードに対し
てある応答時間が必要である。つまり、Ｖppノードがリ
ミット電圧設定値に達した瞬間からある応答時間の経過
後に、ノードNsenseの電圧＞Vrefとなり、高電圧出力の
発生が止まる。

【０１４０】このため、図８(a) 、(b) 、(c) に示した
ように、高電圧出力の充電速度によりリミット電圧が変
わる、つまり、前記応答時間ｔr の期間の高電圧上昇量
ΔＶpp（図８(a) 、(b) 、(c) 中のΔＶppa 、ΔＶppb
、ΔＶppc に相当）の相違分だけリミット電圧が変わ
る。

【０１４１】即ち、充電速度が速いほど高電圧上昇量Δ
Ｖppは大きくなる（ΔＶppa ＞ΔＶppb ＞ΔＶppc の特
性に対応する）。充電速度やΔＶppは高電圧発生回路の
能力（電流供給能力）が一定であれば、負荷容量（Ｖpp
ノード容量）に反比例する。

【０１４２】通常、セルトランジスタへの高電圧印加期
間中のＶppノードの容量は、セルトランジスタへの高電
圧非印加期間中のＶppノードの容量より大きいので、セ
ルトランジスタへの高電圧印加期間中のＶppノードの充
電はセルトランジスタへの高電圧非印加期間中のＶppノ
ードの充電より高速となる。

【０１４３】以上の説明を要約すると、図２６に示した
従来例の動作では、書き込みパルス印加動作、書き込み
ベリファイ動作を通じてリミット電圧設定値が同じであ
り、セルトランジスタへの高電圧印加期間中のリミット
電圧Ｖppw に比べて、セルトランジスタへの高電圧非印
加期間中のリミット電圧Ｖppv の方がレベルが高い。

【０１４４】これに対して、図１２に示した実施例の動
作では、セルトランジスタへの高電圧非印加期間中のリ
ミット電圧設定値を、セルトランジスタへの高電圧印加
期間中のリミット電圧設定値より低く設定することによ
り、セルトランジスタへの高電圧印加期間中のリミット
電圧Ｖppw に比べてセルトランジスタへの高電圧非印加
期間中のリミット電圧Ｖppv を低いレベルに設定するこ
とが可能となっている。

【０１４５】ここで、本発明の実施例においてセルトラ
ンジスタへの高電圧印加期間中より非印加期間中にリミ
ット電圧設定値をより低く設定する方式の動作波形の一
例を図１３に示す。また、参考のため、従来例のリミッ
ト電圧設定値が同じである場合の動作波形の一例を図２
８に示した。

【０１４６】即ち、本発明の実施例では、セルトランジ
スタへの高電圧印加期間中は、Ｖref ×(R1+R2)/R2のリ
ミット電圧設定値に、セルトランジスタへの高電圧非印
加期間中は、Ｖref ×(R1+R2+R3+R4+R5+R6+R7)/(R2+R3+
R4+R5+R6+R7)のリミット電圧設定値（＜Ｖref ×(R1+R
2)/R2）に設定している。この場合には、セルトランジ
スタへの高電圧印加中と非印加期間中とのリミット電圧
設定値の差がΔＶppより大きい場合には、Ｖppw ＞Ｖpp
v を実現できる。

【０１４７】なお、セルトランジスタへの高電圧非印加
期間中にＶppノードをＶccより高い電圧に保つことの意
味としては、書き込みパルス印加動作中のセルトランジ
スタへの高電圧印加開始時の書き込み用高電圧の充電の
高速化を図ることにあり、例えばセルトランジスタへの
高電圧非印加期間中のＶppノードの容量が高電圧印加期
間中のＶppノードの容量に比べて小さい場合でも、セル
トランジスタへの高電圧印加開始前に書き込み用高電圧
を充電していると、充電してない場合と比較して高電圧
印加開始時の書き込み用高電圧の充電が高速化される。

【０１４８】従って、本発明では、セルトランジスタへ
の高電圧印加期間中にＶppノードを電圧ストレス上問題
ないレベル（つまり、Ｖppw 以下のレベル）まで充電し
ておく場合に適用することにより、書き込み用高電圧の
充電時間を長くすることなく、つまりデータ書き込み動
作速度を低下させることなく、電圧ストレスの小さいデ
バイス、即ち、信頼性の高いデバイスを実現できる。

【０１４９】以上では、書き込み用高電圧に関して、従
来例の動作ではＶppw ＜Ｖppv となり、実施例の動作で
はＶppw ＞Ｖppv となる理由について説明を行ったが、
書き込み用中間電圧に関しても同様の方法により、従来
例の動作ではＶmw＜Ｖmvとなるが、実施例ではＶmw＞Ｖ
mvとすることができる。

【０１５０】また、上記した実施例では、セルトランジ
スタへの高電圧印加中と非印加期間中とのリミット電圧
設定値の差をΔＶppより大きくすることによりＶppw ＞
Ｖppv を実現する場合を示したが、本発明は上記実施例
に限定されるものではなく、セルトランジスタへの高電
圧非印加期間中のリミット電圧設定値を印加期間中の設
定値より低くする方式を利用できる場合には有効であ
る。

【０１５１】例えば、セルトランジスタへの高電圧印加
中と非印加期間中とのリミット電圧設定値の差をΔＶpp
と同じ値に設定してＶppw ＝Ｖppv を実現する場合や、
例えばセルトランジスタへの高電圧印加中と非印加期間
中とのリミット電圧設定値の差をΔＶppより小さくして
Ｖppw ＜Ｖppv とする場合でも、従来の方式に比べてＶ
ppv −Ｖppw の値を小さくすることにより、セルトラン
ジスタへの高電圧非印加期間中の電圧ストレスを減少さ
せることができる場合などでも本発明は有効である。

【０１５２】以上、セルトランジスタへの高電圧非印加
期間中のリミット電圧設定値を印加期間中のリミット電
圧設定値より低くすることにより、データ書き込み動作
速度を低下させることなく、セルトランジスタへの高電
圧非印加期間中の電圧ストレスを減少させ、信頼性の高
いデバイスを実現する方式を説明した。

【０１５３】また、上記実施例では、１回の書き込みパ
ルス印加動作において、選択セルトランジスタのゲート
電極に書き込み用高電圧を印加する時間（書き込みパル
ス幅）がループ回数に依存せず一定、また書き込み用高
電圧レベルもループ回数に依存せず一定の場合を例にと
って説明したが、本発明は上記実施例に限定されるもの
ではなく、種々変更可能である。

【０１５４】図１４(a) 、(b) 、(c) は、実際のデバイ
スにおいてＶppw レベルの時間幅をＶppv レベルの時間
幅に比べて長くした場合におけるセルトランジスタへの
データ書き込み動作時のＶppノードの波形図を示す。

【０１５５】即ち、図１４(a) は、第２実施例として、
ループ回数に依存せず書き込み用高電圧レベルや書き込
みパルス幅が一定に保たれている場合を示している。

【０１５６】また、図１４(b) 、(c) は、第３の実施例
として、ループ回数の増加とともにセルトランジスタに
印加される書き込み用高電圧レベルが高くなるステップ
アップ方式であり、かつ、セルトランジスタへの書き込
み用高電圧非印加時の高電圧レベルがループ回数に依存
せず一定（Ｖppv ＝Ｖppv 1)の場合であり、セルトラン
ジスタへの書き込み用高電圧印加時の高電圧レベルの設
定値をループ回数が増えるごとに増加させる方式を用い
た場合を示している。

【０１５７】なお、図１４(b) 、(c) の違いは、ループ
回数１回目のＶppw の電圧レベル（Ｖppw1）とループ回
数１回目のＶppv の電圧レベル（Ｖppv1）との大小関係
が、図１４(b) ではＶppw1＞Ｖppv1、図１４(c) ではＶ
ppw1＜Ｖppv1となっていることである。

【０１５８】即ち、図１４(c) では、ループ回数１回目
に限り、セルトランジスタへの書き込み用高電圧の印加
時、非印加時の間のリミット電圧設定値が同じであるの
で、Ｖppw1＜Ｖppv1となる。この場合でも、ループ回数
２回目以降ではＶppwi（i=2,3,4,..）＞Ｖppv1となるの
で、セルトランジスタへの書き込み用高電圧非印加時の
電圧ストレスは問題とならない。

【０１５９】なお、参考までに、図１４(a) に示した動
作と対比するために、従来例においてＶppw レベルの時
間幅をＶppv レベルの時間幅に比べて長くした場合にお
けるセルトランジスタへのデータ書き込み動作時のＶpp
ノードの波形を図２７(a) に示した。

【０１６０】また、図１４(b) 、(c) と対比するために
従来例においてＶppw レベルの時間幅をＶppv レベルの
時間幅に比べて長くした場合におけるセルトランジスタ
へのデータ書き込み動作時のＶppノードの波形を図２７
(b) に示した。

【０１６１】図１５(a) は、第４実施例として、ループ
回数の増加とともに書き込みパルス幅が広くなる場合に
おけるセルトランジスタへのデータ書き込み動作時のＶ
ppノードの波形図を示す。

【０１６２】図１５(b) は、第５実施例として、ループ
回数の増加とともにセルトランジスタへの書き込み用高
電圧印加時、非印加時の電圧レベル設定値が高くなるス
テップアップ方式であり、かつ、Ｖppwi＞Ｖppvi（i=1,
2,3,... ）が保たれる場合におけるセルトランジスタへ
のデータ書き込み動作時のＶppノードの波形図を示す。

【０１６３】上記した図１４(b) 、(c) 、図１５(b) の
ように、ループ回数の増加とともに書き込み用高電圧レ
ベルが増加する方式は、図７に示したＶppレベル設定回
路を用いることにより容易に実現可能である。

【０１６４】図１６、図１７、図１８は、それぞれ対応
して図１４(b) 、(c) 、図１５(b)の方式を実現するた
めの制御信号PGM1〜PGM5の動作タイミングを示す。

【０１６５】図１６に示した制御信号PGM1〜PGM5の動作
タイミングによれば、図７に示したＶppレベル設定回路
を用いて５種類の書き込み用高電圧（４回の書き込み電
圧の増加）を実現可能である。この場合、Ｖppv レベル
の設定値としてリミット電圧の設定可能な最低値を用
い、Ｖppw レベルの設定値として上記最低値より高い電
圧レベルを用いている。

【０１６６】図１７に示した制御信号PGM1〜PGM5の動作
タイミングによれば、図７に示したＶppレベル設定回路
を用いて６種類の書き込み用高電圧（５回の書き込み電
圧の増加）を実現可能である。この場合、リミット電圧
設定可能な最低値を、Ｖppvレベルの設定値として用い
るとともにループ１回目のＶppw レベルの設定値として
も用いている。

【０１６７】図１８に示した制御信号PGM1〜PGM5の動作
タイミングによれば、図７に示したＶppレベル設定回路
を用いて５種類の書き込み用高電圧（４回の書き込み電
圧の増加）を実現可能である。この場合、各ループ毎の
Ｖppv レベルの設定値を、Ｖppw レベルの設定値より１
ステップ低い設定値に設定している。

【０１６８】上記した図１６や図１８の方式を用いる
と、ループ１回目においてもＶppv ＜Ｖppw であるの
で、図１７の方式と比べてループ１回目のＶppv による
電圧ストレスを大幅に低減できるという特長がある。こ
れに対して、図１７の方式を用いると、図１６、図１８
の方式と同じＶppレベル設定回路を用いた場合でも、セ
ルトランジスタに印加する書き込み用高電圧の範囲が図
１６、図１８の場合と比べて広い（書き込み電圧の増加
回数が多い）という特長がある。

【０１６９】さらに、特に図１８の方式では、Ｖppv レ
ベルの設定値をＶppw の設定値に対し、各ループで常に
１ステップだけ低く設定している。従って、書き込み用
高電圧がＶppレベル設定回路の設定可能な最高値あるい
はそれに近いＶppw レベルに設定される場合でも、セル
トランジスタへの高電圧印加開始時にＶppノードを速や
かに充電できるという特長がある。従って、図１６、図
１７、図１８の方式は、それぞれの特長からどの方式が
最適となるかは用途に応じて変わる。

【０１７０】書き込み用中間電圧のレベル設定について
も、上記した書き込み用高電圧の場合と同様に、上記各
実施例に準じて実施することができる。

【０１７１】なお、上記各実施例では、書き込みパルス
印加動作と書き込みベリファイ動作を合わせてＶppノー
ドやＶm ノードの電位が低下する動作が２回（図１２中
における（ア）と（ウ）のタイミング、あるいは（イ）
と（エ）のタイミング）ある場合を例にとって説明を行
ったが、ＶppノードやＶm ノードの電位が低下する動作
が３回以上ある場合でも本発明は有効である。

【０１７２】図１９は、第６実施例として、Ｖppノード
やＶm ノードの電位が低下する動作が３回である場合に
おける動作波形を示す。

【０１７３】ここでは、図１２に示した動作波形中の
（ア）と（ウ）のタイミングのほかに、（オ）のタイミ
ング、つまり、ＣＧ（非選択）、ＳＧ1 、ＳＧ2 をＶh
→０Ｖとする際に、図１０(d) を参照して前述したと同
様の理由により、Ｖppノードの電位低下やＶm ノードの
電位低下が起こる場合を示しており、このような場合も
本発明は有効である。

【０１７４】また、図１９は、動作波形中の（ア）〜
（ウ）の期間の書き込み用高電圧リミット電圧の設定値
をＶppノードの電位がＶppw になっている期間に比べて
低くするとともに、（イ）〜（エ）の期間の書き込み用
中間電圧リミット電圧の設定値をＶm ノードの電位がＶ
mwになっている期間に比べて低くする方式を示してい
る。

【０１７５】この方式は、図１２に示した動作波形中の
（ア）〜（ウ）の期間のＶppノードの容量がＶppノード
の電位がＶppw になっている期間のＶppノードの容量に
比べて特に小さく、また、（イ）〜（エ）の期間のＶm
ノードの容量がＶm ノードの電位がＶmwになっている期
間のＶm ノードの容量に比べて特に小さい場合には、格
別有効である。

【０１７６】一方、図２０は、第７実施例として、動作
波形中の（ア）〜（オ）の期間と（イ）〜（カ）の期間
に書き込み用高電圧、中間電圧のリミット電圧設定値を
他の期間に比べて低くする方式を示している。

【０１７７】この方式は、図１２に示した動作波形中の
（ア）〜（オ）の期間がその他の期間に比べてＶppノー
ドの容量が特に小さく、その他の期間はＶppノードの容
量は同程度であり、また、（イ）〜（カ）の期間がその
他の期間に比べてＶm ノードの容量が特に小さく、その
他の期間はＶm ノードの容量は同程度である場合に有効
である。

【０１７８】さらに図２１は、第８実施例として、動作
波形中の（オ）〜（ウ）の期間と（カ）〜（エ）の期間
に書き込み用高電圧、中間電圧のリミット電圧設定値を
他の期間に比べて低くする方式を示している。

【０１７９】この方式は、図１２に示した動作波形中の
（オ）〜（ウ）の期間がその他の期間に比べてＶppノー
ドの容量が特に小さく、その他の期間はＶppノードの容
量は同程度であり、また、（カ）〜（エ）の期間がその
他の期間に比べてＶm ノードの容量が特に小さく、その
他の期間はＶm ノードの容量は同程度である場合に有効
である。

【０１８０】このように、セルトランジスタへの書き込
み用高電圧印加時の書き込み用高電圧リミット電圧設定
値に対して、セルトランジスタへの書き込み用高電圧非
印加時の全部の期間にわたって書き込み用高電圧リミッ
ト電圧設定値を低く設定する場合に限らず、セルトラン
ジスタへの書き込み用高電圧非印加時の一部の期間にわ
たって書き込み用高電圧リミット電圧設定値を低く設定
する場合においても本発明は有効となる。

【０１８１】また、本発明を用いることにより、セルト
ランジスタへの高電圧印加時に比べて非印加時の一部の
期間のみＶppレベルを低下させ、他の期間は従来の方式
と同様にＶppレベルが高いレベルとなっている場合で
も、トランジスタへの電圧ストレス低減を実現できるの
で、本発明は有効となる。

【０１８２】即ち、上記実施例のＮＡＮＤセル型のＥＥ
ＰＲＯＭにおいては、セルトランジスタへの書き込み用
高電圧非印加時の一部もしくは全部の期間の書き込み用
高電圧リミット電圧設定値をセルトランジスタへの書き
込み用高電圧印加時の書き込み用高電圧リミット電圧設
定値とは異なるように設定する手段を具備しており、前
記書き込み用高電圧リミット電圧設定値を書き込み用高
電圧印加時の書き込み用高電圧リミット電圧設定値より
低く設定することが可能である。

【０１８３】従って、データ書き込み動作中における書
き込み用高電圧充電速度の低下、つまりデータ書き込み
動作速度の低下を招くことなく、セルトランジスタへの
書き込み用高電圧非印加時にトランジスタにかかる電圧
ストレスを従来より大幅に低減することができ、デバイ
スの信頼性を大幅に改善することができる。

【０１８４】なお、上記実施例では、１個のＮＡＮＤセ
ル中で直列接続されたセルトランジスタの数が８個の場
合について説明したが、直列接続されるセルトランジス
タの数は８個に限らず、２、４、１６、３２、６４個な
どの場合においても上記実施例に準じて本発明を適用可
能である。

【０１８５】また、本発明は、上記実施例のようなＮＡ
ＮＤ型ＥＥＰＲＯＭに限らず、他のＥＥＰＲＯＭ（ＮＯ
Ｒ型ＥＥＰＲＯＭ、ＤＩＮＯＲ型ＥＥＰＲＯＭ、ＡＮＤ
型ＥＥＰＲＯＭなど）にも上記実施例に準じて適用可能
である。

【０１８６】図２２は、選択トランジスタを持たないＮ
ＯＲ型ＥＥＰＲＯＭのメモリセルアレイの一部を示す等
価回路図である。

【０１８７】このメモリセルアレイにおいては、ビット
線ＢＬｉとこれに直交するソース線との間に、ワード線
ＷＬｉにより制御される１つのセルトランジスタが接続
されている。

【０１８８】図２３は、選択トランジスタ付きのＮＯＲ
型ＥＥＰＲＯＭのメモリセルアレイの一部を示す等価回
路図である。

【０１８９】このメモリセルアレイにおいては、ビット
線ＢＬｉとこれに直交するソース線との間に、ワード線
ＷＬにより制御される１つのセルトランジスタと選択ゲ
ート線ＳＴにより制御される１つの選択ゲートトランジ
スタが直列に接続されている。

【０１９０】図２４は、ＤＩＮＯＲ型ＥＥＰＲＯＭのメ
モリセルアレイの一部を示す等価回路図である。

【０１９１】このメモリセルアレイにおいては、１つの
ローカルビット線（サブビット線）ＬＢとソース線との
間にワード線Ｗｉにより制御される１つのセルトランジ
スタが並列に接続されており、前記ローカルビット線Ｌ
Ｂは選択ゲート線ＳＴにより制御されるビット線側選択
ゲートトランジスタを介してビット線ＢＬｉに接続され
ている。なお、ＤＩＮＯＲ型ＥＥＰＲＯＭの詳細は、例
えば "H.Onoda et al.,IEDM Tech Digest,1992,pp.599-
602"に開示されている。

【０１９２】図２５は、ＡＮＤ型ＥＥＰＲＯＭのメモリ
セルアレイの一部を示す等価回路図である。

【０１９３】このメモリセルアレイにおいては、ビット
線ＢＬｉとソース線との間に、第１の選択ゲート線ＳＴ
1 により制御されるビット線側選択ゲートトランジスタ
と、それぞれ対応してワード線Ｗｉにより制御される互
いに並列接続された複数のセルトランジスタと、第２の
選択ゲート線ＳＴ2 により制御されるソース線側選択ゲ
ートトランジスタが直列に接続されている。なお、ＡＮ
Ｄ型ＥＥＰＲＯＭの詳細は、例えば "H.Kume et al.,IE
DM Tech Digest,1992,pp.991-993" に開示されている。

【０１９４】その他、本発明は上記実施の形態に何ら限
定されるものではなく、本発明の要旨を変更しない範囲
で種々変形して実施することができる。

【０１９５】

【発明の効果】上述したように本発明によれば、データ
書き込み動作中に書き込みパルス印加動作と書き込みベ
リファイ動作を繰り返し行う不揮発性半導体記憶装置に
おいて、セルトランジスタへの書き込み用高電圧の非印
加時の高電圧のリミッタ電圧設定値をセルトランジスタ
への書き込み用高電圧印加時のリミッタ電圧設定値と異
なる値に設定する電圧変更設定手段を具備するので、セ
ルトランジスタへの書き込み用高電圧印加時の高電圧の
設定値より書き込み用高電圧非印加時の高電圧の設定値
を低く設定することにより、書き込み用高電圧充電速度
の低下、つまりデータ書き込み動作速度の低下を招くこ
となく、非印加時の書き込み用高電圧レベルを印加時の
レベルより低く設定できる。従って、トランジスタ等に
かかる電圧ストレスを従来より低減することができ、信
頼性の高いメモリチップを実現できる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の第１の実施
の形態に係る一括消去可能なＮＡＮＤ型ＥＥＰＲＯＭの
全体構成を概略的に示すブロック図およびその一部を取
り出して概略的構成を示すブロック図。

【図２】図１中のメモリセルアレイの１つのＮＡＮＤセ
ルユニットを取り出して示す平面図および等価回路図。

【図３】図２(a) 中のＡ−Ａ′およびＢ−Ｂ′に沿う構
造の一例を示す断面図。

【図４】図１中のメモリセルアレイの一部（複数のＮＡ
ＮＤセルユニット）を取り出して示す等価回路図。

【図５】図１中の各高電圧発生回路に用いられる昇圧回
路の構成例を示す回路図。

【図６】図５の昇圧回路に駆動信号RING、/RING を供給
するためのリングオシレータの一例を示す回路図および
動作波形図。

【図７】図５の昇圧回路の出力ノードに接続される電圧
レベル設定回路（電圧リミッタ回路）の一例として代表
的にＶppレベル設定回路（Ｖppリミッタ回路）の構成例
を示す回路図。

【図８】図７の回路における書き込み用高電圧のリミッ
ト電圧設定値、リミット電圧および充電速度の関係を示
す特性図。

【図９】図１中のロウデコーダとメモリセルアレイとの
接続関係の一例を示す回路図。

【図１０】図９中の制御ゲート線の放電動作時の放電経
路および放電経路中のトランジスタの電圧印加状態を説
明するために示す回路図。

【図１１】図１のＮＡＮＤ型ＥＥＰＲＯＭにおいて書き
込み時間を調節してベリファイを行いながらメモリセル
にデータを書き込む際の動作のアルゴリズムの一例を示
すフローチャート。

【図１２】図１１に示した書き込み方式による本発明の
実施例における書き込みパルス印加動作と書き込みベリ
ファイ動作の一例を示すタイミング波形図。

【図１３】本発明の第１実施例においてセルトランジス
タへの高電圧印加期間中のリミット電圧設定値より低く
設定する方式を説明するために、従来例のリミット電圧
設定値が同じである場合と対比して信号PGM1〜PGM5を示
すタイミング波形図。

【図１４】本発明の第２実施例および第３実施例とし
て、実際のデバイスにおいてＶppwレベルの時間幅をＶp
pv レベルの時間幅に比べて長くした場合におけるセル
トランジスタへのデータ書き込み動作時のＶppノードの
電位を示す波形図。

【図１５】本発明の第４実施例として、ループ回数の増
加とともに書き込みパルス幅が広くなる場合、第５実施
例として、セルトランジスタへの書き込み用高電圧印加
時、非印加時の電圧レベル設定値が高くなり、かつ、Ｖ
ppwi＞Ｖppviが保たれる場合におけるセルトランジスタ
へのデータ書き込み動作時のＶppノードの電位を示す波
形図。

【図１６】図１４(b) の書き込み方式を実現するための
制御信号PGM1〜PGM5を示すタイミング波形図。

【図１７】図１４(c) の書き込み方式を実現するための
制御信号PGM1〜PGM5を示すタイミング波形図。

【図１８】図１５(b) の書き込み方式を実現するための
制御信号PGM1〜PGM5を示すタイミング波形図。

【図１９】本発明の第６実施例として、ＶppノードやＶ
m ノードの電位が低下する動作が３回である場合におけ
る書き込みパルス印加動作と書き込みベリファイ動作の
タイミングを示す波形図。

【図２０】本発明の第７実施例として、図１２中の
（ア）〜（オ）の期間と（イ）〜（カ）の期間に書き込
み用高電圧、中間電圧のリミット電圧設定値を他の期間
に比べて低くする方式を用いる場合における書き込みパ
ルス印加動作と書き込みベリファイ動作のタイミングを
示す波形図。

【図２１】本発明の第８実施例として、図１２中の
（オ）〜（ウ）の期間と（カ）〜（エ）の期間に書き込
み用高電圧、中間電圧のリミット電圧設定値を他の期間
に比べて低くする方式を用いる場合における書き込みパ
ルス印加動作と書き込みベリファイ動作のタイミングを
示す波形図。

【図２２】選択トランジスタを持たないＮＯＲ型ＥＥＰ
ＲＯＭのメモリセルアレイの一部を示す回路図。

【図２３】選択トランジスタ付きのＮＯＲ型ＥＥＰＲＯ
Ｍのメモリセルアレイの一部を示す回路図。

【図２４】ＤＩＮＯＲ型ＥＥＰＲＯＭのメモリセルアレ
イの一部を示す回路図。

【図２５】ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの
一部を示す回路図。

【図２６】図１１に示した書き込み方式にしたがう従来
のＮＡＮＤ型ＥＥＰＲＯＭにおける書き込みパルス印加
動作と書き込みベリファイ動作の一例を示すタイミング
波形図。

【図２７】図１２に示した実施例の動作と対比するため
に、従来例においてＶppw レベルの時間幅をＶppv レベ
ルの時間幅に比べて長くした場合におけるセルトランジ
スタへのデータ書き込み動作時のＶppノードの電位を示
す波形図。

【図２８】図１３に示した実施例の動作と対比するため
に、従来例のリミット電圧設定値が同じである場合の動
作の一例を示す波形図。

【符号の説明】

１…セルトランジスタアレイ、 ２…ビット線制御回路、 ３…カラムデコーダ、 ４…アドレスバッファ、 ５…ロウデコーダ、 ６…データ入出力バッファ、 ７…基板バイアス回路、 ８…書き込み用高電圧発生回路、 ９…書き込み用中間電圧発生回路、 １０…読み出し用高電圧発生回路、 １１…制御回路 ５０…昇圧回路、 ６０…リングオシレータ、 ７０…電圧レベル設定回路（電圧リミッタ回路）。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 書き換え可能な不揮発性のメモリセルを
   含むメモリセルユニットがアレイ状に配列されたメモリ
   セルアレイと、 前記メモリセルアレイの同一行のメモリセルに共通に接
   続されたワード線と、 前記メモリセルアレイの同一列のメモリセルユニットに
   共通に接続されたデータ線と、 選択されたメモリセルにデータ書き換えを行うための電
   圧を印加する第１の動作および前記電圧を印加されたメ
   モリセルのデータ書き換え状態を検証する第２の動作を
   交互に繰り返して選択されたメモリセルのデータ書き換
   えを行うシーケンス動作を制御するシーケンス制御手段
   と、 前記第１の動作の期間中の一部もしくは全部の期間に相
   当する第１の期間にデータ書き換えの対象であるメモリ
   セルに対応するワード線に電源電圧より高い第１の電圧
   を印加する電圧印加手段と、 前記シーケンス動作中の前記第１の期間を除く期間のう
   ち一部もしくは全部に相当する第２の期間に前記第１の
   電圧のレベルの設定値を前記第１の期間の電圧レベルの
   設定値と異なる値に設定する電圧変更設定手段とを具備
   することを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
   において、 前記電圧変更設定手段は、前記第２の期間に前記第１の
   電圧のレベルの設定値を前記第１の期間の電圧のレベル
   の設定値より低い値に設定することを特徴とする不揮発
   性半導体記憶装置。
3. 【請求項３】 請求項１または２記載の不揮発性半導体
   記憶装置において、 前記第２の期間が前記第２の動作の期間を含んでいるこ
   とを特徴とする不揮発性半導体記憶装置。
4. 【請求項４】 請求項１または２記載の不揮発性半導体
   記憶装置において、 前記第２の期間が前記シーケンス動作中の前記第１の期
   間を除く全期間であることを特徴とする不揮発性半導体
   記憶装置。
5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
   不揮発性半導体記憶装置において、 前記電圧変更設定手段は、さらに前記第１の動作と前記
   第２の動作とを繰り返すシーケンス動作中に前記第１の
   動作が回を重ねる度に前記第１の期間における前記第１
   の電圧のレベルを高くし、かつ前記シーケンス動作にお
   ける１回目の前記第１の期間中の前記第１の電圧のレベ
   ルの設定値が１回目の前記第２の期間中の前記第１の電
   圧のレベルの設定値と同じであり、２回目以降は前記第
   １の期間中の前記第１の電圧のレベルの設定値が前記第
   ２の期間の前記第１の電圧のレベルの設定値より高い値
   であるように制御されることを特徴とする不揮発性半導
   体記憶装置。
6. 【請求項６】 請求項１乃至４のいずれか１項に記載の
   不揮発性半導体記憶装置において、 前記電圧変更設定手段は、前記第１の動作と前記第２の
   動作とを繰り返すシーケンス動作中に前記第１の動作が
   回を重ねる度に前記第１の期間における前記第１の電圧
   のレベルを高くし、かつ前記シーケンス動作における１
   回目の前記第１の期間中の前記第１の電圧のレベルの設
   定値が１回目の前記第２の期間中の前記第１の電圧のレ
   ベルの設定値より高い値であるように制御されることを
   特徴とする不揮発性半導体記憶装置。
7. 【請求項７】 請求項１乃至４のいずれか１項に記載の
   不揮発性半導体記憶装置において、 前記電圧変更設定手段は、前記第１の動作と前記第２の
   動作とを繰り返すシーケンス動作中に前記第１の動作が
   回を重ねる度に前記第１の期間における前記第１の電圧
   のレベルを高くし、かつ前記第１の動作が回を重ねる度
   に前記第２の期間における前記第１の電圧のレベルを高
   くするように制御されることを特徴とする不揮発性半導
   体記憶装置。
8. 【請求項８】 請求項１乃至７のいずれか１項に記載の
   半導体記憶装置において、 前記第１の電圧を印加する期間は前記第１の動作の回数
   に依存せず実質的に一定であることを特徴とする不揮発
   性半導体記憶装置。
9. 【請求項９】 請求項１乃至７のいずれか１項に記載の
   不揮発性半導体記憶装置において、 前記第１の電圧を印加する期間は前記第１の動作が回を
   重ねる度に長くなることを特徴とする半導体記憶装置。
10. 【請求項１０】 請求項１乃至９のいずれか１項に記載
    の不揮発性半導体記憶装置において、 前記電圧変更設定手段は、 電源電圧を昇圧して高電圧を得る昇圧回路と、 前記昇圧回路の出力端に接続され、制御信号入力に応じ
    て前記昇圧回路の出力電圧を任意の値に制限する電圧レ
    ベル設定回路とを具備することを特徴とする不揮発性半
    導体記憶装置。
11. 【請求項１１】 請求項１０記載の不揮発性半導体記憶
    装置において、 前記電圧レベル設定回路は、電圧発生回路部、電圧比較
    回路部を具備し、 前記電圧発生回路部は、前記昇圧回路の出力ノードと基
    準電圧との間に直列接続された複数個の電圧分割用の抵
    抗およびゲートにイネーブル制御信号が供給される少な
    くとも１個のＭＯＳトランジスタと、前記複数個の電圧
    分割用の抵抗のうちの少なくとも一部の抵抗の直列接続
    点にそれぞれの一端が接続され、他端が共通接続され、
    それぞれ異なる制御信号入力により制御される複数個の
    ＭＯＳスイッチ素子とを具備することを特徴とする不揮
    発性半導体記憶装置。
12. 【請求項１２】 請求項１１記載の不揮発性半導体記憶
    装置において、 前記電圧比較回路部は、差動対をなす駆動用ＭＯＳトラ
    ンジスタのうちの一方のトランジスタのゲートに前記電
    圧発生回路部で生成された電圧が入力し、他方のＭＯＳ
    トランジスタのゲートに参照用電圧が入力する差動増幅
    回路と、前記差動増幅回路の定電流源として接続され、
    ゲートに前記イネーブル制御信号が供給されるＭＯＳト
    ランジスタとを具備することを特徴とする不揮発性半導
    体記憶装置。
13. 【請求項１３】 請求項１１または１２記載の半導体記
    憶装置において、 前記電圧発生回路部の制御信号入力のタイミングは、前
    記シーケンス制御手段により制御されることを特徴とす
    る半導体記憶装置。