JPH1186573A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1186573A JPH1186573A JP24692697A JP24692697A JPH1186573A JP H1186573 A JPH1186573 A JP H1186573A JP 24692697 A JP24692697 A JP 24692697A JP 24692697 A JP24692697 A JP 24692697A JP H1186573 A JPH1186573 A JP H1186573A
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Abstract
作と書き込みベリファイ動作を繰り返し行うEEPRO
Mにおいて、トランジスタ等にかかる電圧ストレスを従
来より低減し、信頼性の高いメモリチップを実現する。 【解決手段】セルトランジスタアレイ1と、選択セルに
データ書替えを行う電圧を印加する第1の動作と電圧を
印加されたセルのデータ書替え状態を検証する第2の動
作を交互に繰り返してデータ書替えを行うシーケンス動
作を制御する回路11と、第1の動作の期間中の一部も
しくは全部の期間に相当する第1の期間にデータ書替え
の対象であるセルに対応するワード線に電源電圧より高
い第1の電圧を印加する回路5と、シーケンス動作中の
第1の期間を除く期間のうち一部もしくは全部の期間に
相当する第2の期間に第1の電圧のレベルの設定値を第
1の期間の電圧のレベルと異なる値に設定する回路70
を具備する。
Description
装置に係り、特にデータ書き込み用、消去用の高電圧を
発生する回路に関するもので、例えばNANDセル、A
NDセル、DINORセル型のEEPROMなどの不揮
発性半導体メモリに使用される。
気的書き換えが可能なEEPROMが知られており、そ
の中でも高集積化が可能なものとして、メモリセルを複
数個直列接続したセルブロック(NANDセル)のアレ
イを採用したNANDセル型のEEPROMが注目され
ている。
つのメモリセルは、ソース・ドレイン領域が形成された
半導体基板上に絶縁膜を介して浮遊ゲート(電荷蓄積
層)と制御ゲートが積層されたFETMOS構造を有す
る。
の同士でそのソース・ドレインを共用する形で直列接続
されてNANDセルを構成し、NANDセルの一端側ド
レインは選択ゲートトランジスタを介してビット線に接
続され、他端側ソースはやはり選択ゲートトランジスタ
を介して共通ソース線に接続される。
クス状に配列されてEEPROMのセルアレイが構成さ
れる。この場合、各ビット線は列方向に配設され、各メ
モリセルトランジスタの制御ゲートは行方向に連続的に
配設されて制御ゲート線(ワード線)となり、各選択ゲ
ートトランジスタのゲートは行方向に連続的に配設され
て選択ゲート線となる。
型シリコン基板上のpウェル内あるいはp型シリコン基
板内のnウェル内のpウェル内に設けられており、この
メモリセルアレイにおいて、各NANDセルは、素子分
離絶縁膜で囲まれた領域に形成されている。また、周辺
回路は、前記メモリセルアレイとは別のpウェル内に設
けられている。
るデータに応じた閾値を持っている。NAND型フラッ
シュメモリの場合は、通常、セルトランジスタがディプ
レッション型(Dタイプ)になっている状態を消去状
態、セルトランジスタがエンハンスメント型(Eタイ
プ)になっている状態を書き込み状態と定義している。
を正方向にシフトさせることを「書き込み動作」と呼
び、書き込み状態のセルトランジスタの閾値を負方向に
シフトさせることを「消去動作」と呼ぶ。
ータの書き込み、消去、データの読み出しの従来の動作
例について説明する。
は、ビット線から遠い方のセルトランジスタから順次行
われる。セルトランジスタが例えばnチャネルの場合を
説明すると、ビット線にはデータの書き込み(セルトラ
ンジスタの閾値をシフトさせる)/非書き込み(セルト
ランジスタの閾値をシフトさせない)に応じて基準電圧
0V/書き込み非選択電圧(例えば電源電圧Vcc)が印
加される。
には、セルの閾値をシフトさせるために必要な電界を得
ることが可能な昇圧された書き込み電圧Vppw (20V
程度)が印加され、この選択されたセルトランジスタよ
りビット線コンタクト側にある非選択セルトランジスタ
の制御ゲートおよび選択ゲートトランジスタのゲートに
は、セルの閾値をシフトさせずにビット線の電圧を選択
セルトランジスタに転送するために必要な中間電圧VmW
(書き込み電圧Vppと接地電位との間のほぼ中間の電
圧、10V程度)が印加される。
ト線の印加電圧がドレインまで伝達され、ビット線の印
加電圧が0Vの場合には浮遊ゲートへの電子注入が生じ
るので閾値が正方向に移動する。これに対して、ビット
線の印加電圧がVccの場合には浮遊ゲートへの電子注入
が生じないので閾値が変化せず、負のままになる。
ータ、後者の閾値が負の状態を"0"データと呼ぶ。
択されたNANDセルブロック内の全てのセルトランジ
スタに対して同時に行われる。即ち、選択されたNAN
Dセル内の全てのセルトランジスタの制御ゲートに0V
が印加され、pウェル(あるいはp型基板)、非選択N
ANDセル内の全てのセルトランジスタの制御ゲートに
対してセルデータを消去させるために必要な昇圧された
消去電圧(例えば前記書き込み電圧Vppw と同電位の電
圧)が印加される。
位の消去電圧が印加される(または開放状態にされ
る)。また、全ての選択ゲート線には選択ゲートトラン
ジスタのゲートが破壊しないような電圧(例えば前記p
ウェルと同電位の消去電圧)が印加される。また、共通
ソース線は、前記pウェルと同電位の消去電圧が印加さ
れる(または開放状態にされる)。
てのセルトランジスタにおいて浮遊ゲートの電子がゲー
ト絶縁膜を介してpウェルに放出され、閾値が負方向に
移動する。
は、選択されたセルトランジスタの制御ゲートに0V、
それ以外のセルトランジスタの制御ゲートおよび選択ト
ランジスタのゲートには例えば電源電圧Vccあるいはそ
れより高い電圧Vh が印加され、選択セルトランジスタ
に電流が流れるか否かがセンスアンプにより検出され
る。
べてのトランジスタ(非選択セルトランジスタを含む)
がオンしており、選択セルトランジスタが書き込み状態
である時には、この選択セルトランジスタは非導通状態
となるのでビット線の電位は変化しないが、選択セルト
ランジスタが消去状態である時には、この選択セルトラ
ンジスタは導通状態となるのでビット線は放電されてビ
ット電位が低下する。なお、EEPROMは、高速動作
および高信頼性を得るために、書き込み後のセルトラン
ジスタの閾値分布を狭く制御する必要があり、前述した
ように書き込みを行う度に書き込まれた内容を読み出し
(書き込みベリファイ読み出し)、書き込むべき内容と
比較し、書き込まれた内容が不十分であればさらに書き
込みを続け、書き込まれた内容が書き込むべき内容と一
致したことを確認すれば書き込みを終了する。
ル型のEEPROMでは、書き込み動作時および読み出
し動作時に非選択メモリセルは転送ゲートとして作用す
る。この観点から、書き込みがなされたメモリセルの閾
値電圧には制限が加わる。例えば、"1" データが書き込
みされたメモリセルの閾値電圧の好ましい範囲は、先の
電源電圧Vcc(例えば3.3V)より高い電圧Vh が例
えば4.5Vの場合に、0.5〜3.0V程度となる。
モリセルの製造パラメータのばらつきや電源電位のばら
つきを考慮すると、データ書き込み後のメモリセルの閾
値電圧の分布は上記範囲0.5〜3.0Vより狭い範囲
であることが要求される。
OMにおいて、データの書き込み電圧および書き込み時
間を固定して全てのメモリセルを同一条件で書き込みを
行う場合には、"1" データが書き込みされたメモリセル
の閾値電圧を許容範囲内に収めることが難しい。その理
由は、前述したように、メモリセルの特性は、例えば製
造プロセスのばらつきにより差が生じるので、書き込み
がされ易い特性のメモリセルと書き込みがされ難い特性
のメモリセルとが混在しているからである。
閾値電圧が所望範囲内におさまるように書き込みを行う
ために、書き込み動作の検証(ベリファイ)を行う過程
で書き込み時間を調整しながら書き込む方式(インテリ
ジェントライト方式)が提案されている(特開平5−1
44277号公報参照)。
調節してベリファイを行いながら書き込む方法のアルゴ
リズムを示す。このアルゴリズムは、データ書き込み動
作時に、書き込みパルス印加動作と書き込みベリファイ
動作を交互に繰り返して行う。
したがう従来のNAND型EEPROMにおける書き込
みパルス印加動作と書き込みベリファイ動作のタイミン
グ図を示す。
ロック内の8本の制御ゲート線のうち選択された1 本の
制御ゲート線を、CG(非選択)は選択ブロック内の選
択された制御ゲート線以外の7本の制御ゲート線を表わ
している。また、SG1 は、選択ブロック内のビット線
側の選択ゲートトランジスタのゲートに接続されている
選択ゲート線、SG2 はソース線側の選択ゲートトラン
ジスタのゲートに接続されている選択ゲート線を表わし
ている。
れているpウエル(p-well)、Cell-Source はメモリセ
ルアレイ内のソース線、BL("1"書込)は"1" データ書
き込みに対応する電圧が印加されたビット線、BL("0"
書込)は"0" データ書き込みに対応する電圧が印加され
たビット線を表わしている。
力ノード、Vm は書き込み用中間電圧発生回路の昇圧出
力ノード、Vreadは読み出し用高電圧発生回路の昇圧出
力ノードを示している。
動作が始まると、まず、SG1 、Cell-Source 、"0" デ
ータ書き込みビット線に対してVcc電位への充電が行わ
れ、続いて、選択ブロック内のCG(非選択)が書き込
み中間電位Vmw(10V程度)に充電された後、選択ブ
ロック内のCG(選択)が書き込み電圧Vppw (20V
程度)に充電され、この状態が暫くの間保たれる。この
間に、"1" データ書き込みビット線から"1" データ書き
込みセルへ"1" データの書き込みが行われる。
SG1 、Cell-Source 、"0" データ書き込みビット線が
0Vに放電される。この時には、Vppノードの電圧は、
CG(選択)とVppノードのトランジスタやPN接合を
介した容量カップリングにより一時的に低下した後に再
充電される。同様に、Vm ノードの電圧は、CG(非選
択)とVm ノードのトランジスタやPN接合を介した容
量カップリングにより一時的に低下した後に再充電され
る。
と、CG(非選択)、SG1 、SG2 がVh (4.5V
程度)、CG(選択)が0.5Vに設定された後、選択
セルトランジスタの読み出しが行われ、その後、ビット
線やCG(非選択)、SG1、SG2 、CG(選択)が
0Vに放電されて書き込みベリファイ動作が終了する。
メモリセルへの書き込み用高電圧非印加時のVppノード
の容量が、メモリセルへの書き込み用高電圧印加時のV
ppノードの容量より小さくなるので、書き込み用高電圧
のリミット電圧が印加時と非印加時で異なる。
非印加時の書き込み用高電圧レベルVppv がメモリセル
への書き込み用高電圧印加時の書き込み用高電圧レベル
Vppw よりも高くなるので、メモリセルへの書き込み用
高電圧非印加時にトランジスタにかかる電圧ストレスが
大きくなり、信頼性を低下させるという問題があった。
なお、上記電圧ストレスをなくするために、メモリセ
ルへの書き込み用高電圧非印加時の高電圧を発生させな
いようにすると、メモリセルへの書き込み用高電圧印加
時の書き込み用高電圧の充電速度が低下し、データ書き
込み速度低下を招いてしまうという問題があった。
み出し動作時よりもデータ書き込み動作時の方がVppノ
ードから書き込み用高電圧を供給するノード数が多いの
で、データ書き込み動作時に特に重要になる。
NANDセル型等のEEPROMにおいては、メモリセ
ルへの書き込み用高電圧非印加時の書き込み用高電圧レ
ベルVppv が必要以上に高くなり、トランジスタへの電
圧ストレスを大きくする結果、信頼性が低下するという
問題があった。
たもので、書き込み用高電圧充電速度の低下、つまりデ
ータ書き込み動作速度の低下を招くことなく、メモリセ
ルへの書き込み用高電圧非印加時にトランジスタにかか
る電圧ストレスを従来より大幅に低減することができ、
デバイスの信頼性を大幅に改善し得る不揮発性半導体記
憶装置を提供することを目的とする。
記憶装置は、書き換え可能な不揮発性のメモリセルを含
むメモリセルユニットがアレイ状に配列されたメモリセ
ルアレイと、前記メモリセルアレイの同一行のメモリセ
ルに共通に接続されたワード線と、前記メモリセルアレ
イの同一列のメモリセルユニットに共通に接続されたデ
ータ線と、選択されたメモリセルにデータ書き換えを行
うための電圧を印加する第1の動作および前記電圧を印
加されたメモリセルのデータ書き換え状態を検証する第
2の動作を交互に繰り返して選択されたメモリセルのデ
ータ書き換えを行うシーケンス動作を制御するシーケン
ス制御手段と、前記第1の動作の期間中の一部もしくは
全部の期間に相当する第1の期間にデータ書き換えの対
象であるメモリセルに対応するワード線に電源電圧より
高い第1の電圧を印加する電圧印加手段と、前記シーケ
ンス動作中の前記第1の期間を除く期間のうち一部もし
くは全部に相当する第2の期間に前記第1の電圧のレベ
ルの設定値を前記第1の期間の電圧レベルの設定値と異
なる値に設定する電圧変更設定手段とを具備することを
特徴とする。
施の形態を詳細に説明する。
に係るNANDセル型のEEPROMの全体構成を概略
的に示すブロック図であり、同図中の一部を取り出して
その概略的構成を図1(b)に示す。
は、NANDセルの両端側にそれぞれ選択ゲートが直列
に接続されたNANDセルユニットが、全体として行列
状に配列されて形成されている。
ワード線WLは、同一行のセルトランジスタの各制御ゲ
ートに共通に1本ずつ接続され、各NANDセルの一端
側ドレインに接続された選択ゲートはデータ線としての
ビット線BLに、各NANDセルの他端側ソースに接続
された選択ゲートは共通ソース線に接続されている。
レイ1に対してカラム選択を行うカラム選択スイッチ
と、メモリセルアレイ1に対して書き込みデータのラッ
チ動作、ビット線電位を読むためのセンス動作、書き込
み後のベリファイ読み出しのためのセンス動作、再書き
込みデータのラッチ動作を行うセンスアンプ・書き込み
データラッチ回路と、各ビット線にそれぞれ所要の電圧
を供給するビット線ドライバなどにより構成されてお
り、データ入出力バッファ6に接続されている。
レスバッファ4からのカラムアドレス信号をデコード
し、デコード出力により前記カラム選択スイッチを制御
する。
ドレスバッファ4からのロウアドレス信号をデコードす
るデコーダ回路と、このデコーダ回路のデコード出力に
応じてワード線WLおよび選択ゲート線にそれぞれ所要
の所定の電圧を供給するワード線ドライバとから構成さ
れている。
は、電源電圧Vcc、基準電圧(0V)のほか、後述する
高電圧発生回路から書き込み用高電圧、書き込み用中間
電圧、読み出し高電圧が供給される。また、前記ビット
線制御回路2のビット線ドライバは、電源電圧Vccと基
準電圧(0V)が供給される。
1が形成されるp型基板(あるいはpウエル)の電位を
制御するために設けられている。
れぞれ対応して、メモリセルへのデータ書き込みを行う
際に必要な書き込み用高電圧(〜20V)、書き込み用
中間電圧(〜10V)、書き込みベリファイ及び読み出
しを行う際に必要な読み出し用高電圧(〜4.5V)を
発生するためにチップ内部に設けられたものである。
するとともに外部とのインターフェースをとるために設
けられており、NANDセルに対する消去/消去ベリフ
ァイ/書き込み/書き込みベリファイ/読み出し動作を
制御するためのシーケンス制御手段(例えばプログラマ
ブルロジックアレイ)が含まれている。
は、ほぼ同様に構成されており、それぞれ図1(b)に
示すように、昇圧回路50、リングオシレータ60、電
圧レベル設定回路(電圧リミッタ回路)70などにより
構成されている。
の1つのNANDセルユニットを取り出して示す平面図
および等価回路図である。
−A′およびB−B′に沿う構造の一例を示す断面図で
ある。
数のNANDセルユニット)を取り出して示す等価回路
図である。
ン基板上にpウェル11が設けられており、このpウェ
ル11上の素子分離絶縁膜(例えばフィールド酸化膜)
12で囲まれた領域に複数のNANDセルユニットから
なるメモリセルアレイが形成されている。
と、それぞれ浮遊ゲートと制御ゲートを有するNチャネ
ルのMOSFETからなる複数個(本例では8個)のセ
ルトランジスタM1 〜M8 が直列に接続されてなり、上
記セルトランジスタを挟むように2つの選択ゲートトラ
ンジスタS1 、S2 が直列に接続されている。
は、閾値が第1の範囲および第2の範囲をとることによ
り情報を記憶するMOSトランジスタからなるメモリセ
ルが複数個直列に接続され、その両端に対応して選択ゲ
ートトランジスタS1 、S2 が接続されている。
ットとは別のpウェル上に設けられている。また、前記
n型シリコン基板に代えてp型シリコン基板を用い、こ
のp型シリコン基板内にnウェルを設け、このnウェル
内にpウェルを設け、このpウェル上にNANDセルユ
ニットを形成してもよい。
は、pウェル11上に形成された熱酸化膜からなる第1
ゲート絶縁膜13と、この第1ゲート絶縁膜13上およ
び前記フィールド酸化膜12の一部上に形成された第1
層多結晶シリコン膜からなる浮遊ゲート14i(i=1
、2 、3 、…8 )と、この浮遊ゲート14i上に形成
された熱酸化膜からなる第3ゲート絶縁膜15と、この
第3ゲート絶縁膜15上に形成された第2層多結晶シリ
コン膜あるいは多結晶シリコン膜とシリサイド膜との積
層膜からなる制御ゲート16i(i=1 、2 、3 、…8
)と、前記浮遊ゲート14iの下方のpウェル11表
層部のチャネル領域を挟むように形成されたn型拡散層
からなるソース、ドレイン領域19i(i=1 、2 、3
、…9 )とを有する。
M8 の各ソース、ドレイン領域19iは直線状に配列さ
れており、この配列方向において隣接するセルトランジ
スタ同士でソース、ドレイン領域19iが共用されてお
り、これによりNANDセルの8個のセルトランジスタ
M1 〜M8 は直列に接続されている。また、前記制御ゲ
ート16iは、セルトランジスタの配列方向に直交する
方向に連続的に配設されて制御ゲート線(ワード線)C
G(i)(i=1 、2 、3 、…8 )となる。
側)のセルトランジスタM1 のドレイン191 は、ゲー
ト電極149 、169 を有する第1の選択ゲートトラン
ジスタS1 を介してビット線18に接続され、NAND
セルの他端側(ソース線側)のセルトランジスタM8 の
ソース1910はゲート電極1410、1610を有する第2
の選択ゲートトランジスタS2 を介して共通ソース線に
接続されている。
ビアホール内の導電体(図示せず)を介して接続されて
おり、同様に、前記ゲート電極1410、1610はビアホ
ール内の導電体(図示せず)を介して接続されている。
ンジスタS1 のゲートに接続されているゲート電極16
9 は、前記ワード線に沿って連続的に配設されて選択ゲ
ート線SG1 となる。また、前記ソース線側の選択ゲー
トトランジスタS2 のゲートに接続されているゲート電
極1610は、前記ワード線に沿って連続的に配設されて
選択ゲート線SG2 となる。
ジスタが形成された基板上を覆うように形成されるCV
D酸化膜17上に形成されており、前記ビット線側の選
択ゲートトランジスタS1 のドレイン領域199 にコン
タクトしている。
9、10にそれぞれ用いられる昇圧回路50の構成例を
示している。
路を用いて構成され、電源電圧Vccを昇圧して高電圧を
得るものである。即ち、高電圧を発生しない時には、制
御信号/OSCが“H”レベル(Vcc)にあり、昇圧回路の
出力ノード(Vpp、Vm 、Vread)には、ディプレッシ
ョン(D)型NMOSトランジスタQd10 を介してVcc
が出力される。高電圧発生時には、前記信号/OSCを
“L”レベルにして前記トランジスタQd10 を非道通状
態にするとともに、駆動信号RING、/RING を入力するこ
とにより、出力ノード(Vpp、Vm 、Vread)に書き込
み用高電圧、書き込み用中間電圧、読み出し用高電圧を
出力する。
回路8、9、10にそれぞれ用いられるリングオシレー
タ60の構成例および駆動信号の波形例を示している。
し、2相の駆動信号RNG 、/RNGを前記昇圧回路に供給す
る。
9、10にそれぞれ用いられる電圧レベル設定回路(電
圧リミッタ回路)70の構成例を示している。ここでは
代表的にVppレベル設定回路(Vppリミッタ回路)を示
している。
で得られた高電圧を所望の任意の一定値に制限するよう
に、例えば図1の制御回路11内の前記シーケンス制御
手段により制御されるものであり、その詳細な説明は後
述する。
ル設定回路におけるリミット電圧の充電速度依存性を示
す。
セルアレイ1との接続例を示す。
選択起動信号であり、3個の信号RA1、RA2、RA
3は、選択ブロック中では全て“H”レベルであり、非
選択ブロック中では少なくとも1つは“L”レベルであ
る。
…8 )と制御ゲート線CG(i)(i=1 、2 、3 、…
8 )との間、信号入力ノードSGDと選択ゲート線SG
1との間、信号入力ノードSGSと選択ゲート線SG2
との間には、それぞれCMOSトランスファゲートが挿
入されている。このCMOSトランスファゲートのNM
OSトランジスタQnおよびPMOSトランジスタQp
は、ノードN1、N2から相補的な制御信号が供給され
る。
は、前記ノードN1、N2は対応してVppノードと同電
位、0Vであり、選択ゲート線SG1 、制御ゲート線C
G(i)、選択ゲート線SG2 の電位がそれぞれ対応し
て選択ゲートトランジスタS1、セルトランジスタM1
〜M8 、選択ゲートトランジスタS2 に転送され、選択
セルトランジスタの書き込み動作が行われる。
の電位は0Vであり、非選択ブロック内では、前記ノー
ドN1、N2はそれぞれ対応して0V、Vppノードと同
電位であり、SG1 、CGi、SG2 は全て0Vであ
り、セルトランジスタの書き込みは行われない。
る全てのPチャネルトランジスタは、Vppノードの電位
に設定されたnウエル内に形成されており、また、前記
ノードN1、N2のいずれかは必ずVppノードと同電位
である。
リセルアレイ中のブロック数(一般には、数百〜数千
個)と同数存在するので、Vppノードに接続される総容
量は大きな値(数百〜数千pF程度)になり、この総容
量の値は制御ゲート1本の容量よりずっと大きい。
ート線であるCG(選択)に接続されたロウデコーダ中
のトランジスタの充放電経路の一例を示している。
が20Vから0Vまで放電される時のpチャネルトラン
ジスタの容量カップリングを示している。
が20Vから0Vまで放電される時のnチャネルトラン
ジスタの容量カップリングを示している。
制御ゲート線であるCG(非選択)に接続されたロウデ
コーダ中のトランジスタの充放電経路の一例を示してい
る。これらの容量カップリングについては、後で詳細に
説明する。
けるデータ書き込み動作について、図11、図12を参
照しながら説明する。
においてメモリセルにデータを書込む際の動作のアルゴ
リズムの一例を示す。
チップ外部から新規に書込むデータがチップ内部に入力
され、続いて、書き込みパルス印加動作が開始される。
続いて、書き込みベリファイ動作が行われ、書き込みベ
リファイ動作で読み出されたデータに基づいてデータ書
き込みが完了したか否かが判定される。
書き込み動作は終了し、未完了の場合には書き込みパル
ス印加動作以降が書き込みが完了するまで繰り返され
る。この書き込みパルス印加動作と書き込みベリファイ
動作を繰り返した回数を、以下の説明では書き込みルー
プ回数、もしくは単にループ回数と呼ぶことにする。
用いた本発明の実施例における書き込みパルス印加動作
と書き込みベリファイ動作のタイミングの一例を示す。
ロック内の8本の制御ゲート線のうち選択された1 本の
制御ゲート線を、CG(非選択)は選択ブロック内の選
択された制御ゲート線以外の7本の制御ゲート線の動作
タイミングを表わしている。また、SG1 は選択ブロッ
ク内のビット線側の選択ゲート線、SG2 は選択ブロッ
ク内のソース線側の選択ゲート線の動作タイミングを表
わしている。
れているpウエル(p-well)、Cell-Source はメモリセ
ルアレイ内のソース線、BL("1"書込)は"1" データ書
き込みに対応するビット線、BL("0"書込)は"0" デー
タ書き込みに対応するビット線を表わしている。
の昇圧出力ノード、Vm ノードは書き込み用中間電圧発
生回路9の昇圧出力ノード、Vreadノードは読み出し用
高電圧発生回路10の昇圧出力ノードを示している。
の終了直後、つまり、ループ回数1回目の書き込みパル
ス印加動作直前には、Vppノード、Vm ノードの電位は
ともにVccである。ループ回数1回目の書き込みパルス
印加動作が開始すると、まず、選択ゲート線SG1 、Ce
ll-Source およびBL("0"書込)が0V→Vccとなる。
書き込み用中間電圧Vmwの発生・供給を開始し、Vm ノ
ードに対する書き込み用中間電圧Vmwへの充電が始ま
る。同時に、選択ブロック内のCG(非選択)の書き込
み用中間電圧Vmwへの充電も始まる。
用中間電圧Vmwの充電が完了すると、次に、書き込み用
高電圧発生回路8が書き込み用高電圧Vppw の発生・供
給を開始し、選択ブロック内のCG(選択)およびVpp
ノードに対する書き込み用高電圧Vppw への充電が始ま
る。
み用高電圧Vppw の充電が完了した後、この状態が一定
時間保たれ、メモリセルにデータが書込まれる。この時
には、データ"1" を書込むメモリセルでは、メモリセル
のゲート電極(選択された制御ゲート線)に書き込み用
高電圧Vppw (〜20V)が、また、ソース・ドレイン
・チャネル部には0Vが印加されている。これにより、
ゲート・ソース間やゲート・ドレイン間に20V程度と
いう大きな電位差があるので、トンネル電流によりメモ
リセルのソース・ドレイン・チャネル領域からメモリセ
ルの浮遊ゲートに電子が注入され、メモリセルの閾値電
圧が負から正へと変化することによりデータ"1" が記憶
される。
は、メモリセルのゲート電極(選択制御ゲート線)に書
き込み用高電圧Vppw (〜20V)が印加され、また、
ソース・ドレイン・チャネル部は昇圧されて10V程度
の電圧となっており、ゲート・ソース間やゲート・ドレ
イン間には10V程度しか電位差が存在しないのでトン
ネル電流が流れない。従って、メモリセルの閾値電圧は
負に保たれ、データ"0" が保持される。なお、データ"
0" を書き込むメモリセルでは、ソース・ドレイン・チ
ャネル部が10V程度となる理由については後述する。
選択)、SG1 、Cell-Source 、BL("0" 書込)が0
Vまで放電され、ループ回数1回目の書き込みパルス印
加動作が終了する。
込み用高電圧、中間電圧の出力・供給は継続されている
が、書き込み用高電圧に充電されていたCG(選択)や
書き込み用中間電圧に充電されていたCG(非選択)の
ノードの放電に伴い、VppノードやVm ノードの電圧レ
ベルが低下する(図12中の(ア)と(イ)の部分を参
照)。
(c) 、(d) を参照して詳細に説明する。いま、図10
(a) に示したように、CG(選択)が20Vから0Vま
で放電される時には、図10(b) に示すように、上記C
G(選択)に接続されたCMOSトランスファゲートの
pチャネルトランジスタQpのソース・ドレイン・チャ
ネル部も20V→0Vとなり、この時には、N-well電位
がpチャネルトランジスタQpのソース・ドレイン・チ
ャネル部との容量カップリング(p+とN-wellで構成され
るPN接合を介した容量カップリング)により一時的に
低下する。
うに、前記CG(選択)に接続されたCMOSトランス
ファゲートのnチャネルトランジスタQnのソース・ド
レイン・チャネル部も20V→0Vとなり、nチャネル
トランジスタQnのゲート電極の電位がソース・ドレイ
ン・チャネル部との容量カップリング(ゲート酸化膜を
介した容量カップリング)により一時的に低下する。
るN-wellやnチャネルトランジスタQnのゲート電極が
容量カップリングにより一時的に低下するので、書き込
み用高電圧もこの影響を受けて一時的に低下する。
多くのトランジスタが介在するので、上記容量カップリ
ングによる書き込み用高電圧レベルの一時的低下の現象
は無視できない。つまり、電圧低下量は小さくなく、ま
た、電圧低下や再充電の現象は書き込み用高電圧の波形
に現れる(図12中の(ア)の部分を参照)。
様に、図10(d) に示すように、CG(非選択)に接続
されたトランジスタを介してCG(非選択)の放電時に
一時的に低下する(図12中のVm ノードの波形の
(イ)の部分を参照)。
加動作の動作タイミングに関するものであったが、以
下、書き込みベリファイ動作のタイミングについて、図
12を参照しながら説明する。
ず、電圧レベルが低下したVppノードやVm ノードの再
充電が行われる。続いて、選択ブロック内のCG(選
択)が0V→0.5V、選択ブロック内のCG(非選
択)、SG1 およびSG2 が0V→Vh (Vccより高い
電圧レベル)となる。
より発生される高電圧Vh がVreadノードに供給される
とともに、VreadノードがCG(非選択)、SG1 およ
びSG2 と接続されることにより、Vh への充電動作が
行われる。また、同時に、選択されたセルトランジスタ
のデータを判定するためにビット線への電荷供給が開始
される。
流Iref )と比較してNANDセルを流れるセル電流I
cellの方が大きい場合(メモリセルデータが"0" の場
合)には、ビット線の電圧は“L”レベル(例えば0V
程度)に保たれる。
りセル電流Icellの方が小さい場合(メモリセルデータ
が"1" の場合)には、ビット線の電圧は“H”レベル
(例えばVcc程度の電圧)まで充電される。
か“L”かの判定が行われることにより、メモリセルの
データが読み出される。
択ブロック内のSG1 、SG2 および全てのビット線が
0Vに設定されるとともに、VreadノードがVccに設定
された後、書き込みベリファイ動作が終了する。
したデータをもとにしてデータ書き込みが完了したか否
かが判定される、つまり、"1" データを書き込むべき全
てのメモリセルに"1" データが書き込まれたか否かが判
定される(この動作に関する波形表示は図12中には省
略した)。判定の結果、データ書き込みが未完了の場合
には、引き続き、書き込みパルス印加動作が行われる
(図11参照)。
パルス印加動作は、ループ回数1回目の書き込みパルス
印加動作と比較して、VppノードおよびVm ノードの波
形のみ異なっており、これは、ループ回数が2回目以降
の場合には、書き込み用高電圧発生回路8と書き込み用
中間電圧発生回路9が書き込みパルス印加動作前からV
ccより高い電圧を出力しているためである。
印加動作では、CG(非選択)の0VからVm ノードへ
の充電動作の開始時には、開始直前に電位がVmvにあっ
たVm ノードと開始直前に0V電位にあった7本のCG
(非選択)が接続されるので、Vm ノードの電圧レベル
が一時的に低下する(図12中の(エ)に相当)。
充電動作の開始時には、開始直前に電位がVppv にあっ
たVppノードと開始直前に電位が0Vにあった1 本のC
G(選択)が接続されるので、Vppノードの電圧レベル
が一時的に低下する(図12中の(ウ)の部分に相
当)。
加動作は、上記したVppノードおよびVm ノードの動作
タイミングを除いては、ループ回数1回目の書き込みパ
ルス印加動作と同様の動作タイミングであるので、ここ
では説明を省略する。
メモリセルにてソース・ドレイン・チャネル部が10V
程度となる理由を説明する。
印加動作が開始すると、まず、SG1 、Cell-Source お
よびBL("0" 書込)が0V→Vccとなる。この時に
は、図3中の拡散層199 はVcc、拡散層191 は(V
cc−Vthsg)にあり(但し、Vthsgはゲート電極149
を有する選択ゲートトランジスタ(図2(b) 中のS1 に
相当)の閾値電圧)、上記拡散層191 の電圧が高いの
で、選択ゲートトランジスタS1 はオフ状態にある。
のゲート電圧が0Vであり、オフ状態であるので、拡散
層191 〜198 、1910はフローティング状態にあ
る。
10V)、CG(選択)が0V→Vppw (〜20V)と
なると、フローティング状態にある前記拡散層191 〜
198 、1910の電圧やセルトランジスタM1 〜M8 の
チャネル部電圧は、CG(非選択)やCG(選択)との
容量カップリングにより10V程度に上昇する(8本の
CGのうち、7本が0V→Vmwになるので10V程度と
なる)。
層191 〜198 、1910やセルトランジスタM1 〜M
8 のチャネル部はフローティング状態にあるので、微少
なリーク電流が存在しても容易に電位の低下が起こって
しまう。なお、選択ゲートトランジスタS2 を介したリ
ーク電流を完全になくすため、書き込みパルス印加動作
中にはCell-Source 電位をVccとする方式を用いてい
る。
パルス印加動作中に、CG(選択)の充電前にCG(非
選択)の充電を行うことにより、以下に説明するような
危険性を避けている。
(選択)の充電を行うと、書き込みデータが"0" である
セルトランジスタにおいて、ソース・ドレイン・チャネ
ル部が上記したようなCG線との容量カップリングによ
り10V程度まで上昇する前にゲート電極に20V程度
の電圧(Vppw )が印加されることになる(8本のCG
のうち1 本しか充電されないので、セルトランジスタの
ソース・ドレイン・チャネル部の電位上昇量が小さくな
る)。従って、浮遊ゲートとセルトランジスタのソース
・ドレイン・チャネル部の間にかかる電界が高くなり、
このセルトランジスタの浮遊ゲートに電子が注入される
危険性、つまりこのセルトランジスタに誤って"1" デー
タが書込まれる危険性が高くなる。
択)の充電とを同時に行う場合には、書き込み用高電圧
発生回路8および書き込み用中間電圧発生回路9の電流
供給能力の違いや微妙な動作タイミングのずれなどの影
響により、CG(選択)の方が高速に充電される場合も
考えられる。この場合には、CG(非選択)の充電より
前にCG(選択)の充電を行う場合と同様に、セルトラ
ンジスタに誤ったデータが書き込まれる危険性が高くな
る。
施例による書き込みパルス印加動作および書き込みベリ
ファイ動作の動作が、図26中に示した従来例の書き込
みパルス印加動作および書き込みベリファイ動作と比較
して優れている点について説明する。
図26中に示した従来例の動作波形と比較して異なる部
分は、Vppノードの波形とVm ノードの波形の2つであ
る。つまり、書き込みベリファイ読み出し動作開始時か
ら次の書き込みパルス印加動作の初めまでのVppノード
の電圧レベルVppv 、Vm ノードの電圧レベルVmvは、
図12ではVppw >Vppv 、Vmw>Vmvとなっているの
に対して、図26ではVppw <Vppv 、Vmw<Vmvとな
っている。
(上記ノードに接続されているトランジスタにかかる電
圧ストレス)は、電圧が高いほど大きくなる。図12で
は、書き込みパルス印加動作中のVppノードの電圧レベ
ルがVppw である時がVppノードの電圧ストレスが最
大、また、書き込みパルス印加動作中のVm ノードの電
圧レベルがVmwである時がVm ノードの電圧ストレスが
最大となる。これに対して、図26では、書き込みベリ
ファイ動作中のVppノードの電圧レベルがVppv である
時がVppノードの電圧ストレスが最大、また、書き込み
ベリファイ動作中のVm ノードの電圧レベルがVmvであ
る時がVm ノードの電圧ストレスが最大となる。 ここ
で、セルトランジスタにデータを書き込む速度("1" デ
ータ書き込みセルのチャネル部から浮遊ゲートへのトン
ネル電流)が同じ場合には、Vppw (図12)=Vppw
(図26)、Vmv(図12)=Vmv(図26)となる。
従って、図12に示した実施例の動作と図26に示した
従来例の動作を比較すると、図26ではVppw <Vppv
、Vmw<Vmvであるのに対して、図12では、Vppv
<Vppw 、Vmv<Vmwであるので、VppノードやVm ノ
ードにかかる電圧ストレスは、図12の方が図26より
もずっと小さくなる。
るVppv ノードやVmvノードの電圧レベルを、図26に
示した従来例の動作におけるそれと異なるように設定制
御する方法を詳細に説明する。
ミッタ回路)は、電圧発生回路部、電圧比較回路部、参
照用電圧発生回路部(図示せず)などから構成されてい
る。
Vの基準電圧との間に直列接続された複数個の電圧分割
用の抵抗Ri(本例ではR1 〜R7 )および1個のNM
OSトランジスタQn6と、一部の抵抗(本例ではR3 〜
R7 )の一端側にそれぞれの一端が接続され、他端が共
通接続された複数個のNMOSスイッチ用トランジスタ
Qni(本例ではQn1〜Qn5)とから構成されている。
トランジスタQn1〜Qn6のゲート電圧がVccの際の抵抗
値より十分に大きく設定されている。また、通常、R1
〜R7 の抵抗は、ポリシリコン配線や拡散層(n+やp+な
ど)により構成されるので、容量を持つことになる。こ
こで、抵抗R1 〜R7 が持つ容量をC1 〜C7 で表して
いる。
〜Qn5のゲートには、それぞれ対応して制御信号PGMi
(本例ではPGM5〜PGM1)が供給される。また、前記NM
OSトランジスタQn6のゲートには制御信号OSC が供給
される。
OSFET29,30およびNチャネルのMOSFET31,
32,33からなる差動型の演算増幅回路であり、電圧発生
回路のノードNsenceの電圧が駆動用MOSFETの一方
であるNチャネルのMOSFET31のゲートに供給され
る。そして、駆動用MOSFETの他方のNチャネルの
MOSFET32のゲートには参照用電圧発生回路で発生
される参照用電圧Vref が供給され、この電圧比較回路
でノードNsenceの電圧と参照用電圧Vref とが比較され
る。
OSFET33のゲートには制御信号OSC が供給され、こ
の信号OSC が“H”レベルにされてMOSFET33が導
通した時に、電圧比較回路の比較動作が行われる。ま
た、この信号OSC の論理レベルは、このEEPROMに
おけるデータの書き込み/読み出し制御信号R/Wに基
づいて設定される。また、前記参照用電圧Vref は、例
えば電源電圧Vccが分割されることにより発生される。
Nactの信号と制御信号OSC が二入力ナンド回路71に入
力し、このナンド回路の出力がインバータ回路72によ
り反転されて出力信号VPPGEN となる。
ノードの電圧と基準電圧Vssとの間の電位差が抵抗R1
〜R7 によって複数に分割され、NMOSスイッチ用ト
ランジスタQn1〜Qn5のいずれか一つのNMOSスイッ
チ用トランジスタが制御信号PGM5〜PGM1に応じて導通制
御されることにより、分割された複数の電圧のいずれか
一つが選択される。
よりリミット電圧設定値を調節可能となる。この場合、
リミット電圧の設定値は、設定値制御信号PGM1〜PGM5の
レベルにより変化する。例えば、信号PGM5=Vccの時に
は、リミット電圧設定値=Vref ×(R1+R2)/R2となり、
また、信号PGM5=0V、PGM4=Vccの時には、リミット
電圧設定値=Vref ×(R1+R2+R3)/(R2+R3)となる。
図5の昇圧回路中に示した制御信号/OSCの反転信号であ
り、昇圧回路からVccより高い電圧を出力する動作時に
は“H”レベル(Vcc)になり、昇圧回路からVccより
高い電圧を出力しない(Vcc電圧に設定される)時には
“L”レベルになる。
を発生する前は、図7中のVppノードの電位は図5の昇
圧回路から出力するVccであり、前記制御信号OSC が0
Vであるため、出力信号VPPGEN は0Vにある。この時
には、前記駆動信号RNG 、/RNGはそれぞれ0V、Vccに
固定されており、従って、図5の昇圧回路は、動作せ
ず、VppノードとVcc電源とがD型NMOSトランジス
タQd10 を介して接続されている。
ccになると、ノードNsenseの電位が“L”レベルとなる
ため、前記出力信号VPPGEN がVccになり、駆動信号RN
G 、/RNGは“H”レベルと“L”レベルを往復する波形
となり、図5の昇圧回路は、動作を開始してVccより高
い電圧を発生する。
くなると、電圧発生回路部のノードNsenseのレベルも高
くなり、ノードNsenseの電位>Vref になると電圧比較
回路部の出力ノードNactが“L”レベルになる。これに
より、出力信号VPPGEN は0V、駆動信号RNG 、/RNGは
それぞれ0V、Vccに固定される。この時には、昇圧回
路からの高電圧の出力は停止し、Vppノードはこの時点
での電圧(リミット電圧)が保たれる。
引き起こす要因としては、Vppノードから前記抵抗R1
〜R7 やNMOSトランジスタQn1〜Qn6を介して0V
に流れるリーク電流が考えられるが、このリーク電流
は、通常、非常に小さくなるように設定することができ
るので問題とはならず、また、他の経路を介したリーク
電流はさらに小さく設定することができる。従って、昇
圧回路からの高電圧出力停止後のVppノードや選択セル
トランジスタのゲート電極の電圧レベルは、Vppノード
のリミット電圧から殆んど変化せずに一定になる(図1
2を参照)。
は、上記したような動作方式により書き込み用高電圧の
電圧レベル、つまり、書き込みパルス印加動作時の選択
セルトランジスタのゲート電極に印加される電圧のレベ
ルを制御することが可能である。
路を用いた場合、図7中の電圧発生回路部のノードNsen
seの電圧>Vref となる瞬間に昇圧回路からの高電圧出
力の発生が止まる。しかし、Vppノードと前記ノードNs
enseとの間には、抵抗R1 とそれが持つ容量C1 が存在
するので、ノードNsenseの電位変化はVppノードに対し
てある応答時間が必要である。つまり、Vppノードがリ
ミット電圧設定値に達した瞬間からある応答時間の経過
後に、ノードNsenseの電圧>Vrefとなり、高電圧出力の
発生が止まる。
ように、高電圧出力の充電速度によりリミット電圧が変
わる、つまり、前記応答時間tr の期間の高電圧上昇量
ΔVpp(図8(a) 、(b) 、(c) 中のΔVppa 、ΔVppb
、ΔVppc に相当)の相違分だけリミット電圧が変わ
る。
Vppは大きくなる(ΔVppa >ΔVppb >ΔVppc の特
性に対応する)。充電速度やΔVppは高電圧発生回路の
能力(電流供給能力)が一定であれば、負荷容量(Vpp
ノード容量)に反比例する。
間中のVppノードの容量は、セルトランジスタへの高電
圧非印加期間中のVppノードの容量より大きいので、セ
ルトランジスタへの高電圧印加期間中のVppノードの充
電はセルトランジスタへの高電圧非印加期間中のVppノ
ードの充電より高速となる。
従来例の動作では、書き込みパルス印加動作、書き込み
ベリファイ動作を通じてリミット電圧設定値が同じであ
り、セルトランジスタへの高電圧印加期間中のリミット
電圧Vppw に比べて、セルトランジスタへの高電圧非印
加期間中のリミット電圧Vppv の方がレベルが高い。
作では、セルトランジスタへの高電圧非印加期間中のリ
ミット電圧設定値を、セルトランジスタへの高電圧印加
期間中のリミット電圧設定値より低く設定することによ
り、セルトランジスタへの高電圧印加期間中のリミット
電圧Vppw に比べてセルトランジスタへの高電圧非印加
期間中のリミット電圧Vppv を低いレベルに設定するこ
とが可能となっている。
ンジスタへの高電圧印加期間中より非印加期間中にリミ
ット電圧設定値をより低く設定する方式の動作波形の一
例を図13に示す。また、参考のため、従来例のリミッ
ト電圧設定値が同じである場合の動作波形の一例を図2
8に示した。
スタへの高電圧印加期間中は、Vref ×(R1+R2)/R2のリ
ミット電圧設定値に、セルトランジスタへの高電圧非印
加期間中は、Vref ×(R1+R2+R3+R4+R5+R6+R7)/(R2+R3+
R4+R5+R6+R7)のリミット電圧設定値(<Vref ×(R1+R
2)/R2)に設定している。この場合には、セルトランジ
スタへの高電圧印加中と非印加期間中とのリミット電圧
設定値の差がΔVppより大きい場合には、Vppw >Vpp
v を実現できる。
期間中にVppノードをVccより高い電圧に保つことの意
味としては、書き込みパルス印加動作中のセルトランジ
スタへの高電圧印加開始時の書き込み用高電圧の充電の
高速化を図ることにあり、例えばセルトランジスタへの
高電圧非印加期間中のVppノードの容量が高電圧印加期
間中のVppノードの容量に比べて小さい場合でも、セル
トランジスタへの高電圧印加開始前に書き込み用高電圧
を充電していると、充電してない場合と比較して高電圧
印加開始時の書き込み用高電圧の充電が高速化される。
の高電圧印加期間中にVppノードを電圧ストレス上問題
ないレベル(つまり、Vppw 以下のレベル)まで充電し
ておく場合に適用することにより、書き込み用高電圧の
充電時間を長くすることなく、つまりデータ書き込み動
作速度を低下させることなく、電圧ストレスの小さいデ
バイス、即ち、信頼性の高いデバイスを実現できる。
来例の動作ではVppw <Vppv となり、実施例の動作で
はVppw >Vppv となる理由について説明を行ったが、
書き込み用中間電圧に関しても同様の方法により、従来
例の動作ではVmw<Vmvとなるが、実施例ではVmw>V
mvとすることができる。
スタへの高電圧印加中と非印加期間中とのリミット電圧
設定値の差をΔVppより大きくすることによりVppw >
Vppv を実現する場合を示したが、本発明は上記実施例
に限定されるものではなく、セルトランジスタへの高電
圧非印加期間中のリミット電圧設定値を印加期間中の設
定値より低くする方式を利用できる場合には有効であ
る。
中と非印加期間中とのリミット電圧設定値の差をΔVpp
と同じ値に設定してVppw =Vppv を実現する場合や、
例えばセルトランジスタへの高電圧印加中と非印加期間
中とのリミット電圧設定値の差をΔVppより小さくして
Vppw <Vppv とする場合でも、従来の方式に比べてV
ppv −Vppw の値を小さくすることにより、セルトラン
ジスタへの高電圧非印加期間中の電圧ストレスを減少さ
せることができる場合などでも本発明は有効である。
期間中のリミット電圧設定値を印加期間中のリミット電
圧設定値より低くすることにより、データ書き込み動作
速度を低下させることなく、セルトランジスタへの高電
圧非印加期間中の電圧ストレスを減少させ、信頼性の高
いデバイスを実現する方式を説明した。
ルス印加動作において、選択セルトランジスタのゲート
電極に書き込み用高電圧を印加する時間(書き込みパル
ス幅)がループ回数に依存せず一定、また書き込み用高
電圧レベルもループ回数に依存せず一定の場合を例にと
って説明したが、本発明は上記実施例に限定されるもの
ではなく、種々変更可能である。
スにおいてVppw レベルの時間幅をVppv レベルの時間
幅に比べて長くした場合におけるセルトランジスタへの
データ書き込み動作時のVppノードの波形図を示す。
ループ回数に依存せず書き込み用高電圧レベルや書き込
みパルス幅が一定に保たれている場合を示している。
として、ループ回数の増加とともにセルトランジスタに
印加される書き込み用高電圧レベルが高くなるステップ
アップ方式であり、かつ、セルトランジスタへの書き込
み用高電圧非印加時の高電圧レベルがループ回数に依存
せず一定(Vppv =Vppv 1)の場合であり、セルトラン
ジスタへの書き込み用高電圧印加時の高電圧レベルの設
定値をループ回数が増えるごとに増加させる方式を用い
た場合を示している。
回数1回目のVppw の電圧レベル(Vppw1)とループ回
数1回目のVppv の電圧レベル(Vppv1)との大小関係
が、図14(b) ではVppw1>Vppv1、図14(c) ではV
ppw1<Vppv1となっていることである。
に限り、セルトランジスタへの書き込み用高電圧の印加
時、非印加時の間のリミット電圧設定値が同じであるの
で、Vppw1<Vppv1となる。この場合でも、ループ回数
2回目以降ではVppwi(i=2,3,4,..)>Vppv1となるの
で、セルトランジスタへの書き込み用高電圧非印加時の
電圧ストレスは問題とならない。
作と対比するために、従来例においてVppw レベルの時
間幅をVppv レベルの時間幅に比べて長くした場合にお
けるセルトランジスタへのデータ書き込み動作時のVpp
ノードの波形を図27(a) に示した。
従来例においてVppw レベルの時間幅をVppv レベルの
時間幅に比べて長くした場合におけるセルトランジスタ
へのデータ書き込み動作時のVppノードの波形を図27
(b) に示した。
回数の増加とともに書き込みパルス幅が広くなる場合に
おけるセルトランジスタへのデータ書き込み動作時のV
ppノードの波形図を示す。
回数の増加とともにセルトランジスタへの書き込み用高
電圧印加時、非印加時の電圧レベル設定値が高くなるス
テップアップ方式であり、かつ、Vppwi>Vppvi(i=1,
2,3,... )が保たれる場合におけるセルトランジスタへ
のデータ書き込み動作時のVppノードの波形図を示す。
ように、ループ回数の増加とともに書き込み用高電圧レ
ベルが増加する方式は、図7に示したVppレベル設定回
路を用いることにより容易に実現可能である。
して図14(b) 、(c) 、図15(b)の方式を実現するた
めの制御信号PGM1〜PGM5の動作タイミングを示す。
タイミングによれば、図7に示したVppレベル設定回路
を用いて5種類の書き込み用高電圧(4回の書き込み電
圧の増加)を実現可能である。この場合、Vppv レベル
の設定値としてリミット電圧の設定可能な最低値を用
い、Vppw レベルの設定値として上記最低値より高い電
圧レベルを用いている。
タイミングによれば、図7に示したVppレベル設定回路
を用いて6種類の書き込み用高電圧(5回の書き込み電
圧の増加)を実現可能である。この場合、リミット電圧
設定可能な最低値を、Vppvレベルの設定値として用い
るとともにループ1回目のVppw レベルの設定値として
も用いている。
タイミングによれば、図7に示したVppレベル設定回路
を用いて5種類の書き込み用高電圧(4回の書き込み電
圧の増加)を実現可能である。この場合、各ループ毎の
Vppv レベルの設定値を、Vppw レベルの設定値より1
ステップ低い設定値に設定している。
と、ループ1回目においてもVppv <Vppw であるの
で、図17の方式と比べてループ1回目のVppv による
電圧ストレスを大幅に低減できるという特長がある。こ
れに対して、図17の方式を用いると、図16、図18
の方式と同じVppレベル設定回路を用いた場合でも、セ
ルトランジスタに印加する書き込み用高電圧の範囲が図
16、図18の場合と比べて広い(書き込み電圧の増加
回数が多い)という特長がある。
ベルの設定値をVppw の設定値に対し、各ループで常に
1ステップだけ低く設定している。従って、書き込み用
高電圧がVppレベル設定回路の設定可能な最高値あるい
はそれに近いVppw レベルに設定される場合でも、セル
トランジスタへの高電圧印加開始時にVppノードを速や
かに充電できるという特長がある。従って、図16、図
17、図18の方式は、それぞれの特長からどの方式が
最適となるかは用途に応じて変わる。
も、上記した書き込み用高電圧の場合と同様に、上記各
実施例に準じて実施することができる。
印加動作と書き込みベリファイ動作を合わせてVppノー
ドやVm ノードの電位が低下する動作が2回(図12中
における(ア)と(ウ)のタイミング、あるいは(イ)
と(エ)のタイミング)ある場合を例にとって説明を行
ったが、VppノードやVm ノードの電位が低下する動作
が3回以上ある場合でも本発明は有効である。
やVm ノードの電位が低下する動作が3回である場合に
おける動作波形を示す。
(ア)と(ウ)のタイミングのほかに、(オ)のタイミ
ング、つまり、CG(非選択)、SG1 、SG2 をVh
→0Vとする際に、図10(d) を参照して前述したと同
様の理由により、Vppノードの電位低下やVm ノードの
電位低下が起こる場合を示しており、このような場合も
本発明は有効である。
(ウ)の期間の書き込み用高電圧リミット電圧の設定値
をVppノードの電位がVppw になっている期間に比べて
低くするとともに、(イ)〜(エ)の期間の書き込み用
中間電圧リミット電圧の設定値をVm ノードの電位がV
mwになっている期間に比べて低くする方式を示してい
る。
(ア)〜(ウ)の期間のVppノードの容量がVppノード
の電位がVppw になっている期間のVppノードの容量に
比べて特に小さく、また、(イ)〜(エ)の期間のVm
ノードの容量がVm ノードの電位がVmwになっている期
間のVm ノードの容量に比べて特に小さい場合には、格
別有効である。
波形中の(ア)〜(オ)の期間と(イ)〜(カ)の期間
に書き込み用高電圧、中間電圧のリミット電圧設定値を
他の期間に比べて低くする方式を示している。
(ア)〜(オ)の期間がその他の期間に比べてVppノー
ドの容量が特に小さく、その他の期間はVppノードの容
量は同程度であり、また、(イ)〜(カ)の期間がその
他の期間に比べてVm ノードの容量が特に小さく、その
他の期間はVm ノードの容量は同程度である場合に有効
である。
波形中の(オ)〜(ウ)の期間と(カ)〜(エ)の期間
に書き込み用高電圧、中間電圧のリミット電圧設定値を
他の期間に比べて低くする方式を示している。
(オ)〜(ウ)の期間がその他の期間に比べてVppノー
ドの容量が特に小さく、その他の期間はVppノードの容
量は同程度であり、また、(カ)〜(エ)の期間がその
他の期間に比べてVm ノードの容量が特に小さく、その
他の期間はVm ノードの容量は同程度である場合に有効
である。
み用高電圧印加時の書き込み用高電圧リミット電圧設定
値に対して、セルトランジスタへの書き込み用高電圧非
印加時の全部の期間にわたって書き込み用高電圧リミッ
ト電圧設定値を低く設定する場合に限らず、セルトラン
ジスタへの書き込み用高電圧非印加時の一部の期間にわ
たって書き込み用高電圧リミット電圧設定値を低く設定
する場合においても本発明は有効となる。
ランジスタへの高電圧印加時に比べて非印加時の一部の
期間のみVppレベルを低下させ、他の期間は従来の方式
と同様にVppレベルが高いレベルとなっている場合で
も、トランジスタへの電圧ストレス低減を実現できるの
で、本発明は有効となる。
PROMにおいては、セルトランジスタへの書き込み用
高電圧非印加時の一部もしくは全部の期間の書き込み用
高電圧リミット電圧設定値をセルトランジスタへの書き
込み用高電圧印加時の書き込み用高電圧リミット電圧設
定値とは異なるように設定する手段を具備しており、前
記書き込み用高電圧リミット電圧設定値を書き込み用高
電圧印加時の書き込み用高電圧リミット電圧設定値より
低く設定することが可能である。
き込み用高電圧充電速度の低下、つまりデータ書き込み
動作速度の低下を招くことなく、セルトランジスタへの
書き込み用高電圧非印加時にトランジスタにかかる電圧
ストレスを従来より大幅に低減することができ、デバイ
スの信頼性を大幅に改善することができる。
ル中で直列接続されたセルトランジスタの数が8個の場
合について説明したが、直列接続されるセルトランジス
タの数は8個に限らず、2、4、16、32、64個な
どの場合においても上記実施例に準じて本発明を適用可
能である。
ND型EEPROMに限らず、他のEEPROM(NO
R型EEPROM、DINOR型EEPROM、AND
型EEPROMなど)にも上記実施例に準じて適用可能
である。
OR型EEPROMのメモリセルアレイの一部を示す等
価回路図である。
線BLiとこれに直交するソース線との間に、ワード線
WLiにより制御される1つのセルトランジスタが接続
されている。
型EEPROMのメモリセルアレイの一部を示す等価回
路図である。
線BLiとこれに直交するソース線との間に、ワード線
WLにより制御される1つのセルトランジスタと選択ゲ
ート線STにより制御される1つの選択ゲートトランジ
スタが直列に接続されている。
モリセルアレイの一部を示す等価回路図である。
ローカルビット線(サブビット線)LBとソース線との
間にワード線Wiにより制御される1つのセルトランジ
スタが並列に接続されており、前記ローカルビット線L
Bは選択ゲート線STにより制御されるビット線側選択
ゲートトランジスタを介してビット線BLiに接続され
ている。なお、DINOR型EEPROMの詳細は、例
えば "H.Onoda et al.,IEDM Tech Digest,1992,pp.599-
602"に開示されている。
セルアレイの一部を示す等価回路図である。
線BLiとソース線との間に、第1の選択ゲート線ST
1 により制御されるビット線側選択ゲートトランジスタ
と、それぞれ対応してワード線Wiにより制御される互
いに並列接続された複数のセルトランジスタと、第2の
選択ゲート線ST2 により制御されるソース線側選択ゲ
ートトランジスタが直列に接続されている。なお、AN
D型EEPROMの詳細は、例えば "H.Kume et al.,IE
DM Tech Digest,1992,pp.991-993" に開示されている。
定されるものではなく、本発明の要旨を変更しない範囲
で種々変形して実施することができる。
書き込み動作中に書き込みパルス印加動作と書き込みベ
リファイ動作を繰り返し行う不揮発性半導体記憶装置に
おいて、セルトランジスタへの書き込み用高電圧の非印
加時の高電圧のリミッタ電圧設定値をセルトランジスタ
への書き込み用高電圧印加時のリミッタ電圧設定値と異
なる値に設定する電圧変更設定手段を具備するので、セ
ルトランジスタへの書き込み用高電圧印加時の高電圧の
設定値より書き込み用高電圧非印加時の高電圧の設定値
を低く設定することにより、書き込み用高電圧充電速度
の低下、つまりデータ書き込み動作速度の低下を招くこ
となく、非印加時の書き込み用高電圧レベルを印加時の
レベルより低く設定できる。従って、トランジスタ等に
かかる電圧ストレスを従来より低減することができ、信
頼性の高いメモリチップを実現できる。
の形態に係る一括消去可能なNAND型EEPROMの
全体構成を概略的に示すブロック図およびその一部を取
り出して概略的構成を示すブロック図。
ルユニットを取り出して示す平面図および等価回路図。
造の一例を示す断面図。
NDセルユニット)を取り出して示す等価回路図。
路の構成例を示す回路図。
するためのリングオシレータの一例を示す回路図および
動作波形図。
レベル設定回路(電圧リミッタ回路)の一例として代表
的にVppレベル設定回路(Vppリミッタ回路)の構成例
を示す回路図。
ト電圧設定値、リミット電圧および充電速度の関係を示
す特性図。
接続関係の一例を示す回路図。
路および放電経路中のトランジスタの電圧印加状態を説
明するために示す回路図。
込み時間を調節してベリファイを行いながらメモリセル
にデータを書き込む際の動作のアルゴリズムの一例を示
すフローチャート。
実施例における書き込みパルス印加動作と書き込みベリ
ファイ動作の一例を示すタイミング波形図。
タへの高電圧印加期間中のリミット電圧設定値より低く
設定する方式を説明するために、従来例のリミット電圧
設定値が同じである場合と対比して信号PGM1〜PGM5を示
すタイミング波形図。
て、実際のデバイスにおいてVppwレベルの時間幅をVp
pv レベルの時間幅に比べて長くした場合におけるセル
トランジスタへのデータ書き込み動作時のVppノードの
電位を示す波形図。
加とともに書き込みパルス幅が広くなる場合、第5実施
例として、セルトランジスタへの書き込み用高電圧印加
時、非印加時の電圧レベル設定値が高くなり、かつ、V
ppwi>Vppviが保たれる場合におけるセルトランジスタ
へのデータ書き込み動作時のVppノードの電位を示す波
形図。
制御信号PGM1〜PGM5を示すタイミング波形図。
制御信号PGM1〜PGM5を示すタイミング波形図。
制御信号PGM1〜PGM5を示すタイミング波形図。
m ノードの電位が低下する動作が3回である場合におけ
る書き込みパルス印加動作と書き込みベリファイ動作の
タイミングを示す波形図。
(ア)〜(オ)の期間と(イ)〜(カ)の期間に書き込
み用高電圧、中間電圧のリミット電圧設定値を他の期間
に比べて低くする方式を用いる場合における書き込みパ
ルス印加動作と書き込みベリファイ動作のタイミングを
示す波形図。
(オ)〜(ウ)の期間と(カ)〜(エ)の期間に書き込
み用高電圧、中間電圧のリミット電圧設定値を他の期間
に比べて低くする方式を用いる場合における書き込みパ
ルス印加動作と書き込みベリファイ動作のタイミングを
示す波形図。
ROMのメモリセルアレイの一部を示す回路図。
Mのメモリセルアレイの一部を示す回路図。
イの一部を示す回路図。
一部を示す回路図。
のNAND型EEPROMにおける書き込みパルス印加
動作と書き込みベリファイ動作の一例を示すタイミング
波形図。
に、従来例においてVppw レベルの時間幅をVppv レベ
ルの時間幅に比べて長くした場合におけるセルトランジ
スタへのデータ書き込み動作時のVppノードの電位を示
す波形図。
に、従来例のリミット電圧設定値が同じである場合の動
作の一例を示す波形図。
Claims (13)
- 【請求項1】 書き換え可能な不揮発性のメモリセルを
含むメモリセルユニットがアレイ状に配列されたメモリ
セルアレイと、 前記メモリセルアレイの同一行のメモリセルに共通に接
続されたワード線と、 前記メモリセルアレイの同一列のメモリセルユニットに
共通に接続されたデータ線と、 選択されたメモリセルにデータ書き換えを行うための電
圧を印加する第1の動作および前記電圧を印加されたメ
モリセルのデータ書き換え状態を検証する第2の動作を
交互に繰り返して選択されたメモリセルのデータ書き換
えを行うシーケンス動作を制御するシーケンス制御手段
と、 前記第1の動作の期間中の一部もしくは全部の期間に相
当する第1の期間にデータ書き換えの対象であるメモリ
セルに対応するワード線に電源電圧より高い第1の電圧
を印加する電圧印加手段と、 前記シーケンス動作中の前記第1の期間を除く期間のう
ち一部もしくは全部に相当する第2の期間に前記第1の
電圧のレベルの設定値を前記第1の期間の電圧レベルの
設定値と異なる値に設定する電圧変更設定手段とを具備
することを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 請求項1記載の不揮発性半導体記憶装置
において、 前記電圧変更設定手段は、前記第2の期間に前記第1の
電圧のレベルの設定値を前記第1の期間の電圧のレベル
の設定値より低い値に設定することを特徴とする不揮発
性半導体記憶装置。 - 【請求項3】 請求項1または2記載の不揮発性半導体
記憶装置において、 前記第2の期間が前記第2の動作の期間を含んでいるこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項4】 請求項1または2記載の不揮発性半導体
記憶装置において、 前記第2の期間が前記シーケンス動作中の前記第1の期
間を除く全期間であることを特徴とする不揮発性半導体
記憶装置。 - 【請求項5】 請求項1乃至4のいずれか1項に記載の
不揮発性半導体記憶装置において、 前記電圧変更設定手段は、さらに前記第1の動作と前記
第2の動作とを繰り返すシーケンス動作中に前記第1の
動作が回を重ねる度に前記第1の期間における前記第1
の電圧のレベルを高くし、かつ前記シーケンス動作にお
ける1回目の前記第1の期間中の前記第1の電圧のレベ
ルの設定値が1回目の前記第2の期間中の前記第1の電
圧のレベルの設定値と同じであり、2回目以降は前記第
1の期間中の前記第1の電圧のレベルの設定値が前記第
2の期間の前記第1の電圧のレベルの設定値より高い値
であるように制御されることを特徴とする不揮発性半導
体記憶装置。 - 【請求項6】 請求項1乃至4のいずれか1項に記載の
不揮発性半導体記憶装置において、 前記電圧変更設定手段は、前記第1の動作と前記第2の
動作とを繰り返すシーケンス動作中に前記第1の動作が
回を重ねる度に前記第1の期間における前記第1の電圧
のレベルを高くし、かつ前記シーケンス動作における1
回目の前記第1の期間中の前記第1の電圧のレベルの設
定値が1回目の前記第2の期間中の前記第1の電圧のレ
ベルの設定値より高い値であるように制御されることを
特徴とする不揮発性半導体記憶装置。 - 【請求項7】 請求項1乃至4のいずれか1項に記載の
不揮発性半導体記憶装置において、 前記電圧変更設定手段は、前記第1の動作と前記第2の
動作とを繰り返すシーケンス動作中に前記第1の動作が
回を重ねる度に前記第1の期間における前記第1の電圧
のレベルを高くし、かつ前記第1の動作が回を重ねる度
に前記第2の期間における前記第1の電圧のレベルを高
くするように制御されることを特徴とする不揮発性半導
体記憶装置。 - 【請求項8】 請求項1乃至7のいずれか1項に記載の
半導体記憶装置において、 前記第1の電圧を印加する期間は前記第1の動作の回数
に依存せず実質的に一定であることを特徴とする不揮発
性半導体記憶装置。 - 【請求項9】 請求項1乃至7のいずれか1項に記載の
不揮発性半導体記憶装置において、 前記第1の電圧を印加する期間は前記第1の動作が回を
重ねる度に長くなることを特徴とする半導体記憶装置。 - 【請求項10】 請求項1乃至9のいずれか1項に記載
の不揮発性半導体記憶装置において、 前記電圧変更設定手段は、 電源電圧を昇圧して高電圧を得る昇圧回路と、 前記昇圧回路の出力端に接続され、制御信号入力に応じ
て前記昇圧回路の出力電圧を任意の値に制限する電圧レ
ベル設定回路とを具備することを特徴とする不揮発性半
導体記憶装置。 - 【請求項11】 請求項10記載の不揮発性半導体記憶
装置において、 前記電圧レベル設定回路は、電圧発生回路部、電圧比較
回路部を具備し、 前記電圧発生回路部は、前記昇圧回路の出力ノードと基
準電圧との間に直列接続された複数個の電圧分割用の抵
抗およびゲートにイネーブル制御信号が供給される少な
くとも1個のMOSトランジスタと、前記複数個の電圧
分割用の抵抗のうちの少なくとも一部の抵抗の直列接続
点にそれぞれの一端が接続され、他端が共通接続され、
それぞれ異なる制御信号入力により制御される複数個の
MOSスイッチ素子とを具備することを特徴とする不揮
発性半導体記憶装置。 - 【請求項12】 請求項11記載の不揮発性半導体記憶
装置において、 前記電圧比較回路部は、差動対をなす駆動用MOSトラ
ンジスタのうちの一方のトランジスタのゲートに前記電
圧発生回路部で生成された電圧が入力し、他方のMOS
トランジスタのゲートに参照用電圧が入力する差動増幅
回路と、前記差動増幅回路の定電流源として接続され、
ゲートに前記イネーブル制御信号が供給されるMOSト
ランジスタとを具備することを特徴とする不揮発性半導
体記憶装置。 - 【請求項13】 請求項11または12記載の半導体記
憶装置において、 前記電圧発生回路部の制御信号入力のタイミングは、前
記シーケンス制御手段により制御されることを特徴とす
る半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24692697A JP3378478B2 (ja) | 1997-09-11 | 1997-09-11 | 不揮発性半導体記憶装置およびその動作方法 |
KR1019980037886A KR19990029775A (ko) | 1997-09-11 | 1998-09-11 | 불휘발성 반도체 기억 장치 |
US09/152,069 US6108238A (en) | 1997-09-11 | 1998-09-11 | Programmable semiconductor memory device having program voltages and verify voltages |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication Number | Publication Date |
---|---|
JPH1186573A true JPH1186573A (ja) | 1999-03-30 |
JP3378478B2 JP3378478B2 (ja) | 2003-02-17 |
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ID=17155821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24692697A Expired - Lifetime JP3378478B2 (ja) | 1997-09-11 | 1997-09-11 | 不揮発性半導体記憶装置およびその動作方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3378478B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009048760A (ja) * | 2007-08-22 | 2009-03-05 | Samsung Electronics Co Ltd | 不揮発性メモリのためのプログラム方法 |
JP2009146467A (ja) * | 2007-12-11 | 2009-07-02 | Toshiba Corp | 半導体集積回路装置 |
JP2011511392A (ja) * | 2008-01-31 | 2011-04-07 | モーセッド・テクノロジーズ・インコーポレイテッド | フラッシュメモリデバイスでの電力供給及びシステム |
JP2011165312A (ja) * | 2011-04-18 | 2011-08-25 | Toshiba Corp | 半導体記憶装置 |
-
1997
- 1997-09-11 JP JP24692697A patent/JP3378478B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2009048760A (ja) * | 2007-08-22 | 2009-03-05 | Samsung Electronics Co Ltd | 不揮発性メモリのためのプログラム方法 |
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JP2011165312A (ja) * | 2011-04-18 | 2011-08-25 | Toshiba Corp | 半導体記憶装置 |
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JP3378478B2 (ja) | 2003-02-17 |
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