JP2009048760A - 不揮発性メモリのためのプログラム方法 - Google Patents

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Abstract

【課題】高速プログラムを遂行しながらフラッシュメモリセルのしきい値電圧の変化を防止／最小化できるフラッシュメモリ装置及びそのプログラム方法、並びにそれを含むメモリシステム及びコンピュータシステムを提供する。
【解決手段】本発明の実施の形態による電荷保存層を有する不揮発性メモリ装置のプログラム方法、メモリ装置、システムは、少なくとも一つの単位プログラムループを遂行するが、各単位プログラムループは少なくとも二つのページにプログラムパルスを印加し、前記少なくとも二つのページに時間遅延を加え、前記少なくとも二つのページに検証パルスを印加する。
【選択図】図２

Description

本発明の実施の形態は電荷保存層、メモリ装置、そしてシステムを有する不揮発性メモリプログラム方法に関する。
不揮発性メモリは、電源が供給されなくてもメモリセル内に格納された情報を維持する。例えば、マスクＲＯＭ（ｍａｓｋ ＲＯＭ：ｍａｓｋ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、プログラム可能なＲＯＭ（ＰＲＯＭ：ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、消去及びプログラム可能なＲＯＭ（ＥＰＲＯＭ：ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、電気的に消去及びプログラムが可能なＲＯＭ（ＥＥＰＲＯＭ：ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）を含む。
不揮発性メモリは、多様な種類の電子製品、一例としてパーソナルコンピュータ（ＰＣ：ｐｅｒｓｏｎａｌ ｃｏｍｐｕｅｔｅｒ）、個人情報端末機（ＰＤＡ：ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、セルラーフォン（ｃｅｌｌｕｌａｒ ｐｈｏｎｅ）、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）、デジタルビデオカメラ（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｃａｍｅｒａ）、ビデオゲームプレーヤ（ｖｉｄｅｏ ｇａｍｅ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、及び他の電子機器に広く用いられる。
メモリカードの種類は、マルチメディアカード（ＭＭＣ：ｍｕｌｔｉ ｍｅｄｉａ ｃａｒｄ）、ＳＤカード（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ ｃａｒｄ）、コンパクトフラッシュ（登録商標）カード（ｃｏｍｐａｃｔ ｆｌａｓｈ ｃａｒｄ）、メモリスティック（ｍｅｍｏｒｙ ｓｔｉｃｋ）、スマートメディアカード（ｓｍａｒｔ ｍｅｄｉａ ｃａｒｄ）、及びｘＤピクチャーカード（ｅｘｔｒｅｍｅ ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｃａｒｄ）を含むことができる。
不揮発性メモリ装置のうち、フラッシュメモリは広く用いられる。フラッシュメモリは、セルとビットラインとの接続構造に応じて、ＮＡＮＤ型とＮＯＲ型に区分され得る。読み出し速度が速く、書き込み動作が遅いため、ＮＯＲ型フラッシュメモリは、コードメモリとして用いられ得る。書き込み速度が速く、単位領域当たりの価格が低いので、ＮＡＮＤ型フラッシュメモリは、大型格納装置などに用いられ得る。
ＮＯＲ型フラッシュメモリは、パーソナルコンピュータ、ルータ、又はハブでのネットワーキング／基本入出力システム（ＢＩＯＳ：ｂａｓｉｃ ｉｎｐｕｔ／ｏｕｔｐｕｔ ｓｙｓｔｅｍ）、又は電話通信交換機で用いられ得る。ＮＯＲ型フラッシュメモリは、セルラーフォン、個人情報端末機、ＰＯＳ、個人インターネットクライアント構造（ＰＣＡ：ｐｅｒｓｏｎａｌ ｉｎｔｅｒｎｅｔ ｃｌｉｅｎｔ ａｒｃｈｉｔｅｃｔｕｒｅ）に対するコードとデータの格納に用いられ得る。
ＮＡＮＤタイプフラッシュメモリは、モバイルコンピュータ、デジタルカメラ（スチル及び移動とも）、ＣＤに近い品質の音声及びオーディオレコーダ、重要でかつ信頼性のある格納装置（例えば、半導体ディスク（ＳＳＤ：ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ））のためのメモリカードに用いられ得る。
図１は、インクリメンタル型ステップパルスプログラム（ＩＳＰＰ：ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ）方式が適用された複数の単位プログラムループを含む一般的なプログラムループを示す図である。
図１に示すように、一つの単位プログラムループはプログラム動作と検証読み出し動作を含む。前記プログラム動作でプログラム電圧Ｖｐｇｍは選択されたワードライン（ｗｏｒｄ ｌｉｎｅ）に印加されることができ、パス電圧Ｖｐａｓｓは選択されなかったワードラインに印加され得る。検証読み出し動作で検証電圧Ｖｖｆｙは選択されたワードラインに印加されることができ、読み出し電圧Ｖｒｅａｄは選択されなかったワードラインに印加され得る。ＩＳＳＰ方式で、プログラム電圧Ｖｐｇｍは各単位プログラムループに対してデルタ電圧（ΛＶ：ｄｅｌｔａ ｖｏｌｔａｇｅ）の分だけ増加され得る。
電荷トラップ型フラッシュメモリ装置は、絶縁膜を電荷格納層として利用する構造的な特徴のため、プログラム又は消去動作後に電子、及び／又はホールが再配列／再結合されて、フラッシュメモリセルのしきい電圧が変化するという問題点がある。
従って、本発明は、上述した諸問題点を解決するために提案されたものであって、その目的は、高速プログラムを遂行しながらフラッシュメモリセルのしきい値電圧の変化を防止／最小化できるフラッシュメモリ装置及びそれのプログラム方法、そして、それを含むメモリシステム及びコンピュータシステムを提供することにある。
本発明の実施の形態による電荷保存層を有する不揮発性メモリのプログラム方法は、少なくとも一つの単位プログラムループを遂行するステップと、各単位プログラムループは少なくとも二つのページにプログラムパルスを印加するステップと、少なくとも二つのページに時間遅延を加えるステップと、少なくとも二つのページに検証パルスを印加するステップと、を含む。
本発明の他の実施の形態による不揮発性メモリ装置は、複数のビットラインと複数のワードラインにより接続されたメモリセルトランジスタのアレイと、少なくとも一つの単位プログラムループを遂行するプログラムロジックと、を含み、前記プログラムロジックの各単位プログラムループは複数のワードラインのうち少なくとも二つの選択されたワードラインにプログラムパルスを印加し、複数のワードラインのうち少なくとも二つの選択されたワードラインに時間遅延を加え、複数のワードラインのうち少なくとも二つの選択されたワードラインに検証パルスを印加することを特徴とする。
本発明の実施の形態によるシステムは複数のビットラインと複数のワードラインにより接続されたメモリセルトランジスタのアレイと、少なくとも一つの単位プログラムループを遂行するプログラムロジックを含み、前記プログラムロジックの各単位プログラムループは複数のワードラインのうち少なくとも二つの選択されたワードラインにプログラムパルスを印加し、複数のワードラインのうち少なくとも二つの選択されたワードラインに時間遅延を加え、複数のワードラインのうち少なくとも二つの選択されたワードラインに検証パルスを印加することを特徴とする。
本発明の実施の形態によるシステムは複数のビットラインと複数のワードラインにより接続されたメモリセルトランジスタのアレイと、少なくとも一つの単位プログラムループを遂行するプログラムロジックと、を含み、前記プログラムロジックの各単位プログラムループは複数のワードラインのうち少なくとも二つの選択されたワードラインにプログラムパルスを印加し、複数のワードラインのうち少なくとも二つの選択されたワードラインに時間遅延を加え、複数のワードラインのうち少なくとも二つの選択されたワードラインに検証パルスを印加することを特徴とするメモリと、メモリを制御のための制御機と、メモリアクセスを可能にするユーザインタフェースと、メモリで許容された情報が送信されるモデムと、メモリに電源を供給するバッテリと、前記メモリ、前記制御機、前記ユーザインタフェース、前記モデム、そして前記バッテリに接続されたバスと、を含む。
以上のような本発明によれば、全体プログラム時間には影響を与えず、電荷トラップ型フラッシュメモリの電荷保存層内で電子及び／又はホールが再配列／再結合（ｒｅ−ｄｉｓｔｒｉｂｕｔｉｏｎ）される時間を十分に確保することができる。その結果、高速にプログラムを遂行しながらフラッシュメモリセルのしきい値電圧の変化を防止／最小化することができ、プログラムの高い正確度を保障できる。
以下、詳細な本発明の実施の形態を説明する。しかしながら、ここに記述される特定の構造及び／又は機能の詳細は、発明の実施の形態を記述するための目的のみで記述されたものである。従って、請求項は、以下に記述された実施の形態に限定されず、多くの代替的な形態で実施されうる。
ある構成要素が他の構成要素に「接して」、「接続されて」、又は「結合されて」と記載されている場合、それは、他の構成要素に直接接して、接続されて、又は結合されることができるか、又は中間構成要素が存在しうると理解されうるであろう。これと反対に、一つの構成要素が他の構成要素に「直接接して」、「直接接続されて」、「直接結合されて」と記載されている場合、それは、中間構成要素が存在しないことを意味する。下記で使用されているように、「及び／又は」という用語は、羅列した項目と関連した一つ又はそれ以上のどんな組み合わせをも含む。
たとえ第１、第２、第３などの用語が多様なエレメント（ｅｌｅｍｅｎｔｓ）、構成要素（ｃｏｍｐｏｎｅｎｔｓ）、領域（ｒｅｇｉｏｎｓ）、レイヤ（ｌａｙｅｒｓ）及び／又はセクション（ｓｅｃｔｉｏｎｓ）を記述するために使用されていても、このようなエレメント、構成要素、領域、レイヤ及び／又はセクションは、前記用語によって限定されないと理解されうるであろう。このような用語は、単に他のエレメント、構成要素、領域、レイヤ又はセクションからあるエレメント、構成要素、領域、レイヤ又はセクションを区別するのに使用される。したがって、第１エレメント、構成要素、領域、レイヤ又はセクションは、本発明の実施の形態で教示するものから逸脱せずに第２エレメント、構成要素、領域、レイヤ又はセクションと称されることもある。
空間に関連した用語、「より低い」、「下に」、「低い」、「上に」、「上位の」などは、記述された一つの構成要素と特徴に関連して図面に示された他の構成要素又は特徴についての説明を容易にするために用いられうる。空間関連用語は、図面に示された位置のほか、使用時又は動作時における装置の他の位置も含むものと理解されうる。
用語は、単に本発明の特定実施の形態を説明する目的のために使用されるものであって、限定的なものではない。ここで使用される単数用語「一つの」などは、文脈から別の物が明確に示されない限り、複数の形態を含むことができる。また、「含む」又は「含んだ」の用語は、記述された特徴、整数、ステップ、動作、エレメント、及び／又は構成要素を特定するものとして理解されうるが、一つあるいはそれ以上の他の特徴、整数、ステップ、動作、エレメント、及び／又は構成要素の存在又は追加を排除するものではない。
他に定義されない限り、下記で使用されるすべての用語（技術的及び／又は科学的な用語を含む）は、本発明の実施の形態が属する技術分野における通常の技術を有する者により一般的に理解されるものと同じ意味を有する。一般的に使用される辞書で定義される用語は、技術分野の文脈における意味と一致する意味を有するものとして解釈されなければならず、明確に定義されない限り、理想化又は過度に形式的な常識で翻訳されない用語としてさらに理解されうる。
次に、添付した図面に示す実施の形態を参照する。参照番号は、全体的に構成要素を指称するものである。実施の形態は、図面に示された領域の特定形状に制限されるように構成されてはならず、例えば、製造に応じる結果である形状における逸脱を含む。例えば、長方形で示されたインプラント領域（ｉｍｐｌａｎｔｅｄ ｒｅｇｉｏｎ）は、典型的には、このインプラント領域に、インプラントからの境界変形より丸いか、又は曲がった特徴、及び／又はその終端にインプラント濃度の勾配を有するはずである。同様に、インプラントによって形成された埋め込み領域（ｂｕｒｉｅｄ ｒｅｇｉｏｎ）は、埋め込み領域とインプラントが発生する表面間の領域でのインプラントとなる。したがって、図面に示された領域は、事実上概略的で、それらの形状は、装置領域の実際の形状として示したことを意味せず、請求項の範囲を限定しない。
図２は、本発明の実施の形態によるＮＡＮＤフラッシュメモリブロック図を示す図である。
図２に示すように、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）はＮＡＮＤフラッシュアレイ（ＮＡＮＤ ｆｌａｓｈ ａｒｒａｙ）を含むことができ、複数のワードラインを介してＸ−バッファ（Ｘ−ｂｕｆｆｅｒ）、ラッチ（ｌａｔｃｈ）、及びデコーダ（ｄｅｃｏｄｅｒ）とＹ−バッファ（Ｙ−ｂｕｆｆｅｒ）、ラッチ、及びデコーダにアクセスされ、複数のビットラインを介してページレジスタ（ｐａｇｅ ｒｅｇｉｓｔｅｒ）及び感知増幅器（Ｓ／Ａ:ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）、Ｙ−ゲート（Ｙ−Ｇａｔｉｎｇ）にアクセスされる。ＮＡＮＤフラッシュメモリは外部信号の伝送と受信のための出力ドライバ（ｏｕｔｐｕｔ ｄｉｒｖｅｒ）を含み、ＮＡＮＤフラッシュアレイにアクセスするための命令を送信し命令を受信するための命令レジスタ（ｃｏｍｍａｎｄ ｒｅｇｉｓｔｅｒ）、制御ロジック（ｃｏｎｔｒｏｌ ｌｏｇｉｃ）及び高電圧発生器（ｈｉｇｈ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）を含むことができる。
ＮＡＮＤフラッシュメモリはＮＡＮＤフラッシュアレイからの又はＮＡＮＤフラッシュアレイへのデータアクセスの制御のためのグローバルバッファ（ｇｌｏｂａｌ ｂｕｆｆｅｒ）、入出力バッファ（Ｉ／Ｏ Ｂｕｆｆｅｒ）及びラッチも含むことができる。図２のＮＡＮＤフラッシュメモリの詳細構造は一例であり、他の構造又は変更されたものが用いられ得る。ＮＡＮＤフラッシュアレイは、所望の配置と大きさを有し得る。
図３Ａ及び図３Ｂは、より具体的な本発明の実施の形態によるＮＡＮＤフラッシュメモリ装置１００、１０１のブロック部分を示す図である。
図３Ａ及び図３Ｂに示すように、Ｘ−デコーダ（Ｘ−ｄｅｃｏｄｅｒ）１３０はワードラインＷＬと、ストリング選択ライン（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ、以下「ＳＳＬ」と称する）と、グラウンド選択ライン（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ、以下「ＧＳＬ」と称する）と、を含む複数のラインの電圧を制御し、一方、ページバッファ回路（ｐａｇｅ ｂｕｆｆｅｒ ｃｉｒｃｕｉｔ）１５０はビットライン１１０＿１…１１０＿Ｍ、例えば、偶数と奇数のビットラインの電圧を制御する。図示のように、ＳＳＬとビットラインとの交差点はストリング選択トランジスタ（Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ、以下「ＳＳＴ」と称する）であって、ＧＳＬとビットラインとの交差点はグラウンド選択トランジスタ（Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ、以下「ＧＳＴ」と称する）であって、ワードラインＷＬとビットラインとの交差点はメモリセルトランジスタ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ｔｒａｎｓｉｓｔｏｒ、以下「ＭＣＴ」と称する）ＭＣＴ＜０＞…ＭＣＴ＜Ｎ−１＞であり、ＮＡＮＤフラッシュアレイ１１０を構成する。
選択トランジスタＳＳＴとＧＳＴは、図３Ａに示すように、メモリセルトランジスタＭＣＴ＜０＞…ＭＣＴ＜Ｎ−１＞と異なる構造を有するように構成され得る。一方、選択トランジスタＳＳＴとＧＳＴは図３Ｂに示すように、メモリセルトランジスタＭＣＴ＜０＞…ＭＣＴ＜Ｎ−１＞と同一構造を有するように構成され得る。ストリングに含まれた選択トランジスタＳＳＴ、ＧＳＴの数は可変できる。
図４Ａ及び図４Ｂは、本発明の実施の形態によるプログラムループを示す図である。
図４Ａ及び図４Ｂに示すように、プログラムループは一つ又はそれ以上の単位プログラムループＬｏｏｐｉ（ｉは１以上の整数である（ｉ≧１））を含むことができる。図４Ａ及び図４Ｂに示すような本発明の実施の形態において、各単位プログラムループＬｏｏｐｉはプログラム動作（ｐｒｏｇｒａｍ ｏｐｅｒａｔｉｏｎ）Ｐ４１、時間遅延動作（ｔｉｍｅ ｄｅｌａｙ ｏｐｅｒａｔｉｏｎ）Ｐ４２、及び／又は検証読み出し動作（ｖｅｒｉｆｙ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）Ｐ４３を含むことができる。本発明の実施の形態において、時間遅延動作Ｐ４２は、プログラム動作Ｐ４１と検証読み出し動作Ｐ４３との間にある。本発明の実施の形態において、時間遅延動作Ｐ４２は電荷トラップ層（ｃｈａｒｇｅ ｔｒａｐ ｌａｙｅｒ）で電荷が再分配及び／又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい値電圧Ｖｔｈは、時間遅延動作Ｐ４２の間に変更され得る。
図４Ｂに示すように、プログラム動作Ｐ４１はメモリセルトランジスタのワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加して遂行でき、検証読み出し動作Ｐ４３はメモリセルトランジスタのワードラインに正の検証読み出し電圧Ｖｖｆｙのパルスを印加して遂行できる。本発明の他の実施の形態において、プログラム動作Ｐ４１はメモリセルトランジスタの基板に負のプログラム電圧Ｖｐｇｍのパルスを印加して遂行でき、検証読み出し動作Ｐ４３はメモリセルトランジスタの基板に負の検証読み出し電圧Ｖｖｆｙのパルスを印加して遂行できる。
図５に示すように、時間遅延動作Ｐ４２の区間は１μｓ〜９００ｍｓの範囲に属するか、その間のいずれかの区間であり得る。
図６は本発明の実施の形態によるプログラムループを示す図である。
図６に示すように、プログラムループは一つ又はそれ以上の単位プログラムループＬｏｏｐｉ（ｉは１以上の整数である（ｉ≧１））を含むことができる。図６に示す本発明の実施の形態において、各単位プログラムループＬｏｏｐｉはプログラム動作Ｐ５１、時間遅延動作Ｐ５３、及び／又は検証読み出し動作Ｐ５２を含むことができる。本発明の実施の形態において、時間遅延動作Ｐ５３はプログラム動作Ｐ５１後、及び検証読み出し動作Ｐ５３後に遂行することができる。本発明の実施の形態において、時間遅延動作Ｐ５３は電荷トラップ層で電荷が再分配、及び／又は再結合されるための時間マージンを与える。本発明の実施の形態において、プログラムセルのしきい値電圧Ｖｔｈは時間遅延動作Ｐ５３の間に変更され得る。
図４Ｂと同様に、プログラム動作Ｐ５１はメモリセルトランジスタのワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加して遂行でき、検証読み出し動作Ｐ５２はメモリセルトランジスタのワードラインに正の検証読み出し電圧Ｖｖｆｙのパルスを印加して遂行できる。図４Ｂと同様に、プログラム動作Ｐ５１はメモリセルトランジスタの基板に負のプログラム電圧Ｖｐｇｍのパルスを印加して遂行でき、検証読み出し動作Ｐ５２はメモリセルトランジスタの基板に負の検証読み出し電圧Ｖｖｆｙのパルスを印加して遂行できる。
図７に示すように、時間遅延動作Ｐ５３の区間は１μｓ〜９００ｍｓの範囲に属するか、その間のいずれかの区間であり得る。
図８Ａ及び図８Ｂは本発明の実施の形態によるプログラムループを示す図である。
図８Ａ及び図８Ｂに示すように、プログラムループは一つ又はそれ以上の単位プログラムループＬｏｏｐｉ（ｉは１以上の整数である（ｉ≧１））を含むことができる。図８Ａ及び図８Ｂに示す本発明の実施の形態において、各単位プログラムループＬｏｏｐｉはプログラム動作Ｐ６１、ソフト消去動作（Ｓ／Ｅ ｏｐｅｒａｔｉｏｎ:ｓｏｆｔ ｅｒａｓｅ ｏｐｅｒａｔｉｏｎ）Ｐ６２、及び／又は検証読み出し動作Ｐ６３を含むことができる。本発明の実施の形態において、ソフト消去動作Ｐ６２はプログラム動作Ｐ６１と検証読み出し動作Ｐ６３との間で遂行され得る。本発明の実施の形態において、ソフト消去動作Ｐ６２は電荷トラップ層で電荷が再分配及び／又は再結合されることを加速する。本発明の実施の形態において、ソフト消去動作Ｐ６２で提供される電圧（又は電界）は、プログラム動作Ｐ６１で提供される電圧（又は電界）より低い電圧を有し得る。
図８Ｂに示すように、プログラム動作Ｐ６１はメモリセルトランジスタのワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加して遂行でき、検証読み出し動作Ｐ６３はメモリセルトランジスタのワードラインに正の検証読み出し電圧Ｖｖｆｙのパルスを印加して遂行できる。そして、ソフト消去動作Ｐ６２はメモリセルトランジスタの基板に正のプログラム電圧Ｖｓｅのパルスを印加して遂行できる。
本発明の実施の形態において、プログラム動作Ｐ６１はワードラインに負のプログラム電圧Ｖｐｇｍのパルスを印加して遂行でき、ソフト消去動作Ｐ６２はメモリセルトランジスタの基板に負のプログラム電圧のパルスＶｓｅを印加して遂行できる。
本発明の実施の形態において、プログラム動作Ｐ６１は基板に負のプログラム電圧Ｖｐｇｍのパルスを印加して遂行でき、ソフト消去動作Ｐ６２はメモリセルトランジスタの基板に正のプログラム電圧Ｖｓｅのパルスを印加して遂行できる。
本発明の実施の形態において、プログラム動作Ｐ６１はワードラインに正のプログラム電圧Ｖｐｇｍのパルスを印加して遂行でき、ソフト消去動作Ｐ６２はメモリセルトランジスタのワードラインに負のプログラム電圧Ｖｓｅのパルスを印加して遂行できる。
本発明の実施の形態において、図２の制御ロジックと高電圧発生器はＮＡＮＤフラッシュアレイのメモリセルトランジスタにパルスＶｓｅを供給できる。
図９は、図８Ａ及び図８Ｂのプログラム動作Ｐ６１の間の電界方向を一例として示す図である。
図９に示すように、正のプログラム電圧Ｖｐｇｍが制御ゲートに印加される時に、電界は制御ゲートから基板に形成され得る。
図１０は、図８Ａ及び図８Ｂのソフト消去動作Ｐ６２のための電界方向を示す図である。
図１０に示すように、正のソフト消去電圧が基板に印加される時、電界は基板から制御ゲートに形成されることができる。
図１１は、本発明の実施の形態によるさらに具体的な単位プログラムループＬｏｏｐｉを示す図である。
図１１に示すように、Ｌｏｏｐ０はプログラム動作Ｐ６１、ソフト消去動作Ｐ６２、及び／又は検証読み出し動作Ｐ６３を含むことができる。図１１に示すように、プログラム電圧Ｖｐｇｍと検証電圧Ｖｖｅｒｉｆｙは選択されたワードラインに印加されることができ、一方、プログラム電圧Ｖｐａｓｓと検証読み出し電圧Ｖｒｅａｄは選択されなかった全てのワードラインに印加され得る。図１１の本発明の実施の形態において、電圧Ｖｓｅはソフト消去電圧として基板に印加され得る。
図１１に示すように、電圧Ｖｐｇｍ、Ｖｖｅｒｉｆｙ、Ｖｐａｓｓ、Ｖｒｅａｄ、Ｖｓｅの大きさは、単位プログラムループＬｏｏｐｉ内で多様に変更され得る。また、電圧Ｖｐｇｍ、Ｖｖｅｒｉｆｙ、Ｖｐａｓｓ、Ｖｒｅａｄ、Ｖｓｅの大きさは一つの単位プログラムループＬｏｏｐｉから他の単位プログラムループＬｏｏｐｉ＋１まで、及び／又はページ０の一つの単位プログラムループＬｏｏｐｉから他のページ１の単位プログラムループＬｏｏｐ０まで多様に変更され得る。
また、電圧Ｖｐｇｍ、Ｖｖｅｒｉｆｙ、Ｖｐａｓｓ、Ｖｒｅａｄ、Ｖｓｅの区間は単位プログラムループＬｏｏｐｉ内で多様に変更され得る。また、図１１に示すように、電圧Ｖｐｇｍ、Ｖｖｅｒｉｆｙ、Ｖｐａｓｓ、Ｖｒｅａｄ、Ｖｓｅの区間は一つの単位プログラムループＬｏｏｐｉから他の単位プログラムループＬｏｏｐｉ＋１まで、又はページ０の一つの単位プログラムループＬｏｏｐｉからページ１の他の単位プログラムループＬｏｏｐ０まで多様に変更され得る。例えば、ページ０のループ０で電圧Ｖｓｅの区間はｔ３のように図示されているが、ページ１のループ０で電圧Ｖｓｅの区間はｔ４のように図示することができる。ここで、ｔ３はｔ４より大きい（ｔ３＞ｔ４）。
本発明の実施の形態において、ページ０とページ１（そして、次のページ）は単一レベルページであって、他のワードラインに適用され得る。他の実施の形態において、ページ０とページ１（そして、次のページ）は多重レベルページとして同じワードラインに適用され得る。
図４Ａ乃至図１０と関連し、上記で論議された変更例は、図１２に示す本発明の実施の形態に適用され得る。
図１２は本発明の実施の形態によるプログラム、又は消去ループ（Ｌｏｏｐ０からＬｏｏｐｉまで）を示す図である。
図示するように、一つの単位プログラムループＬｏｏｐ０は時間遅延動作ＴＤを含むことができ、他の単位プログラムループＬｏｏｐｉはソフト消去動作ＳＥを含むことができる。同様に、一つの単位消去ループＬｏｏｐ０は時間遅延動作ＴＤを含むことができ、他の単位消去ループＬｏｏｐｉはソフトプログラム動作ＳＰを含むことができる。全てのプログラムループと消去ループで、時間遅延動作ＴＤとソフト消去動作ＳＥ／ソフトプログラム動作ＳＰとが交互に適用され得る。本発明の実施の形態において、第１動作は時間遅延動作ＴＤ、又はソフト消去動作ＳＥ／ソフトプログラム動作ＳＰであり得る。
図１３は、本発明の実施の形態によるプログラムループ、又は消去ループ（Ｌｏｏｐ０からＬｏｏｐｉまで）を示す図である。
図１３で時間遅延動作、又はソフトプログラム／消去動作ＳＰ／ＳＥは、検証読み出し動作の後に遂行される。図示するように、一つの単位プログラムループＬｏｏｐ０は時間遅延動作ＴＤを含むことができ、他の単位プログラムループＬｏｏｐ１はソフト消去動作ＳＥを含むことができる。同様に、一つの単位消去ループＬｏｏｐ０は時間遅延動作ＴＤを含むことができ、他の単位消去ループＬｏｏｐ１はソフト消去動作ＳＰを含むことができる。プログラムと消去ループの全てで、時間遅延動作ＴＤとソフト消去動作ＳＥ／ソフトプログラム動作ＳＰとが交互に適用され得る。本発明の実施の形態において、最初の動作は時間遅延動作ＴＤ、又はソフト消去動作ＳＥ／ソフトプログラム動作ＳＰであり得る。
図１４は、本発明の実施の形態によるプログラム、又は消去ループ（Ｌｏｏｐ０からＬｏｏｐｉまで）を示す図である。
図１４で、一つの単位プログラムループは、時間遅延動作ＴＤとソフト消去動作ＳＥとを含むことができる。同様に、一つの単位消去ループは時間遅延動作ＴＤ及びソフトプログラム動作ＳＰを全て含むことができる。
図示するように、一つの単位プログラムループＬｏｏｐ０は、時間遅延動作ＴＤとソフト消去動作ＳＥとを含むことができる。同様に、一つの単位消去ループＬｏｏｐ１は時間遅延動作ＴＤ及びソフト消去動作ＳＰを含むことができる。
図１５は、本発明の実施の形態によるプログラム又は消去ループ（Ｌｏｏｐ０からＬｏｏｐｉまで）を示す図である。
図１５で、一つの単位プログラムループは、時間遅延動作ＴＤとソフト消去動作ＳＥとを含むことができる。同様に、一つの単位消去ループは時間遅延動作ＴＤ及びソフトプログラム動作ＳＰを全て含むことができる。図１５で、時間遅延動作ＴＤとソフトプログラム／消去動作ＳＰ／ＳＥは、検証読み出し動作の後に遂行される。
本発明の実施の形態において、時間遅延を加えることは、待機を意味し得る。一例として、他の電圧が印加される以前のワードラインから与えられた遅延時間のために、意図的に待機することを意味する。本発明の実施の形態において、時間遅延を加えることは、パルス又は電圧がないことを意味したり、不揮発性メモリの状態及び／又は動作を変化させるパルスが印加されないことを意味し得る。
本発明の実施の形態において、電荷保存層（ｃｈａｒｇｅ ｓｔｏｒａｇｅ ｌａｙｅｒ）はフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）又は電荷トラップ層のような電荷保存層であり得る。
図１６Ａ及び図１６Ｂは本発明の実施の形態によるプログラムループを示す図である。
プログラムループは一つ又はそれ以上の単位プログラムループＬｏｏｐｉ（ｉは１以上の整数である（ｉ≧１））を含むことができる。図１６Ａに示すように、各単位プログラムループは電圧ＶＩの印加により現れる一つ又はそれ以上のプログラム動作、ｔＤにより現れる一つ又はそれ以上の時間遅延動作、及び／又は電圧ＶＲの印加により現れる一つ又はそれ以上の検証読み出し動作を含むことができる。
本発明の実施の形態において、時間遅延動作ＴＤは電荷トラップ層内で電荷が再分配及び／又は再結合されるための時間の区間（ｔｉｍｅ ｐｅｒｉｏｄ）を許容する。本発明の実施の形態において、時間遅延動作ｔＤは検証読み出し動作後に、及び／又はプログラム動作と検証読み出し動作との間にプログラムセルのしきい値電圧が減少するか、又は変化することを防止できる。
図１６Ａに示すように、プログラムループはページＰＧ０−ＰＧｎ（ｎは１以上の整数である（ｎ≧１））に適用され得る。また、図１６Ａに示すように、第１ループＬｏｏｐ１で各ページＰＧｎに印加された電圧Ｖ１は同一であり得、又は／そして同一区間ｔＰを有し得る。図１６Ａに示すように、次のループに印加されるプログラム電圧は増加され得る。本発明の他の実施の形態において、次のループに印加されるプログラム電圧は減少されるか、同一に維持されるか、又は他のパターンに多様化されることができる。
同様に、各第２ループＬｏｏｐ２については、プログラム電圧Ｖ２の大きさが同一及び／又は区間ｔＰが同一であり得る。本発明の他の実施の形態において、次のループに印加されるプログラム電圧は減少されるか、同一に維持されるか、又は他のパターンに多様化されてもよい。
図１６Ａに示すように、全てのページＰＧｎから全てのループＬｏｏｐｉに印加された電圧ＶＩの区間は同一であり得、ｔｐと称される。
図１６Ａで各ページＰＧｎのための各ループＬｏｏｐｉはプログラム電圧ＶＮと、その後に遂行される時間遅延ｔＤと、さらにその後に遂行される検証読み出し電圧ＶＲと、を含むことができる。
本発明の実施の形態において、一つの単位プログラムループＬｏｏｐｉ又は交差プログラムループＬｏｏｐｉ内で、全ての電圧ＶＩの大きさは、増加されるか、減少されるか、同一に維持されるか、又は他のパターンに多様化され得る。本発明の実施の形態において、一つの単位プログラムループＬｏｏｐｉ又は交差プログラムループＬｏｏｐｉ内で、全ての電圧ＶＩの区間ｔＰは、増加されるか、減少されるか、同一に維持されるか、又は他のパターンに多様化され得る。
本発明の実施の形態において、一つの単位プログラムループＬｏｏｐｉ又は交差プログラムループＬｏｏｐｉ内で、全ての時間遅延ｔＤの区間は、増加されるか、減少されるか、同一に維持されるか、又は他のパターンに多様化され得る。
本発明の実施の形態において、一つの単位プログラムループＬｏｏｐｉ又は交差プログラムループＬｏｏｐｉ内で、全ての電圧ＶＲの大きさは、増加（例えば、電圧ＶＩの大きさのために図示したものと同じである）されるか、減少されるか、同一に維持されるか、又は他のパターンに多様化され得る。本発明の実施の形態において、一つの単位プログラムループＬｏｏｐｉ又は交差プログラムループＬｏｏｐｉ内で、全ての電圧ＶＲの区間ｔＶは増加されるか、減少されるか、同一に維持されるか、又は他のパターンに多様化され得る。
本発明の実施の形態において、ページＰＧ０とページＰＧ１（及び次のページ）は単一レベルページであって、互いに異なるワードラインに適用され得る。本発明の他の実施の形態において、ページＰＧ０とページＰＧ１（そして、次のページ）は多重レベルページであって、同じワードラインに適用され得る。
本発明の実施の形態において、個別電圧ＶＩや電圧ＶＲでなくても、ページＰＧ０−ＰＧｎに対する全体動作は一致（ｏｖｅｒｌａｐ）され得る。例えば、図１６Ａに示すように、個別電圧ＶＩや電圧ＶＲでなくても、ページ０ＰＧ０に対する電圧Ｖ１、時間遅延、及び電圧ＶＲの全てはページ１ＰＧ１に対するそれと一致され得る。本発明の他の実施の形態において、ページＰＧ０−ＰＧｎに対する動作は一致される必要がないこともある。他の実施の形態において、個別電圧ＶＩや電圧ＶＲが一致される必要がないこともある。一致される程度の低い本発明の他の実施の形態において、不揮発性メモリ装置がｎページ（ｎは２以上の整数（ｎ≧２））を含む場合、不揮発性メモリのための全体プログラム時間はｉループの完了時のｎより小さくてもよい。一致される程度の低い本発明の他の実施の形態において、不揮発性メモリのための全体プログラム時間はｉループが完了した時点である。
本発明の実施の形態において、図１６Ａに示すプログラムループは、例えば電荷トラップ層のような電荷保存層を有する電荷トラップフラッシュメモリ（ｃｈａｒｇｅ ｔｒａｐ ｆｌａｓｈ ｍｅｍｏｒｙ）のような不揮発性メモリ装置に適用され得る。
本発明の実施の形態において、不揮発性メモリ装置はＮＡＮＤフラッシュメモリである。
本発明の実施の形態において、図１６Ａでプログラムループは時間遅延ｔＤが適用された少なくとも二つのページは１μｓ〜９００ｍｓの間である。
本発明の実施の形態において、プログラムパルスが印加されたページＰＧ０−ＰＧｎは不揮発性メモリの制御ゲートに印加された正のプログラム電圧により生成され得る。
図１６Ｂは図１６Ａに示すプログラムループを示すフローチャートである。
図１６Ｂに示すように、Ｓ２５００でプログラムループはｉプログラムループの最初から始めることができる。Ｓ２５０２で各ページＰＧ０−ＰＧｎはプログラムされる。Ｓ２５０４で、各ページのためのプログラムは各プログラムページＰＧｎに対してプログラムパルスＶＩを印加するステップと時間遅延ＴＤを加えるステップとで構成されることができる。Ｓ２５０６で、プログラムページＰＧｎが最終ページであるかが決定される。もし、最終ページでない場合、Ｓ２５０８でプログラムページインデックスｎを増加させ、次のページのプログラムＰＧｎ＋１でＳ２５０２にフローが復帰される。もし、Ｓ２５０６で最終プログラムページがプログラムされると、第１プログラムページＰＧ１に検証パルスＶＲを印加するためにＳ２５１０に進行する。Ｓ２５１２で、それが検証された最終ページであるかが決定される。もし、最終ページでない場合、Ｓ２５１４でインデックスｎを増加させ、次のページＰＧｎ＋１で検証パルスを印加するためにＳ２５１０にフローが復帰する。もし、Ｓ２５１２で最終ページが検証されると、Ｓ２５１６に進行して進行されたループが最終ループＬｏｏｐｉであるかを決定する。もし、進行されたループが最終ループでない場合、Ｓ２５１８でループインデックスｉを増加させ、次のループの開始のためにＳ２５００にフローが復帰する。もし、Ｓ２５１６で最終ループが進行されると、プロセスは終了する。
図１７Ａ及び図１７Ｂは本発明の実施の形態によるプログラムループを示す図である。
図１７Ａに示すように、各単位プログラムループは電圧ＶＩを印加することによって現れる一つ又はそれ以上のプログラム動作、ｔＤによって現れる一つ又はそれ以上の時間遅延動作、及び／又は電圧ＶＲを印加することによって現れる一つ又はそれ以上の検証読み出し動作を含むことができる。
本発明の実施において、時間遅延動作ｔＤは電荷トラップ層内で電荷が再分配及び／又は再結合されるための時間の区間を許容する。本発明の実施の形態において、時間遅延動作ｔＤは検証読み出し動作後に、及び／又はプログラム動作と検証読み出し動作との間にプログラムセルのしきい値電圧が減少するか、又は変化されることを防止できる。
図１７Ａに示すように、プログラムループはページＰＧ０−ＰＧｎ、（ｎは１以上の整数である（ｎ≧１））に適用され得る。また、図１７Ａに示すように、第１ループＬｏｏｐ１で各ページＰＧｎに印加される電圧Ｖ１は同一であり得、又は／そして同一区間ｔｐを有し得る。図１７Ａに示すように、次のループに印加されるプログラム電圧ＶＩは増加され得る。本発明の他の実施の形態において、次のループに印加されるプログラム電圧ＶＩは減少されるか、同一に維持されるか、又は他のパターンに多様化されることができる。
同様に、各第２ループＬｏｏｐ２のために、プログラム電圧Ｖ２の大きさは同一及び／又は区間ｔＰが同一であり得る。本発明の他の実施の形態において、次のループに印加されるプログラム電圧ＶＩは減少されるか、同一に維持されるか、又は他のパターンに多様化されることができる。
図１７Ａに示すように、全てのページＰＧｎで全てのループＬｏｏｐｉに印加される電圧ＶＩの区間は同一であり得、ｔｐと称され得る。
図１７Ａに示すように、各ページＰＧｎのための各ループＬｏｏｐｉはプログラム電圧ＶＮと、その後に遂行される検証読み出し電圧ＶＲと、さらにその後に遂行される時間遅延ｔＤと、を含むことができる。
図１６Ａに基づき言及された全ての他の変更、修正及び代替は図１７Ａにも適用され得る。
図１７Ｂは図１７Ａのプログラムループを示すフローチャートである。
図１７Ｂに示すように、Ｓ２６００でプログラムループはｉプログラムループの最初から始めることができる。Ｓ２６０２で各ページＰＧ０−ＰＧｎはプログラムされる。Ｓ２６０４で、各ページのためのプログラムは、各プログラムページＰＧｎのためのプログラムパルスＶＩと検証パルスＶＲの印加を含むことができる。Ｓ２６０６で、プログラムページＰＧｎが最終ページであるかが決定される。もし、最終ページでない場合、Ｓ２６０８でプログラムページインデックスｎを増加させ、次のページのプログラムＰＧｎ＋１で、Ｓ２６０２にフローが復帰される。もし、Ｓ２６０６で最終プログラムページがプログラムされると、第１プログラムページＰＧ１に時間遅延ｔＤを加えるためにＳ２６１０に進行する。Ｓ２６１２で、最終ページが検証されたか否かが決定される。もし、最終ページが検証されない場合、Ｓ２６１４でインデックスｎを増加させ、次のページＰＧｎ＋１で検証パルスを印加するためにＳ２６１０にフローが復帰される。もし、Ｓ２６１２で最終ページが検証されたことが決定されると、Ｓ２６１６に進行して、進行されたループが最終ループＬｏｏｐｉであるかを決定する。もし、最終ループでない場合、Ｓ２６１８でループインデックスｉを増加させ、次のループを開始するためにＳ２６００にフローが復帰される。もし、Ｓ２６１６で最終ループが進行されたことが決定されると、プロセスは終了する。
図１８Ａ及び図１８Ｂは本発明の実施の形態によるプログラムループを示す図である。
本発明の実施の形態において、時間遅延動作ｔＤは電荷トラップ層内で電荷が再分配乃至再結合されるための時間の区間を許容する。本発明の実施の形態において、時間遅延動作ｔＤは検証読み出し動作後に、及び／又はプログラム動作と検証読み出し動作との間にプログラムセルのしきい値電圧が減少するか、又は変化することを防止できる。
図１８Ａに示すように、プログラムループはページＰＧ０−ＰＧｎ（ｎは１以上の整数である（ｎ≧１））に適用され得る。また、図１８Ａに示すように、第１ループＬｏｏｐ１で各ページＰＧｎで印加された電圧Ｖ１は同一であり得、又は／そして同一区間ｔｐを有し得る。図１８Ａに示すように、次のループに印加されたプログラム電圧ＶＩは増加され得る。本発明の他の実施の形態において、次のループに印加されるプログラム電圧ＶＩは減少されるか、同一に維持されるか、又は他のパターンに多様化されることができる。
同様に、各第２ループＬｏｏｐ２のために、プログラム電圧Ｖ２の大きさは同一及び／又は区間ｔＰが同一であり得る。本発明の他の実施の形態において、次のループに印加されるプログラム電圧ＶＩは減少するか、同一に維持されるか、又は他のパターンに多様化され得る 。
図１８Ａに示すように、全てのページＰＧｎで全てのループＬｏｏｐｉに印加された電圧ＶＩの区間は同一であり得、ｔｐと称され得る。
図１８Ａに示すように、各ページＰＧｎのための第１ループＬｏｏｐ１はプログラム電圧ＶＩ及び／又は最初の時間遅延ｔＤ部分を含むことができる。各ページＰＧｎのための以降のループＬｏｏｐ２．．．ｎは、以前のループから時間遅延ｔＤの満了と、その後に遂行される検証読み出し電圧ＶＲと、さらにその後に遂行されるプログラム電圧ＶＮと、また、さらにその後に遂行される次の時間遅延ｔＤの部分又は全部を含むことができる。
図１６Ａに基づきそれぞれ言及された全ての他の変更、修正、及び代替は、図１８Ａにも適用され得る。
図１８Ｂは、図１８Ａに示すプログラムループを示すフローチャートである。
図１８Ｂに示すように、Ｓ２７００でプログラムループはｉプログラムループの最初から始めることができる。Ｓ２７００で各ページＰＧ０−ＰＧｎのための最初のループがプログラムされる。Ｓ２７０２に示すように、各プログラムページＰＧｎのための最初のループのプログラムは、各プログラムページＰＧｎのためのプログラムパルスＶＩと時間遅延ｔＤとを含むことができる。Ｓ２７０４でプログラムページＰＧｎが最終ページであるかが決定される。もし、最終ページでなければ、Ｓ２７０６でプログラムページインデックスｎを増加させ、次のページＰＧｎ＋１のプログラムのためにＳ２７００にフローが復帰される。もし、Ｓ２７０４で最終プログラムページの最初ループのプログラムが完了すると、ページＰＧ０−ＰＧｎそれぞれのｉ番目のループにより第２プログラムの遂行のためにＳ２７０８にフローが復帰される。
Ｓ２７１０で、各プログラムページＰＧｎのためのｉ番目のループによる第２プログラムは各プログラムページＰＧｎのためのプログラムパルスＶＩと検証パルスＶＲを含むことができる。Ｓ２７１２で最終ページが検証されたか否かが決定される。もし、最終ページが検証されなかった場合、Ｓ２７１４でインデックスｎは増加され、次のページＰＧｎ＋１でプログラムパルスＶＩと検証パルスＶＲを印加するためにＳ２７０８にフローが復帰される。もし、Ｓ２７１２で最終ページが検証された場合、最初のプログラムページＰＧ１に対して時間遅延ＴＤを加えるためにＳ２７１６にフローが進行する。もし、Ｓ２７１８で最終ページが検証されたことが決定された場合、最終ループＬｏｏｐｉが進行されたか否かを判断するためにＳ２７２２にフローが進行する。もし、現在進行されたループが最終ループでない場合、Ｓ２７２４でループインデックスｉが増加され、次のループＬｏｏｐｉ＋１を開始するためにＳ２７０８にフローが復帰される。もし、Ｓ２７２２で最終ループが進行されたことが決定されると、前記プロセスは終了することができる。
図４Ａ乃至図１５と関連し、上記で論議された変更例は、図１６Ａ乃至図１８Ｂに示す本発明の実施の形態に適用され得る。
図１９は本発明の実施の形態によるＮＯＲフラッシュメモリを示す図である。
図１９に示すように、ＮＯＲフラッシュメモリはメモリアレイ（ｍｅｍｏｒｙ ａｒｒａｙ）１１００、Ｘ−選択器（Ｘ−ｓｅｌｅｃｔｏｒ）１２００、Ｙ−選択器（Ｙ−ｓｅｌｅｃｔｏｒ）１３００、ＳＡ／ＷＤ１４００、入／出力インタフェース（Ｉ／Ｏ ｉｎｔｅｒｆａｃｅ）１５００、制御ロジック（ｃｏｎｔｒｏｌ ｌｏｇｉｃ）１６００、又はそのようなものを含むことができる。
図２０は本発明の実施の形態によるストックフラッシュメモリを示す図である。
本発明の実施の形態によるスタックフラッシュメモリ装置は立体的に配列されたメモリセルを具備する。メモリセルは、ＭＯＳトランジスタを形成するための半導体基板として用いられる積層された複数の半導体層を具備する。一方、説明の便宜上、図２０には二つの半導体層のみ（即ち、第１半導体層１００′及び第２半導体層２００′を図示しているが、複数の半導体層が具備され得る。
本発明の一実施の形態によれば、第１半導体層１００′は単結晶シリコンウェハであり得、第２半導体層２００′は第１半導体層１００′（即ち、ウェハ）をシード層を用いるエピタキシャル工程（ｅｐｉｔａｘｉａｌ ｐｒｏｃｅｓｓ）により形成された単結晶シリコンエピタキシャル層（ｓｉｎｇｌｅ ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ ｅｐｉｔａｘｉａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｌａｙｅｒ）であり得る。エピタキシャル工程を用いた半導体ウェハでエピタキシャル半導体層を形成するために利用される方法を本発明の実施の形態のために用いられることができる。
本発明の実施の形態によれば、半導体層１００′、２００′はそれぞれ実質的に同じ構造を有するセルアレイを具備する。結果として、メモリセルは多層のセルアレイを構成する。このような多層配置による論議の複雑さを避けるために、ゲート構造体（ｇａｔｅ ｓｔｒｕｃｔｕｒｅ）、共通ソースライン（ＣＳＬ：Ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ）、ビットラインプラグ（ｂｉｔ−ｌｉｎｅ ｐｌｕｇｓ）、及び不純物領域（ｉｍｐｕｒｉｔｙ ｒｅｇｉｏｎｓ）などのようなセルアレイの構成要素（ｅｌｅｍｅｎｔｓ）の各々を簡略に表現する表記法（ｎｏｔａｔｉｏｎ）をまず定義する。構成要素の各々の垂直的位置を簡略に表現するために、前記構成要素が配置される半導体層の順序をその構成要素の名称の後ろに付された括弧内に表記する。例えば、ＧＳＬ（１）及びＳＳＬ（２）は、それぞれ第１半導体層１００′上に形成されたグラウンド選択ライン及び第２半導体層２００′上に形成されたストリング選択ラインを示す。
半導体層１００′、２００′のそれぞれは、周知の素子分離膜パターン１０５、２０５により限定される活性領域を具備する。活性領域は一方向に沿って互いに平行に形成される。素子分離膜パターン１０５はシリコン酸化膜を含む絶縁性物質からなり、活性領域を電気的に分離させる。
半導体層１００′、２００′のそれぞれの上部には、活性領域を横切る一対の選択ライン（ｓｅｌｅｃｔｉｏｎ ｌｉｎｅｓ）ＧＳＬ、ＳＳＬ及びＭ個のワードラインＷＬから構成されるゲート構造体が配置される。ゲート構造体の一側にはソースプラグ５００′が配置され、ゲート構造体の他側にはビットラインプラグ４００′が配置される。ビットラインプラグ４００′は、ワードラインＷＬを横切るＮ個のビットラインＢＬにそれぞれ接続する。この時、ビットラインＢＬは最上部半導体層（例えば、図３０の第２半導体層２００′）の上部でワードラインＷＬを横切るように形成される。ビットラインＢＬｓの数Ｎは１より大きい整数であり得、好ましくは８の倍数のうちの何れか一つであり得る。
ワードラインＷＬは、選択ラインＧＳＬ、ＳＳＬの間に配置され、一つのゲート構造体を構成するワードラインＷＬの数Ｍは１より大きい整数である。好ましくは、整数Ｍは８の倍数のうちの何れか一つであり得る。選択ラインＧＳＬ、ＳＳＬのうち一つは共通ソースラインＣＳＬとメモリセルとの電気的連結を制御するグラウンド選択ラインＧＳＬとして用いられ、選択ラインのうち他の一つはビットラインとメモリセルとの電気的連結を制御するストリング選択ラインＳＳＬとして用いられる。
選択ライン及びワードライン間の活性領域内には不純物領域が形成される。この時、グラウンド選択ラインＧＳＬの一側に形成される不純物領域１１０Ｓ、２１０Ｓは共通ソースラインＣＳＬ（１）、ＣＳＬ（２）によって連結されるソース電極として用いられ、ストリング選択ラインＳＳＬ（１）、ＳＳＬ（２）の一側に形成される不純物領域１１０Ｄ、２１０Ｄはビットラインプラグ４００′を介してビットラインＢＬに連結されるドレイン電極として用いられる。また、ワードラインＷＬの両側に形成される不純物領域１１０Ｉ、２１０Ｉは、メモリセルを直列に連結させる内部不純物領域として用いられる。
本発明によれば、ソースプラグ５００′は第１及び第２半導体層１００′、２００′に形成されてソース電極として用いられる不純物領域１１０Ｓ、２１０Ｓ（以下、第１及び第２ソース領域）を半導体層１００′、２００′に電気的に連結させる。その結果、第１及び第２ソース領域１１０Ｓ、２１０Ｓは半導体層１００′、２００′と等電位（ｅｑｕｉｐｏｔｅｎｔｉａｌ）をなすようになる。
このような電気的連結のために、本発明の一実施の形態によれば、図２０に示すように、ソースプラグ５００′は第２半導体層２００′及び第２ソース領域２１０Ｓを貫通して、第１ソース領域１１０Ｓに連結される。この時、ソースプラグ５００′は第２半導体層２００′及び第２ソース領域２１０Ｓの内壁に直接接触する。
上述した消去及びプログラム（又は、書き込み）方法の実施の形態は、図２０のスタックフラッシュ構造（ｓｔａｃｋ ｆｌａｓｈ ｓｔｒｕｃｔｕｒｅ）に適用され得る。
図２１は、本発明の実施の形態によるフィン−フラッシュメモリ（ｆｉｎ−ｆｌａｓｈ ｍｅｍｏｒｙ）を示す図である。
図示するように、フィン型構造において、半導体基板は複数の領域に限定されることができる。例えば、半導体基板はセル領域Ａと、周辺領域Ｃと、セル領域Ａと周辺領域Ｃとの間の境界領域Ｂと、に区分され得る。セル領域Ａはメモリトランジスタが形成される部分であって、周辺領域Ｃはメモリトランジスタの動作を制御するための周辺回路素子が形成される部分であり得る。境界領域Ｂはセル領域Ａ及び周辺領域Ｃと区別されて使用されることもできるが、それよりは、セル領域Ａ及び周辺領域Ｂのエッジ部分を含むものと理解され得る。
半導体基板の第１領域、例えば、セル領域Ａには第１素子分離膜１１０ａが提供され、第２領域、例えば、境界領域Ｂ及び／又は周辺領域Ｃには第２素子分離膜１１０ｂ、１１０ｃが提供され得る。第１素子分離膜１１０ａはフィン型の第１活性領域１１５ａを限定するように半導体基板の表面から所定深さだけ陥没するように形成され得る。第２素子分離膜１１５ｂ、１１５ｃは平面型の第２活性領域１１５ｂ、１１５ｃを限定するように半導体基板の表面に合せて又は表面より突出するように提供され得る。第１素子分離膜１１０ａ及び第２素子分離膜１１０ｂ、１１０ｃは底面が同じ深さを有することを図示しているが、互いに異なる底面の深さを有し得る。
第１活性領域１１５ａは上面及び側面が第１素子分離膜１１０ａから露出して立体的な形態を有し得る。一方、第２活性領域１１５ｂ、１１５ｃは上面のみが第２素子分離膜１１０ｂ、１１０ｃから露出された一次元的な形態を有し得る。第１素子分離膜１１０ａの陥没する深さは、第１活性領域１１５ａの露出された側面の深さを決定する因子であって、素子の要求された特性に応じて制御され得る。
トンネル絶縁膜１３０、ストレージノード膜１３５、ブロッキング絶縁膜１４０、及び制御電極１４５は、メモリトランジスタを形成するためにセル領域Ａに形成されるか、又はセル領域Ａと境界領域Ｂとにかけて提供され得る。ストレージノード膜１３５はトンネル絶縁膜１３０上に、素子分離膜１１５ａ、１１５ｂ上に延びるように提供され得る。ブロッキング絶縁膜１４０はストレージノード膜１３５上に提供され、制御ゲート電極１４５はブロッキング絶縁膜１４０上に活性領域１１５ａ、１１５ｂを横切る方向に提供され得る。
セル領域Ａのメモリトランジスタはフィン型構造を有し、第１活性領域１１５ａをビットラインの一部として利用し、制御ゲート電極１４５をワードラインの一部として利用できる。これにより、第１活性領域１１５ａの上面及び側面の表面付近がチャンネル領域として利用され得る 。周辺領域Ｃには平面型トランジスタが提供され得る。例えば、平面型トランジスタは周辺領域Ｃ上のゲート絶縁膜１３０ｃ及びゲート絶縁膜１３０ｃ上のゲート電極１４５ｃを含むことができる。
消去及びプログラム（又は書き込み）方法が説明された本発明の実施の形態は図２１におけるフィン型構造に適用され得る。
図２２Ａ及び図２２Ｂは本発明の実施の形態によるソースとドレインのないフラッシュメモリを示す図である。
図２２Ａ及び図２２Ｂに示すように、グラウンド選択トランジスタ、ストリング選択トランジスタ、及びセルトランジスタは、半導体基板５０に定義された活性領域に形成される。グラウンド選択ラインＧＳＬ、ストリング選択ラインＳＳＬ、及びワードラインＷＬｎは活性領域の上部を横切って形成される。ビットラインＢＬｎはビットラインコンタクトＤＣを介してストリング選択ラインＳＳＬの一側に形成されたソース／ドレイン領域に接続される。ゲート電極と活性領域との間に介在する電荷保存層６４を含む。電荷保存層６４はフローティングゲートであり得、ＳＯＮＯＳ、ＭＯＮＯＳ、又はＴＡＮＯＳ構造の場合、電荷保存絶縁層６０であり得る。また、電荷保存層６４は半導体又は金属ナノクリスタルであり得る。電荷保存層６４は図２２Ａに示すように各々が分離された領域を有するように構成されることができ、図２２Ｂに示すように電荷保存絶縁層６０内に構成されることもできる。
グラウンド選択ラインＧＳＬの両側の活性領域に形成されたソース／ドレイン領域６２ｇとストリング選択ラインＳＳＬの両側の活性領域に形成されたソース／ドレイン領域６２ｓは基板に対して反対導電型の拡散層からなるＰＮ接合構造のソース／ドレイン領域である。これに対して、ワードラインＷＬｎ間のソース／ドレイン領域はＰＮ接合構造でなく、隣接するワードラインに印加される電圧により誘導されたフリンジフィールドによって活性領域に生成された反転層からなる電界効果ソース／ドレイン領域である。本発明において、トランジスタのチャンネル及びソース／ドレイン領域が形成される部分の活性領域は、電荷の移動度が強化された層で形成して、電界効果ソース／ドレイン領域を用いることでオン電流が低くなることを補償することができる。
図２３は、本発明の実施の形態によるＮＯＲ型フラッシュメモリを示す図である。
図示のように、ＮＯＲ型フラッシュメモリ装置４０００は行選択器（ｒｏｗ ｓｅｌｅｃｔｏｒ）４４０、及び／又は列選択器（ｃｏｌｕｍｎ ｓｅｌｅｃｔｏｒ）４５０を含むことができる。
セルアレイ４１０は複数のバンク（ｂａｎｋ）ＢＫ１−ＢＫｎで構成されることができる。各バンクは複数のセクタＳＣ１−ＳＣｍを含むことができ、それぞれは消去単位となる。各セクタは複数のワードラインとビットラインとが結合された複数のメモリセル（図示せず）で構成されることができる。出力ラインと出力回路は図２３に図示していないが、全てのＮＯＲ型フラッシュメモリ装置４０００は簡単かつ明確に図示している。
行選択器４４０は行アドレスＸＡの応答である一つのワードラインが選択され得る。列選択器４５０は列アドレスＹＡの応答である全てのバンクのための１６ビットラインを選択することができる。このような構造からなり、かつ前記動作が行われると見なされたセルアレイ４１０、行選択器４４０、及び列選択器４５０は、図２４に基づきさらに詳細に説明することができる。
ＮＯＲフラッシュメモリ装置４０００は、データ入力バッファ４２０、プログラムドライバ４３０、及び／又は制御部４７０を含むことができる。データ入力バッファ４２０は複数のバンクの並列に１６ビットのプログラムデータを受信し、バンクの個数は同じである。プログラムデータは１６ビットの単位で入力バッファ４２０の単位バッファＩＢ１−ＩＢｎで保存され得る。単位バッファＩＢ１−ＩＢｎはデータラッチ信号ＤＬｊ（ｊ＝１．ａｂｏｕｔ．ｎ）の制御下に二者択一の動作を行うことができる 。例えば、もし、ＤＬ１がハイレバルであれば、第１単位バッファＩＢ１は並列に１６データビットを受信できる。受信されたデータは時間区間のために第１単位バッファＩＢ１で占有され得る。データ入力バッファ４２０はプログラム選択信号ＰＳＥＬがハイレベル（ｈｉｇｈ ｌｅｖｅｌ）である場合、単位バッファＩＢ１−ＩＢｎで発生されたダンプデータをプログラムドライバ４３０に送信することができる。
制御部４７０はデータ入力バッファ４２０にプログラム選択信号ＰＳＥＬとデータラッチ信号ＤＬｊ（ｊ＝１，ａｂｏｕｔ，ｎ）を適用できる。データ入力バッファ４２０は制御部４７０の制御下で二者択一又は連続的に複数又は少数のバンクによる１６ビット単位でプログラムデータを受信する。
プログラムドライバ４３０は、データ入力バッファ４２０に保存されたプログラムデータパケットＤＢ１ｉ−ＤＢｎｉ（例えば、ｉ＝１〜１６）に応答してビットラインパケットＢＬ１ｉ−ＢＬｎｉ（例えば、ｉ＝１〜１６）のうち選択されたビットラインに同時にプログラム電圧を適用できる。プログラムドライバ４３０は単位バッファＩＢ１−ＩＢｎによって単位ドライバＰＤ１−ＰＤｎを含むことができる。プログラムドライバ４３０は（内部）電力ソース電圧より大きい外部電力ソースから高電圧ＶＰＰを共に提供できる。外部電力ソースからの電圧ＶＰＰはプログラム動作で選択されたセルトランジスタのセル電流とドレイン電圧の供給のために使われ得る。他の方法として、ＮＯＲフラッシュメモリ装置に挿入された電荷ポンプ回路（ｃｈａｒｇｅ ｐｕｍｐ ｃｉｒｃｕｉｔ）（図示せず）を用いて内部的な高電圧ＶＰＰの供給を可能とすることができる。
ＮＯＲフラッシュメモリ装置４０００は、フェイル検出器４６０を含むことができる。フェイル検出器４６０はセルアレイ４１０に保存されたデータを感知した後、感知されたデータをデータ入力バッファ４２０に保存されたプログラムデータと比較してプログラムフェイルを検出する。フェイル検出器４６０はセルアレイ４１０の全てのバンクにより共有される。
図２３に示すように、ＮＯＲフラッシュメモリ装置４０００は、命令信号ＣＭＤ、アドレス信号ＡＤＤ、データＤＱｉ、及び高電圧ＶＰＰを受信できる。例えば、このような信号はホスト装置、又はメモリ制御機から供給され得る。
図２４は、図２３に示す行及び列選択器と周辺装置と共に一例として関連する第１バンクＢＫ１の回路パターンを示す図である。
行選択器４４０は複数の行デコーダＲＤ１−ＲＤｍを含むことができる。一方、列選択器４５０は複数の列デコーダＣＤ１−ＣＤｍを含むことができる。一対の行及び列デコーダはそれぞれのセクタＳＣ１−ＳＣｍに添う。列選択器４５０は第１バンクＢＫ１により整列されたグローバル列デコーダＧＣＤ１をさらに含むことができる。
図２４によれば、各々が消去単位として使用される複数のセクタＳＣ１−ＳＣｍで構成された第１バンクＢＫ１内で、第１セクタＳＣ１は選択されたメモリセル（ＭＣ：ｍｅｍｏｒｙ ｃｅｌｌ）によって割り当てられたワードラインを駆動するために、行デコーダ（ＲＤ１：ｒｏｗ ｄｅｃｏｄｅｒ）と接続され、グローバルビットライン（例えば、ＧＢＬ１）に割り当てられたビットラインＢＬ１−ＢＬｋを選択するために、列デコーダと接続される。メモリセルＭＣは、本発明の実施の形態によって形成され得る。グローバルビットラインは、例示的に１６個が配線されることができ、結果として各々のグローバルビットラインＧＢＬ１−ＧＢＬ１６が全てのセクタ内でそれに対応する列ゲートトランジスタ（ｃｏｌｕｍｎ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒｓ）を介してビットラインＢＬ１−ＢＬｋ（グローバルビットラインと関連したローカルビットラインと共に称され得る）と連結される。列ゲートトランジスタはそれに対応する列デコーダにより制御される。他のセクタは第１セクタＳＣ１と同じ接続方式により接続された特徴を有して配置されることができる。
グローバルビットラインＧＢＬ１−ＧＢＬ１６は、プログラムドライバ３０により提供されたビットラインＢＬ１ｉ−ＢＬｎｉのうち何れか一つからリード（ｌｅａｄ）されることができ、それぞれ選択トランジスタＧ１−Ｇ１６を介してグローバル列デコーダＧＣＤ１の制御を受ける。その結果、メモリセルアレイはローカルビットラインのグループにそれぞれ接続されたグローバルビットライン及び列によるメモリセルにそれぞれ接続されたローカルビットラインと共に階層構造を構成できる。
図２３及び図２４に示すＮＯＲフラッシュメモリのさらに詳細な構造と動作は周知であるため、説明の簡単化のために、追加的な記述はしない。その代りに、図示しているＮＯＲ型フラッシュメモリの例を図示した米国特許公報第７,０７２,２１４号は本発明で採用でき、これは本発明の参照文献として含まれる。
そして、図２３及び図２４で考慮されて記述された構造を有するＮＯＲフラッシュメモリの適用は本発明の実施の形態に限定されない。その代わりに、本発明の実施の形態は多様なＮＯＲフラッシュメモリ構造のセルアレイに適用されることができる。
図２５は、本発明の他の実施の形態を示す図である。
図示のように、図２５はメモリ制御部５２０に接続されたメモリ５１０を含むことができる。メモリ５１０は上述されたＮＡＮＤフラッシュメモリ、又はＮＯＲフラッシュメモリであり得る。従って、メモリ５１０はこのようなメモリ構造に限定されず、本発明の実施の形態によって形成されたメモリセルを有する何れかのメモリ構造であり得る。
メモリ制御部５２０はメモリ５１０の制御動作のための入力信号を供給できる。例えば、ＮＡＮＤフラッシュメモリの場合、メモリ制御部５２０はＣＭＤ（ｃｏｍｍａｎｄ）とアドレス信号を供給できる。図２３及び図２４に示すＮＯＲフラッシュメモリ、一例としてメモリ制御部５２０はＣＭＤ、ＡＤＤ、ＤＱ、及びＶＰＰ信号を供給できる。メモリ制御部５２０は受信した制御信号（図示せず）に基づいてメモリ５１０を制御することができる。
図２６は本発明の他の実施の形態を示す図である。
図示のように、図２６はインタフェース５１５に接続されたメモリ５１０を含むことができる。メモリ５１０は上述したＮＡＮＤフラッシュメモリ又はＮＯＲフラッシュメモリであり得る。従って、メモリ５１０はこのようなメモリ構造に限定されず、本発明の実施の形態によって形成されたメモリセルを有する何れかのメモリ構造であり得る。
インタフェース５１５はメモリ５１０の制御動作のための入力信号（例えば、外部的に生成された）を提供できる。例えば、ＮＡＮＤフラッシュメモリの場合、インタフェース５１５はＣＭＤとアドレス信号を提供できる。図２３及び図２４のＮＯＲフラッシュメモリの実施の形態において、インタフェース５１５はＣＭＤ、ＡＤＤ、ＤＱ、及びＶＰＰ信号を供給できる。それは受信した制御信号（例えば、外部的に生成された、図示せず）に基づいてメモリ５１０を制御できる。
図２７は本発明の他の実施の形態を示す図である。
カードのように具体化されたメモリ５１０とメモリ制御部５２０を有することを除けば、図２７は図２５と同様である。例えば、カード５３０はフラッシュメモリカードのようなメモリカードであり得る。即ち、カード５３０はデジタルカメラ、パーソナルコンピュータなどのような消費者電子機器と共に使用される工業標準として接し得るカードであり得る。メモリ制御部５２０は他の（例えば、外部）装置から受信された制御信号に基づいてメモリ５１０を制御できるように構成され得る。
図２８は本発明の他の実施の形態を示す図である。
図２８はポータブル装置（ｐｏｒｔａｂｌｅ ｄｅｖｉｃｅ）６０００を示す。ポータブル装置６０００は、ＭＰ３プレーヤ（ＭＰ３ ｐｌａｙｅｒ）、ビデオプレーヤ（ｖｉｄｅｏｐｌａｙｅｒ）、統合ビデオ及びオーディオプレーヤ（ｃｏｍｂｉｎａｔｉｏｎ ｖｉｄｅｏ ａｎｄ ａｕｄｉｏ ｐｌａｙｅｒ）などであり得る。図示のようにポータブル装置６０００はメモリ５１０とメモリ制御部５２０を含むことができる。ポータブル装置６０００はエンコーダ及びデコーダ６１０を含むことができ、表示装置（ｐｒｅｓｅｎｔａｔｉｏｎ ｃｏｍｐｏｎｅｎｔｓ）６２０とインタフェース６３０とを含むことができる。
データ（ビデオ、オーディオなど）は、エンコーダ及びデコーダ（ＥＤＣ）６１０によるメモリ制御部５２０を介してメモリ５１０から入／出力される。図２８の点線が示すように、データはＥＤＣ６１０からメモリ５１０に直接入力、及び／又はメモリ５１０からＥＤＣ６１０に直接出力されることができる。
ＥＤＣ６１０はメモリ５１０で保存のためにデータを符号化できる。例えば、ＥＤＣ６１０はメモリ５１０の保存のためにオーディオデータに対してＭＰ３エンコードを遂行できる。他の方法として、ＥＤＣ６１０はメモリ５１０の保存のためにビデオデータに対してＭＰＥＧエンコード（例えば、ＭＰＥＧ２、ＭＰＥＧ４など）を遂行できる。さらに、ＥＤＣ６１０は互いに異なるデータフォーマットによるデータの互いに異なる形態をエンコードするために多重エンコーダを含むことができる。例えば、ＥＤＣ６１０はビデオデータのためのＭＰＥＧエンコーダとオーディオデータのためのＭＰ３エンコーダとを含むことができる。
ＥＤＣ６１０はメモリ５１０から出力をデコードすることができる。例えば、ＥＤＣ６１０はメモリ５１０から出力されたオーディオデータに対してＭＰ３デコードを遂行することができる。他の方法として、ＥＤＣ６１０はメモリ５１０から出力されたビデオデータ出力のＭＰＥＧデコード（例えば、ＭＰＥＧ２、ＭＰＥＧ４など）を遂行できる。さらに、ＥＤＣ６１０は互いに異なるデータフォーマットによるデータの互いに異なる形態をデコードするために多重デコーダを含むことができる。例えば、ＥＤＣ６１０はビデオデータのためのＭＰＥＧデコーダとオーディオデータのためのＭＰ３デコーダとを含むことができる。
ＥＤＣ６１０は単一デコーダを含むことに適合し得る。例えば、以前にエンコードされたデータはＥＤＣ６１０により受信でき、メモリ制御部５２０及び／又はメモリ５１０を介して受信できる。
ＥＤＣ６１０はインタフェース６３０を介してエンコードのためのデータを、又は以前にエンコードされたデータを受信できる。インタフェース６３０は公示された標準（一例として、高性能直列バス（ｆｉｒｅｗｉｒｅ）、汎用直列バス（ＵＳＢ：Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）など）に従うことができる。インタフェース６３０は一つ以上のインタフェースを含むことができる。例えば、インタフェース６３０は高性能直列バス、汎用直列バスなどを含むことができる。メモリ５１０からのデータはインタフェース６３０を介する出力であり得る。
表示装置６２０はメモリから出力された及び／又はＥＤＣ６１０により復号されたデータをユーザに伝送できる。例えば、表示装置６２０は出力オーディオデータのためのスピーカジャック、出力ビデオデータのためのディスプレイスクリーンなどを含むことができる。
図２９は本発明の実施の形態による図２７のカード５３０に接続されたホストシステム（ｈｏｓｔ ｓｙｓｔｅｍ）を示す図である。
本発明の実施の形態において、ホストシステム７０００はカード５３０に制御信号を提供することができ、メモリ制御部（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）５２０はメモリ５１０の動作を制御できる。
図３０は、本発明の他の実施の形態を示す図である。
図示のシステム２０００はマイクロプロセッサ（ｍｉｃｒｏ ｐｒｏｃｅｓｓｏｒ）２１００、ユーザインタフェース２２００（例えば、キーパッド、キーボード及び／又はディスプレイ）、モデム２３００、制御部２４００、メモリ２５００、及び／又はバッテリ２６００を含むことができる。本発明の実施の形態において、各システム要素はバス（ｂｕｓ）２００１を介して互いに結合されることができる。
制御部２４００は一つ又はそれ以上のマイクロプロセッサ、デジタル信号処理器、マイクロコントローラ、これと同様のプロセッサを含むことができる。メモリ２５００は制御部２４００によって実行された命令及び／又は保存データを使用できる。メモリ２５００は上述した本発明の実施の形態において説明されたメモリのうち何れか一つであり得る。
モデム２３００は他のシステム（一例として、通信ネットワーク）から及び／又は送信データが使用され得る。システム２０００は個人情報端末機、ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、携帯電話機（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタル音楽プレーヤ（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）のような移動システムの一部分であるか、情報を送受信できる他のシステムの一部分であり得る。
図４Ａ乃至図１８Ｂと関連して上記で論議された何れかの変化及び／又は代案は、図１９乃至図３０に示す本発明の実施の形態に適用され得る。さらに一般的には、本発明の詳細な説明には、他の多数の特徴と共に、本発明の多数の実施形態が示されている。このような特徴は、如何なる組み合わせでも用いられ得る。
本発明の実施の形態は上述したとおりであり、多くの方法に多様化されて適用され得ることは明らかである。そのような変更は、本発明の実施の形態から導出されて本発明に適用できると見なされることができ、すべてのそのような修正は、請求項に付加された範囲内に含まれる。
ＩＳＰＰ方式を使用した一般的なプログラムループを示す図である。 本発明の実施の形態によるＮＡＮＤフラッシュメモリブロック図を示す図である。 本発明のさらに具体的な実施の形態によるＮＡＮＤフラッシュメモリ装置のブロックを示す図である。 本発明のさらに具体的な実施の形態によるＮＡＮＤフラッシュメモリ装置のブロックを示す図である。 本発明の実施の形態によるプログラムループを示す図である。 本発明の実施の形態によるプログラムループを示す図である。 本発明の実施の形態による時間遅延動作の区間を示す図である。 本発明の実施の形態によるプログラムループを示す図である。 本発明の実施の形態による時間遅延動作の区間を示す図である。 本発明の実施によるプログラムループを示す図である。 本発明の実施によるプログラムループを示す図である。 本発明の実施の形態によるプログラム動作中における電界の方向を一例として示す図である。 本発明の実施の形態によるソフト消去動作のための電界の方向を示す図である。 本発明の実施の形態によるさらに具体的な単位プログラムループの実施の形態を示す図である。 本発明の実施の形態によるプログラム又は消去ループを示す図である。 本発明の実施の形態によるプログラム又は消去ループを示す図である。 本発明の実施の形態によるプログラム又は消去ループを示す図である。 本発明の実施の形態によるプログラム又は消去ループを示す図である。 本発明の実施の形態によるプログラムループを示す図である。 本発明の実施の形態によるプログラムループを示す図である。 本発明の実施の形態によるプログラムループを示す図である。 本発明の実施の形態によるプログラムループを示す図である。 本発明の実施の形態によるプログラムループを示す図である。 本発明の実施の形態によるプログラムループを示す図である。 本発明の実施の形態によるＮＯＲフラッシュメモリを示す図である。 本発明の実施の形態によるスタックフラッシュメモリを示す図である。 本発明の実施の形態によるフィン−フラッシュメモリを示す図である。 本発明の実施の形態によるソースとドレインのないフラッシュメモリを示す図である。 本発明の実施の形態によるソースとドレインのないフラッシュメモリを示す図である。 本発明の実施の形態によるＮＯＲフラッシュメモリを示す図である。 図２２の第１バンクの回路パターンの実施の形態を示す図である。 本発明の実施の形態によるメモリ制御部を含む本発明の他の実施の形態を示す図である。 本発明の実施の形態によるインタフェースを含む本発明の他の実施の形態を示す図である。 本発明の実施の形態によるメモリカードの実施の形態を示す図である。 本発明の実施の形態による携帯機器の実施の形態を示す図である。 本発明の実施の形態によるメモリカードとホストシステムの実施の形態を示す図である。 本発明の実施の形態によるシステムの実施の形態を図示した図面。

Claims (23)

  1. 電荷保存層を有する不揮発性メモリのプログラム方法であって、
    少なくとも一つの単位プログラムループを遂行するステップを含み、
    前記各々の単位プログラムループは、
    少なくとも二つのページにプログラムパルスを印加するステップと、
    前記少なくとも二つのページに時間遅延を加えるステップと、
    前記少なくとも二つのページに検証パルスを印加するステップと、を含むことを特徴とする不揮発性メモリ装置のプログラム方法。
  2. 前記プログラムパルスを印加するステップ、前記時間遅延を加えるステップ、前記検証パルスを印加するステップの順に遂行されることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
  3. 前記プログラムパルスを印加するステップ、前記検証パルスを印加するステップ、前記時間遅延を加えるステップの順に遂行されることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
  4. 前記少なくとも一つの単位プログラムループは、少なくとも二つの単位プログラムループを含むことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
  5. 各単位プログラムループの前記少なくとも二つのページに印加される前記プログラムパルスは、異なる大きさを有することを特徴とする請求項４に記載の不揮発性メモリ装置のプログラム方法。
  6. 各単位プログラムループの前記少なくとも二つのページに印加される前記プログラムパルスは、異なる区間を有することを特徴とする請求項４に記載の不揮発性メモリ装置のプログラム方法。
  7. 各単位プログラムループの前記少なくとも二つのページに印加される前記プログラムパルスは、互いに異なる区間と互いに異なる大きさとを有することを特徴とする請求項４に記載の不揮発性メモリ装置のプログラム方法。
  8. 連続的な単位プログラムループで前記少なくとも二つのページに印加される前記プログラムパルスは、以前の単位プログラムループで前記少なくとも二つのページに印加された前記プログラムパルスと異なる大きさを有することを特徴とする請求項４に記載の不揮発性メモリ装置のプログラム方法。
  9. 前記少なくとも二つの単位プログラムループはｉ（ｉは２以上の整数（ｉ≧２））個のプログラムループを含むことを特徴とする請求項４に記載の不揮発性メモリ装置のプログラム方法。
  10. 前記時間遅延を加えるステップ、前記検証パルスを印加するステップ、前記プログラムパルスを印加するステップの順に遂行されることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
  11. 最初のプログラムループを遂行するステップをさらに含み、
    前記最初のプログラムループを遂行するステップは、最初のプログラムパルスを前記少なくとも二つのページに印加するステップを含むことを特徴とする請求項１０に記載の不揮発性メモリ装置のプログラム方法。
  12. 最終プログラムループを遂行するステップをさらに含み、
    前記最終プログラムループを遂行するステップは、
    前記少なくとも二つのページに最終時間遅延を加えるステップと、
    前記少なくとも二つのページに最終検証パルスを印加するステップと、を含むことを特徴とする請求項１１に記載の不揮発性メモリ装置のプログラム方法。
  13. 各単位プログラムループと前記最初のプログラムループで前記少なくとも二つのページに印加される前記プログラムパルスは異なる大きさを有することを特徴とする請求項１２に記載の不揮発性メモリ装置のプログラム方法。
  14. 各単位プログラムループと前記最初のプログラムループで前記少なくとも二つのページに印加される前記プログラムパルスは、異なる区間を有することを特徴とする請求項１２に記載の不揮発性メモリ装置のプログラム方法。
  15. 各単位プログラムループと前記最初のプログラムループで前記少なくとも二つのページに印加される前記プログラムパルスは、異なる区間と異なる大きさとを有することを特徴とする請求項１２に記載の不揮発性メモリ装置のプログラム方法。
  16. 次の単位プログラムループで前記少なくとも二つのページに印加される前記プログラムパルスは、以前の単位プログラムループで前記少なくとも二つのページに印加される前記プログラムパルスと異なる大きさを有することを特徴とする請求項１２に記載の不揮発性メモリ装置のプログラム方法。
  17. 次の単位プログラムループで前記少なくとも二つのページに印加される前記プログラムパルスは、前記最初のプログラムループで前記少なくとも二つのページに印加される前記プログラムパルスと異なる大きさを有することを特徴とする請求項１２に記載の不揮発性メモリ装置のプログラム方法。
  18. 前記二つのページで遂行される動作は一致しないことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
  19. 前記不揮発性メモリがｎ（ｎは２以上の整数（ｎ≧２））個のページを含む場合、前記不揮発性メモリの全体プログラム時間はｉループが完了する時間のｎ倍より小さいことを特徴とする請求項９に記載の不揮発性メモリ装置のプログラム方法。
  20. 前記不揮発性メモリがｎ（ｎは２以上の整数（ｎ≧２））個のページを含む場合、不揮発性メモリの全体プログラム時間はｉループが完了する時間のｎ倍より小さいことを特徴とする請求項１２に記載の不揮発性メモリ装置のプログラム方法。
  21. 複数のビットラインと複数のワードラインにより接続されたメモリセルトランジスタのアレイと、
    少なくとも一つの単位プログラムループを遂行するプログラムロジックを含み、
    各単位プログラムループを遂行するために前記プログラムロジックは、
    前記複数のワードラインのうち少なくとも二つの選択されたワードラインにプログラムパルスを印加し、
    前記複数のワードラインのうち前記少なくとも二つの選択されたワードラインに時間遅延を加え、
    前記複数のワードラインのうち前記少なくとも二つの選択されたワードラインに検証パルスを印加することを特徴とする不揮発性メモリ装置。
  22. システムにおいて、
    メモリと、
    前記メモリを制御する制御部を含み、前記メモリは複数のビットラインと複数のワードラインにより接続されたメモリセルトランジスタのアレイと、
    少なくとも一つの単位プログラムループを遂行するプログラムロジックを含み、
    各単位プログラムループを遂行するために前記プログラムロジックは、前記複数のワードラインのうち少なくとも二つの選択されたワードラインにプログラムパルスを印加し、前記複数のワードラインのうち前記少なくとも二つの選択されたワードラインに時間遅延を加え、前記複数のワードラインのうち前記少なくとも二つの選択されたワードラインに検証パルスを印加することを特徴とするシステム。
  23. システムにおいて、
    メモリと、
    前記メモリを制御する制御機と、
    前記メモリをアクセスするユーザインタフェースと、
    前記メモリで許容された情報が送信されるモデムと、
    前記メモリに電源を供給するバッテリと、
    前記メモリ、前記制御機、前記ユーザインタフェース、前記モデム、及び前記バッテリに接続されたバスと、を含み、
    前記メモリは複数のビットラインと複数のワードラインにより接続されたメモリセルトランジスタのアレイと、
    少なくとも一つの単位プログラムループを遂行するプログラムロジックを含み、
    各単位プログラムループを遂行するために前記プログラムロジックは、
    前記複数のワードラインのうち少なくとも二つの選択されたワードラインにプログラムパルスを印加し、前記複数のワードラインのうち前記少なくとも二つの選択されたワードラインに時間遅延を加え、前記複数のワードラインのうち前記少なくとも二つの選択されたワードラインに検証パルスを印加することを特徴とするシステム。
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