JPH0773685A

JPH0773685A - 半導体不揮発性記憶装置

Info

Publication number: JPH0773685A
Application number: JP22114393A
Authority: JP
Inventors: Toshihiro Tanaka; 利広田中; Masataka Kato; 正高加藤; Hitoshi Kume; 均久米; Keisuke Ogura; 圭介小倉; Tetsuo Adachi; 哲生足立
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-09-06
Filing date: 1993-09-06
Publication date: 1995-03-17
Also published as: KR950009730A; US5467309A; KR100332001B1; CN1044295C; TW368755B; CN1120231A

Abstract

(57)【要約】【目的】消去動作とベリファイ動作の切り換え時間お
よびベリファイ動作自体のオーバヘッド時間を低減した
半導体不揮発性記憶装置を提供すること。【構成】メモリセルのしきい値を複数回の繰り返し動
作で書き換える方式の半導体不揮発性記憶装置におい
て、１回のしきい値を変化させる動作（書き換えパルス
印加）に対するメモリしきい値変化の刻み幅ΔVthはKvt
h・log(t2/t1)で表され、書き換えパルス幅の倍率(t2/t
1)は10の(ΔVth/Kvth)乗の形で表される。メモリセルし
きい値変化ΔVthを一定とするパルス幅（このパルス幅
は繰り返し回数に伴って増加する：例えば、しきい値特
性の傾きKvthが0.664、ΔVthが0.2Ｖとした場合の倍率
は２倍になる）のパルスを供給することによって書き換
えパルスの回数を少なくし、オーバヘッド時間を低減さ
せる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、しきい値電圧を電気的
に書き換える（消去、書き込み）ことが可能なトランジ
スタからなる半導体不揮発性記憶装置に関し、特に、し
きい値の電気的書き換え（書き込みおよび消去）を複数
のパルスを繰り返して印加することによって行う半導体
不揮発性記憶装置に関する。

【０００２】

【従来の技術】記憶内容を電気的に一括消去できる１ト
ランジスタ／セル構成の半導体不揮発性記憶装置は、
「フラッシュメモリ」と呼ばれている。フラッシュメモ
リはその構成上、１ビット当たりの占有面積が少なく高
集積化が可能であるため、近年注目され、その構造や駆
動方法などに関する研究開発が活発に行われている。例
えば、特開平２−２８９９９７号公報には、電気的書き
換えを行なう半導体不揮発性記憶素子（メモリセル）の
しきい値を下げる動作（消去モード）について記載され
ている。消去モードは、Fowler-Nordheimトンネル現象
を利用して浮遊ゲートの電荷を放出する動作モードであ
る。そのときのしきい値特性を図２ないし図４に示す。
これらの図に示されているように、時間対数軸に対する
しきい値の変化は、ある時間経過後はほぼ直線となって
いる。

【０００３】電気的消去動作後のメモリセルのしきい値
は、電源電圧の下限電圧（Ｖｃｃｍｉｎ）と０Ｖとの間
でなくてはならない。電気的消去を行なう半導体不揮発
性記憶素子のしきい値は、ＥＰＲＯＭのように紫外線で
消去した場合の熱平衡状態のしきい値電圧とは異なり、
電気的消去動作を続けるうちに負の電圧となりうる。メ
モリセルのしきい値が負の電圧まで下がった場合には読
み出し等に悪影響が生じる。例えば、読み出し動作にお
いて、電圧値０Ｖである非選択のワード線すなわち制御
ゲートに接続されているメモリセルのしきい値が負の電
圧まで下がった場合、データ線を選択するとデータ線に
メモリ電流（非選択リーク電流）が流れてしまう。それ
によって、結果的に、読み出し時間の遅れ、ひいては誤
読み出しを引き起こすことがある。このようなことが起
こらないように、従来は、何回かに分けた消去パルスの
繰り返し印加によって消去動作を行うとともに、消去後
にメモリセルのしきい値が０Ｖ以上であることを確認す
るようにしていた。

【０００４】従来の消去モードのアルゴリズムを図３４
のフローチャートを用いて説明する。図３４に示されて
いるように、消去動作に先立ってプレライト処理１１が
実行される。プレライト処理とは、未書き込みのメモリ
セルのしきい値電圧（例えば、１Ｖ程度）が消去動作を
行なうことによって負の電圧になってしまうことを防止
するために、予め全てのメモリセルに対して書き込みを
行なう動作のことをいう。プレライト処理１１では、先
ず、初期アドレスを設定し（ステップ１１１）、そのア
ドレスに対して書き込み動作を行い（ステップ１１
２）、アドレスが最終アドレスであるか否かを判定し
（ステップ１１３）、ステップ１１３での判定結果、最
終アドレスでなかった場合にはアドレスを更新（ステッ
プ１１４）した後ステップ１１２に戻って更新した新し
いアドレスに対して書き込み動作を行う。ステップ１１
２、１１３、１１４のループをステップ１１３の判定で
最終アドレスになるまで繰り返す。ステップ１１３の判
定結果、最終アドレスになった場合にはプレライト処理
１１を終了してステップ１２のアドレス設定処理を行
う。

【０００５】ステップ１２で、消去する初期アドレスを
設定した後、消去パルスを発生し、全てのメモリセルに
対して消去動作を行う（ステップ１３１）。消去動作終
了後、メモリセルのしきい値が消去しきい値に達してい
るかを判定するための状態読み出し動作（ベリファイ動
作）を行う（ステップ１３２）。ベリファイ動作におい
て、あるアドレスに対応するメモリセルのしきい値が消
去しきい値に達していない場合には、再びステップ１３
１に戻って全てのメモリセルに対する消去を繰り返す
（繰り返しループ１３）。繰り返し時のベリファイ動作
では、再び同一アドレスからしきい値の判定を行う。ス
テップ１３１、１３２のループをステップ１３２の判定
でメモリセルのしきい値が消去しきい値に達するまで繰
り返す。ステップ１３２での判定でメモリセルのしきい
値が消去しきい値に達したことが判定された場合は、そ
のアドレスが最終アドレスか否かを判定し（ステップ１
４）、ステップ１４での判定結果、最終アドレスでなか
った場合にはアドレスを更新（ステップ１５）した後再
びステップ１３２のベリファイ動作に戻る。ステップ１
４の判定結果、最終アドレスになった場合は、全てのメ
モリセルのしきい値が消去しきい値になったものと判断
して消去モードを終了する。以上述べた従来技術におけ
る消去モードでは、繰り返し行なわれる消去のパルス幅
の時間は一定の時間である。

【０００６】

【発明が解決しようとする課題】上記従来技術において
は、消去モードでの繰り返し行なわれる消去動作のパル
ス幅は常に一定幅にすることが前提になっていた。ま
た、メモリセルの消去の場合、例えば、図２に示すよう
に、時間対数軸に対するしきい値特性はほぼ直線になっ
ている。従って、消去パルス幅を一定とした場合、消去
動作の回数が増すほど各パルスに対するメモリしきい値
変化量は少なくなる。そのため、消去動作とベリファイ
動作の切り換え時間およびベリファイ動作自体がオーバ
ヘッド時間となり、結果として消去モード時間が長くな
ってしまうという問題がある。また、書き換え動作の制
御を半導体不揮発性記憶装置の外部にあるシステム（例
えば、スチールカメラ、小型録音機、ポケットコンピュ
ータなどの携帯用システム）内のＣＰＵに実行させる場
合には、半導体不揮発性記憶装置とシステムとの間のバ
スを切り離さずに行う必要があるため煩雑であり、ま
た、その間ＣＰＵが半導体不揮発性記憶装置の書き換え
制御に占有されてしまうという問題がある。本発明の目
的は、電気的消去が可能な半導体不揮発性記憶装置にお
いて、メモリセルの消去動作とベリファイ動作の切り換
え時間およびベリファイ動作自体のオーバヘッド時間を
低減し、書き換えモードにおける実書き換え時間の効率
を上げること、および外部ＣＰＵの負担を軽減すること
である。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するために、しきい値電圧を電気的に書き換える（消
去、書き込み）ことが可能なトランジスタからなる半導
体不揮発性記憶装置において、書き換えを複数の書き換
え動作の繰り返しで行うとともに、該書き換え動作の繰
り返し中に少なくとも一回書き換えているメモリセルの
状態を読み出し（ベリファイ）し、その情報に基づいて
該記憶装置の書き換えの繰り返し動作の継続、停止を制
御するようにしたことを特徴としている。また、繰り返
して行なわれる書き換え動作における書き換えパルス幅
を、繰り返し回数とともに大きくするとともに、繰り返
し回数に応じた書き換えパルス幅をプログラミング可能
にしている。さらに、書き換えパルス幅および書き換え
回数を、半導体不揮発性記憶装置の内部で制御したり、
外部から制御したりすることを可能にしている。

【０００８】

【作用】本発明の半導体不揮発性記憶装置によれば、書
き換えパルス幅を繰り返し回数とともに大きくすること
によって、しきい値を変化させる動作（書き換えパル
ス）回数に対するメモリセルのしきい値変化の刻み幅Δ
Vthを一定にすることができ、しきい値を変化させる動
作（書き換えパルス）の合計回数を低減することができ
る。言い替えると、書き換え動作モードの時間に対す
る、書き換え動作とベリファイ動作の切り換え時間およ
びベリファイ動作自体の時間のオーバヘッド時間が短縮
できる。さらに、半導体不揮発性記憶装置内部に書き換
えパルス印加制御手段を持つことにより、その半導体不
揮発性記憶装置が使われるシステム中のＣＰＵからの制
御は、書き換えモード開始のわずかな時間だけ行なえば
よく、その後の書き換え動作は半導体不揮発性記憶装置
の内部だけで自動的に行なわれるため、ＣＰＵの負担は
著しく軽減される。

【０００９】

【実施例】本発明の実施例の具体的構成を説明する前
に、先ず本発明の理論的な説明を行っておく。メモリセ
ルのしきい値を電気的に変える方式には、Fowler-Nordh
eimトンネル現象を利用して浮遊ゲートの電荷を放出お
よび注入、ホットキャリアを利用した電荷の注入方式が
ある。図２ないし図４に各々の方式による時間に対する
しきい値の変化を示す。図２のFowler-Nordheimトンネ
ル方式を用いた電荷の放出図および図３の注入図ではあ
る時間経過、また、図４のホットキャリア方式を利用し
た注入図ではある時間の範囲で、時間対数軸log(t)に対
してメモリセルしきい値Vthの変化がほぼ直線で表わす
ことができる。そのときの関係式は、Vth=Kvth・log(t)
で表せる。ここで、Kvthは時間対数軸に対するしきい値
の変化の傾きである。

【００１０】メモリセルのしきい値を精度良く変化させ
るためには、上述したようにしきい値を変化させる動作
を分割し、ベリファイ動作によってしきい値を検証す
る。また、オーバヘッド時間を低減するためには、上述
したように繰り返し行なわれるしきい値を変化させる動
作とそのベリファイ動作の回数を低減しなければならな
い。そのために、しきい値を変化させる動作（書き換え
パルス）の繰り返し回数を低減し、繰り返し回数が増す
毎にしきい値を変化させる動作時間（書き換えパルス
幅）を長くする。すなわち、１回のしきい値を変化させ
る動作（書き換えパルス）に対するメモリしきい値変化
の刻み幅ΔVthが一定の値になるように、しきい値を変
化させる動作時間（書き換えパルス幅）を繰り返し回数
の増加とともに増加させる。図１に代表的な電気的書き
換え動作によるメモリセルのしきい値の変化特性を示
す。メモリセルのしきい値変化の刻み幅ΔVthを一定と
するため、回数が増す毎にしきい値を変化させる動作時
間（書き換えパルス幅）を順次長く（t1＜t2＜・・・）す
る。このようにすることにより、しきい値を変化させる
動作（書き換えパルス）回数を低減できる。

【００１１】上述した関係式Vth=Kvth・log(t)より、１
回のしきい値を変化させる動作（書き換えパルス）に対
するメモリしきい値変化の刻み幅ΔVthは次のように表
せる。 ΔVth=Kvth・log(t2/t1) また、しきい値を変化させる動作時間（書き換えパルス
幅）の倍率は次のように表わせる。 (t2/t1)=10E(ΔVth/Kvth) ここで、10E(ΔVth/Kvth)は10の(ΔVth/Kvth)乗を意味
している。時間対数軸に対するしきい値の変化の傾きKv
thは、メモリセルのトンネル絶縁膜および層間絶縁膜の
膜厚、メモリセルの各端子に印加する電圧等によって決
まるメモリセルデバイス特有の値である。今、しきい値
の変化の傾きKvthの絶対値を0.664とする。しきい値変
化の刻み幅ΔVthを0.2Ｖで制御する場合、しきい値を変
化させる動作時間（書き換えパルス幅）の倍率は、２倍
となる。言い替えれば、しきい値を変化させる動作時間
（書き換えパルス幅）の倍率を常に一定の倍率とするこ
とにより、必要最小限の回数で常にしきい値変化の刻み
幅ΔVthを一定の値で制御できる。

【００１２】図５および図６は、しきい値を変化させる
動作（書き換えパルス）回数としきい値を変化させる動
作時間（書き換えパルス幅）との関係を示す。図５は、
しきい値を変化させる動作（書き換えパルス）回数に対
して、しきい値を変化させる動作時間（書き換えパルス
幅）を一定の倍率（２倍）で増やしたものである。ま
た、図６は、しきい値を変化させる動作時間（書き換え
パルス幅）を複数（２個）に分割して与えたものであ
る。この時、メモリセルのしきい値変化の刻み幅ΔVth
は緩やかとなる。

【００１３】次に、本発明の具体的構成例を説明する。
図７には、本発明に係わる半導体不揮発性記憶装置の回
路図が示されている。図７における各回路素子は、特に
制限されるものではないが、例えば、公知のＣＭＯＳ
（相補型ＭＯＳ）集積回路の製造技術により１個の単結
晶シリコンのような半導体基板上に形成される。また、
特に制限されるものではないが、例えば、集積回路は単
結晶ｐ型シリコンからなる半導体基板上に形成される。
ｎチャネルＭＯＳＦＥＴはかかる半導体基板表面に形成
されたソース領域、ドレイン領域およびソース領域とド
レイン領域との間の半導体基板上に薄い厚さのゲート絶
縁膜を介して形成されたポリシリコン等からなるような
ゲート電極から構成される。ｐチャネルＭＯＳＦＥＴ
は、上記半導体基板表面に形成されたｎ型ウェル領域に
形成される。これによって、半導体基板はその上に形成
された複数のｎチャネルＭＯＳＦＥＴの共通の基板ゲー
トを構成し、回路の接地電位が供給される。ｐチャネル
ＭＯＳＦＥＴの共通の基板ゲート、すなわちｎ型ウェル
領域は電源電圧Ｖｃｃに接続される。あるいは、高電圧
回路であれば外部から与えられた高電圧Ｖｐｐ、内部発
生高電圧等に接続される。あるいは、集積回路は単結晶
ｎ型シリコンからなる半導体基板上に形成してもよい。
この場合ｎチャネルＭＯＳＦＥＴはｐ型ウェル領域に形
成される。

【００１４】また、特に制限されるものではないが、例
えば、この実施例の半導体不揮発性記憶装置は、外部端
子から供給される行、列アドレス信号ＡＸ、ＡＹを受け
るアドレスバッファＸＡＤＢ、ＹＡＤＢを通して形成さ
れた相補アドレス信号が行、列アドレスデコーダＸＤＣ
Ｒ、ＹＤＣＲに供給される。また、特に制限されるもの
ではないが、例えば、上記行、列アドレスバッファＸＡ
ＤＢ、ＹＡＤＢは装置内部の選択信号ｃｅにより活性化
され、外部端子からのアドレス信号(ＡＸ)、(ＡＹ)を取
り込み、外部端子から供給されたアドレス信号と同相の
内部アドレス信号と逆相のアドレス信号とからなる相補
アドレス信号を形成する。

【００１５】行アドレスデコーダＸＤＣＲは、アドレス
バッファＸＡＤＢの相補アドレス信号に従ったメモリセ
ル群のワード線ＷＬの選択信号を形成し、列アドレスデ
コーダＹＤＣＲは、アドレスバッファＹＡＤＢの相補ア
ドレス信号に従ったメモリセル群のデータ線ＤＬの選択
信号を形成する。メモリセル群のワード線ＷＬの電位
は、行アドレスデコーダＸＤＣＲに入力される電源電圧
のワード線電位Ｖwordである。

【００１６】特に制限されるものではないが、例えば、
メモリセルの選択は８ビットあるいは１６ビット単位等
での書き込み、読み出しを行なうため行アドレスデコー
ダＸＤＣＲと列アドレスデコーダＹＤＣＲによりメモリ
セルは８個あるいは１６個等が選択される。一つのデー
タブロックのメモリセルはワード線方向（行方向）にｍ
個、データ線方向（列方向）にｎ個とした。言い換える
と、メモリセル群はｍ×ｎ個のメモリセル群のデータブ
ロックが８個あるいは１６個等から構成される。上記メ
モリセルは、特に制限されるものではないが、例えば、
ＥＰＲＯＭのメモリセルと類似の構成であり、制御ゲー
トと浮遊ゲートとを有する公知のメモリセル、または制
御ゲートと浮遊ゲート、および選択ゲートを有する公知
のメモリセルである。

【００１７】図７におけるメモリセルは、制御ゲートと
浮遊ゲートとを有する構成である。メモリセルを複数接
続するメモリセル群は、特に制限されるものではない
が、例えば図７に示すように、メモリセルＭＯＳＦＥＴ
Ｍ１〜Ｍ９と、ワード線ＷＬ１〜ＷＬｎ、データ線ＤＬ
１〜ＤＬｍおよび共通ソース線ＣＳとにより構成されて
いる。共通ソース線ＣＳの電位は、ソース電位切り換え
回路ＳＶＣによって、データ読み出しおよびベリファイ
時には回路の接地電位Ｖｓｓ、メモリセルのしきい値を
変える動作時は高電圧Ｖsourceに切り換えられる。同図
のメモリセル群において、同じ行に配置されたメモリセ
ル、例えばＭ１、Ｍ４、・・・Ｍ７の制御ゲートは同一
のワード線ＷＬ１に接続され、同じ列に配置されたメモ
リセル、例えばＭ１、Ｍ２、・・・Ｍ３のドレインは同
一のデータ線ＤＬ１に接続されている。

【００１８】データ線ＤＬ１〜ＤＬｍは、上記アドレス
デコーダＹＤＣＲによって形成された選択信号を受ける
列選択スイッチＭＯＳＦＥＴＱ１、Ｑ２、・・・Ｑ３を
介して共通データ線ＣＤに接続される。共通データ線Ｃ
Ｄには外部端子Ｉ/Ｏから入力される書き込み信号を受
ける書き込み用データ入力バッファＤＩＢの外部端子
が、書き込み時にオンとなる書き込み制御信号ｗｅを受
けるＭＯＳＦＥＴＱ５を介して接続される。この書き込
み時には、入力バッファＤＩＢに入力される電源電圧Ｖ
dataが、メモリセルのドレイン端子電圧となる。共通デ
ータ線ＣＤは、読み出し時にオンとなる読み出し制御信
号ｓｅを受けるスイッチＭＯＳＦＥＴＱ４を介してセン
スアンプＳＡに結合され、さらに、読み出し用データ出
力バッファＤＯＢを通り外部端子Ｉ/Ｏに接続される。
また、データ線ＤＬ１、ＤＬ２、・・・ＤＬｍ毎にセン
スアンプＳＡが接続され、列選択スイッチＭＯＳＦＥＴ
Ｑ１、Ｑ２、・・・Ｑ３を介して共通データ線ＣＤに接
続されるようにしてもよい。この時、センスアンプＳＡ
をラッチ回路で構成し、書き込み用データを保持させる
機能を持たせる場合、センスアンプＳＡの電源電圧がＶ
dataとなる。

【００１９】しきい値の高いメモリセルは、その浮遊ゲ
ートに電子が蓄積されているため、制御ゲートすなわち
ワード線ＷＬに選択電位を与えてもドレイン電流は流れ
ない。他方、浮遊ゲートに電子の注入が行なわれていな
いメモリセルのしきい値は低く、ワード線ＷＬに選択電
位を与えた場合に電流が流れる。このドレイン電流をセ
ンスアンプＳＡで読み出すことにより、メモリセルのし
きい値の高低を記憶装置の情報とする。

【００２０】図７中のタイミング制御回路ＣＯＮＴは、
特に制限されるものではないが、例えば、外部端子(／
ＣＥ)、(／ＯＥ)、(／ＷＥ)、(ＳＣ)、(ＲＤＹ/ＢＳＹ)
等に供給されるchip enable信号、output enable信号、
write enable信号、serial control信号、ready/busy信
号等に応じて、内部制御信号ce、se、we、oe等のタイミ
ング信号およびメモリセルの選択ゲート端子に接続され
ているワード線供給電圧Ｖword、メモリセルのドレイン
端子の電圧となるデータ線供給電圧Ｖdataおよび、メモ
リセルのソース端子電圧となるソース線供給電圧Ｖsour
ce等の内部電源電圧を電源電圧Ｖｃｃから内部昇圧およ
び内部降圧にて発生する。また、上記各電源電圧は外部
から供給されるようにしてもよい。なお、本明細書にお
ける(／ＣＥ)、(／ＯＥ)、(／ＷＥ)などの「／」は相補
信号を表している。

【００２１】読み出し動作、書き換え動作（消去動作お
よび書込み動作）等の動作モードには、上記外部信号
(／ＣＥ)、(／ＷＥ)の活性と外部端子Ｉ/Ｏのデータ、
例えば読み出し動作００Ｈ、消去動作２０Ｈ、書き込み
動作１０Ｈ等によるコマンド入力により各動作モードと
なり、タイミング制御回路ＣＯＮＴで各動作に必要な内
部信号を発生する。また、書き換え動作中であるか、書
き換え動作が終了したか、消去動作中か否か、書き込み
動作中か否かをステータスポーリングまたはready/busy
信号等により外部から知ることを可能とする。セクタ単
位での連続的な読み出し動作およびセクタ単位での書き
込みデータ（セクタデータ）の受付け等においては、外
部端子ＳＣからの信号に同期させて出力および入力させ
てもよい。読み出し動作時には、読み出しが行なわれる
メモリセルに接続されたワード線ＷＬおよびデータ線Ｄ
Ｌを選択する。

【００２２】図８ないし図１０は、読み出し動作におけ
るワード線電圧値に対するメモリセルの２つの状態にお
ける電流特性（しきい値特性）を示したものである。図
８は、メモリセルの２つの状態がともに０Ｖ以上の場合
の例を示している。この時の選択ワード線の読み出し電
圧は２つの状態の間に対応する正の電圧値、例えば電源
電圧Ｖｃｃである。また、非選択ワード線電圧はしきい
値の低い状態に対応する電圧以下の値、例えば接地電圧
Ｖｓｓである。図９は、低い方のしきい値が０Ｖ未満、
高い方のしきい値が０Ｖ以上で電源電圧Ｖｃｃ以下とし
た場合の例を示す。図示の場合、選択ワード線電圧は２
つのしきい値の状態に対応する電圧の間、例えば接地電
圧Ｖｓｓで、非選択ワード線電圧は高い方のしきい値状
態に対応する電圧以上の値、例えば電源電圧Ｖｃｃの例
である。図１０は、低い方のしきい値を０Ｖ未満、高い
方のしきい値を電源電圧Ｖｃｃ以上とした場合の例であ
る。選択ワード線電圧は２つのしきい値の状態に対応す
る電圧の間、例えば電源電圧Ｖｃｃであり、非選択ワー
ド線電圧は低い方のしきい値状態に対応する電圧以下の
値、すなわち負電圧を供給する。

【００２３】図７の半導体不揮発性記憶装置の回路図に
おいて、メモリセルのしきい値を変える動作である書き
換え動作（消去動作および書込み動作）モードでは、図
８ないし図１０の読み出し動作での選択および非選択の
メモリセルしきい値の定義に応じて、選択または非選択
のメモリセルの制御ゲート端子に行アドレスデコーダＸ
ＤＣＲからワード線供給電圧Ｖword、ドレイン端子に入
力バッファＤＩＢまたはセンスアンプＳＡからデータ線
供給電圧Ｖdata、ソース端子にソース電位切り換え回路
ＳＶＣによってソース線供給電圧Ｖsourceが供給され
る。

【００２４】メモリセルのしきい値を低くするために、
Fowler-Nordheimトンネル現象を利用して浮遊ゲートの
電荷を放出する。図１１〜図１５にはメモリセルの端子
電圧を示してある。図１１および図１２は浮遊ゲートと
基板間の全面トンネル方式を示すものであり、図１３、
図１４および図１５は浮遊ゲートとソースまたはドレイ
ン間のエッヂトンネル方式を示すものである。また、図
１１、図１２、図１３および図１４は、共通ｐウェルま
たは共通ソースに接続されているメモリセル群を一括動
作するため消去動作を示すものであり、図１５はドレイ
ン側の電位によりメモリセルのしきい値を選択的に低く
できるものであり、この動作は書き込み動作を示してい
る。

【００２５】図１１および図１２は深いｎウェル上にｐ
ウェルを設け、その上にメモリセルを設けたものであ
る。図１１に示した方式は、少なくとも基板のｐウェル
と深いｎウェルに外部高電圧電源から昇圧した電位（例
えば、２０Ｖ）を与え、制御ゲートの電位を０Ｖとする
ことにより、浮遊ゲートより基板へトンネル電流が流れ
電荷を放出する。このときメモリセルのしきい値は高い
状態から低い状態となる。なお、しきい値を高い状態を
保つためには制御ゲートに外部高電圧電源から昇圧した
電位を印加すればよい。図１２の方式は、外部電源電圧
の単一電源化を図ることができる方式である。基板の電
位を電源電圧Ｖｃｃとし、制御ゲートの電位は装置内部
で昇圧する負電圧（例えば、−１５Ｖ）を供給する。ま
た、非選択の制御ゲートの電位は、電源電圧Ｖｃｃまた
は０Ｖとする。

【００２６】図１３の方式は、制御ゲートの電位を０Ｖ
とし、ソース端子電圧を外部高電圧電源（例えば、１２
Ｖ）とする。浮遊ゲートに蓄積されていた電荷は、高電
圧のソース端子電圧（１２Ｖ）による電界によりソース
端子側に引き抜かれる。図１４の方式は、図１３の構造
に対して外部電源電圧の単一電源化が図れる。制御ゲー
トの電位は装置内部で昇圧する負電圧（−８Ｖ）を供給
し、ソース端子の電位を電源電圧Ｖｃｃ（５Ｖ）にす
る。また、非選択の制御ゲートの電位は、電源電圧Ｖｃ
ｃである。図１５の方式は、図１３に対してエッヂトン
ネルの引き抜きをドレイン側に変えたものである。エッ
ヂトンネルの引き抜きをドレイン側とすることで、ドレ
イン端子の電位は選択的に供給できるため、この動作を
書込み動作と定義することができる。この場合、ドレイ
ン端子の電位を、例えば電源電圧Ｖｃｃ（５Ｖ）または
接地電圧Ｖｓｓの何れかに制御することによって、浮遊
ゲートに蓄積されていた電荷の放出と電荷の保持を制御
できる。

【００２７】一方、メモリセルのしきい値を高くするた
めには、ホットキャリア方式、Fowler-Nordheimトンネ
ル現象を利用して浮遊ゲートに電荷を注入する。図１６
〜図１８にはメモリセルの各端子に印加される電位を示
してある。図１６は、浮遊ゲートとドレイン間のホット
キャリア注入方式であり、図１７および図１８は浮遊ゲ
ートと基板間の全面トンネル注入方式である。また、図
１６は、ドレイン側の電位によりメモリセルのしきい値
を選択的に高くすることができるため、この動作は書き
込み動作である。一方、図１７および図１８は、基板、
共通ｐウェルに接続されているメモリセル群を一括動作
するため消去動作であるが、ドレイン端子、ソース端子
に選択電位、非選択電位を供給することにより書込み動
作としても利用できる。図１８は深いｎウェル上にｐウ
ェルを設け、その上にメモリセルがある。

【００２８】図１６の方式は、メモリセルの制御ゲート
に外部高電圧電源（例えば、１２Ｖ）を印加し、ドレイ
ン端子電圧を選択的に、例えば外部高電圧電源から降圧
した電位（例えば、６Ｖ）または接地電圧Ｖｓｓとする
ことでドレイン近傍で発生するホットキャリアを制御で
きる。ホットキャリアを浮遊ゲートに注入することで、
メモリセルのしきい値は低い状態から高い状態となる。
図１７の方式は、基板電圧を接地電圧Ｖｓｓ、制御ゲー
トに外部高電圧電源から昇圧した高電圧（例えば、１８
Ｖ）を印加することで、基板から浮遊ゲートに電荷を注
入する。非選択の制御ゲートの電位は接地電圧Ｖｓｓで
ある。書込み動作として利用する場合には、ドレインま
たはソース端子に選択電位例えば接地電圧Ｖｓｓ、非選
択電位例えば高電圧を印加し、チャネル電位を制御する
ことで選択的に浮遊ゲートへ電荷を注入できる。図１８
の方式は、図１７に対して外部電源電圧の単一電源化が
図れる方式である。基板のｐウェルの電位を装置内部で
昇圧する負電圧（例えば、−５Ｖ）とし、制御ゲートの
電位は図１７より低い高電圧（例えば、１３Ｖ）を外部
電源電圧から昇圧して供給する。図１１〜図１５および
図１６〜図１８の外部電源電圧に高電圧を使用する方式
において、外部電源が単一電源電圧から装置内部で充分
な電流供給能力のある内蔵電源を発生させてもよい。

【００２９】メモリセルのしきい値を変化させた後のし
きい値は、その値（電圧値）の確保、メモリセル電流の
確保およびある範囲内に揃える必要がある。例えば、図
９のしきい値特性（低いしきい値側が０Ｖ未満、高いし
きい値側が０Ｖ以上でＶｃｃ以下）で、低いしきい値状
態を図１１の全面トンネル方式で実現し、その動作を消
去動作とした場合には、読み出し時（選択ワード線電位
が０Ｖ）において、電流値の確保が必要である。また、
従来の技術で述べた、図８のしきい値特性（２つの状態
のしきい値がともに０Ｖ以上）で、低いしきい値状態を
図１３または図１５のエッヂトンネル方式の書込み動作
とした場合には、しきい値は、電源電圧の下限電圧（Ｖ
ccmin）と０Ｖとの間で制御しなければならない。

【００３０】従って、メモリセルのしきい値を精度よく
変化させるためには、上述したように、しきい値を変化
させる動作（書き換えパルス）を分割し、メモリセルの
しきい値の状態を読み出し検証動作（ベリファイ動作）
を行ない、その情報に基づいて、メモリセルのしきい値
を変える動作の継続、停止を制御しなければならない。
図１９にしきい値を精度よく変えるための動作アルゴリ
ズムを示す。図１９において、先ず、しきい値を変える
初期アドレスを設定（ステップ２１）した後、繰り返し
ループ２２の動作を行う。繰り返しループ２２の動作で
は、しきい値を変化させるための分割されたパルス（書
き換えパルス）を印加し（ステップ２２１）、その後、
メモリセルのしきい値の状態を読み出し検証する動作
（ステップ２２２のベリファイ動作）を行なう。ベリフ
ァイ動作での判定でフェイル（ＮＯ）の場合には、再び
書き換えパルス印加動作（ステップ２２１）を繰り返
す。ベリファイ動作での判定でパス（ＹＥＳ）の場合に
は、そのアドレスが最終アドレスか否かを判定し（ステ
ップ２３）、最終アドレスでなければアドレスをインク
リメント（ステップ２４）した後、ステップ２２２のベ
リファイ動作に戻り、最終アドレスの場合はしきい値を
変える処理を終了する。

【００３１】図２ないし図４に示したメモリセルのしき
い値特性からわかるように、ある累積時間範囲で時間対
数軸に対して、メモリセルのしきい値の変化はほぼ直線
で表わせる。時間対数軸に対するしきい値の変化の傾き
Kvthは、上述したようにメモリセルデバイス特有の値で
ある。また、上述したように、しきい値の変化の傾きKv
thの絶対値を0.664、しきい値変化の刻み幅ΔVthを0.2
Ｖとした場合、しきい値を変化させる動作時間（書き換
えパルス幅）の倍率は、上述した式｛(t2/t1)=10E(ΔVt
h/Kvth)｝に当てはめると2倍となる。また、しきい値変
化の刻み幅ΔVthをさらに小さく制御する場合、例え
ば、0.1Ｖの場合はしきい値を変化させる動作時間（書
き換えパルス幅）の倍率は1.41倍となる。

【００３２】しきい値を変化させる動作時間（書き換え
パルス幅）を発生するパルス発生回路には、バイナリカ
ウンタＢＣを複数個連ねたバイナリカウンタ列ＢＣＳ１
を用い、しきい値を変化させる動作時間（書き換えパル
ス幅）の取り出し箇所を、しきい値を変化させる動作
（書き換えパルス）回数の情報により制御する。しきい
値を変化させる動作時間（書き換えパルス幅）の倍率が
2倍である場合には、回数を増す毎にバイナリカウンタ
列ＢＣＳ１の取り出し箇所を変え、等倍率の書き換えパ
ルスを供給する。しきい値を変化させる動作（書き換え
パルス）回数としきい値を変化させる動作時間（書き換
えパルス幅）の関係を図５に示す。

【００３３】また、しきい値を変化させる動作時間（書
き換えパルス幅）の倍率が、バイナリカウンタＢＣの倍
率２倍でない場合には２つの方法が考えられる。第１の
方法は、しきい値を変化させる動作（書き換えパルス）
回数に応じてしきい値を変化させる動作時間（書き換え
パルス幅）を決めておく方法である。この場合、しきい
値変化の刻み幅ΔVthを小さく制御する場合には回数が
多くなり、パルス幅を発生する制御回路が多くなる。第
２の方法は、同じ書き換えパルス幅のパルスを複数回繰
り返すようにして近似的にその倍率に近づける方法であ
る。第２の方法における、しきい値を変化させる動作
（書き換えパルス）回数としきい値を変化させる動作時
間（書き換えパルス幅）の関係を図６に示す。

【００３４】しきい値を変化させる動作時間（書き換え
パルス幅）の倍率を装置内部で実現し、ベリファイアド
レスを発生する書き換え制御回路のブロック図を図２０
に示す。書き換え制御回路は、論理回路ＬＯＧＭ、書き
換えパルス幅回路ＰＣ、回数カウンタＢＣＳ２、および
パルス終了信号切り換え回路ＰＥＳから構成される。書
き換えパルス幅回路ＰＣは、発振器またはシステムクロ
ックＯＳＣおよびパルス幅カウンタＢＣＳ１から構成さ
れる。書き換え制御回路は、自動書き換えモード信号
(ＡＭ)、センスアンプ判定信号(ＡＬＬ)、分周信号(Ｏ
Ｓ)およびパルス終了信号切り換え回路ＰＥＳからの書
き換えパルス終了信号(ＰＥ)を入力とし、書き換えベリ
ファイ信号(ＭＶ)、書き換えアドレスインクリメント信
号(ＭＡＩ)および書き換えパルス幅信号(ＭＰ)を発生す
るものであり、これは論理回路ＬＯＧＭによって行われ
る。

【００３５】図２１および図２２には、図２０中のセン
スアンプ判定信号(ＡＬＬ)を発生する回路の一例を示
す。特に制限されるものではないが、メモリセルの選択
を８ビット単位で行う読み出しの場合、センスアンプの
出力を(Ｓ０〜Ｓ７)とする。図２１には、低いメモリセ
ルのしきい値状態を判定する回路の一例を示す。全ての
センスアンプの出力(Ｓ０〜Ｓ７)がロウ状態（メモリセ
ルのしきい値が低い状態）のときのみセンスアンプ判定
信号(ＡＬＬ)はハイ状態となる。図２２には、高いメモ
リセルのしきい値状態を判定する回路の一例を示す。全
てのセンスアンプの出力(Ｓ０〜Ｓ７)がハイ状態（メモ
リセルのしきい値が高い状態）のときのみセンスアンプ
判定信号(ＡＬＬ)はハイ状態となる。

【００３６】図２３には、図２０中の分周信号(ＯＳ)の
発生および発振器回路ＯＳＣの一例を示す。入力信号
(ｉｎ)がロウ状態時に、出力信号(ｏｕｔ)がハイ状態、
ロウ状態を繰り返す発振状態となる。分周信号(ＯＳ)
は、この回路の出力信号(ｏｕｔ)である。

【００３７】図２４には、図２０中の論理回路ＬＯＧＭ
の一例を示す。図２５には図２４中の遅延回路Ｄｉ（ｉ
＝１〜５）の一例を、図２６には図２０中の書き換えパ
ルス幅回路ＰＣの一例を、図２７にはバイナリカウンタ
発振回路ＢＣの一例を、図２８には図２０中の回数カウ
ンタ回路ＢＣＳ２の一例を、および図２９には図２０中
のパルス終了信号切り換え回路ＰＥＳの一例を示す。ま
た、しきい値を変化させる動作時間（書き換えパルス
幅）の倍率を２倍とする図２９中のパルスコントロール
回路ＰＥｉの一例を図３０に、同じパルス幅を一例とし
て２回繰り返すことができるパルスコントロール回路Ｐ
Ｅｉの一例を図３１に示す。また、それぞれの波形タイ
ミングを図３２および図３３に示す。

【００３８】以下、書き換えパルス発生とベリファイア
ドレス発生の動作を図２０、図２１、図２４、図２６、
図２８、図２９、図３０および図３２を用いて説明す
る。図２４の論理回路ＬＯＧＭおよび図３２の書き換え
パルス幅を２倍にする波形タイミングを参照すると、し
きい値を変える動作モードでは、まず自動モード設定信
号(ＡＭ)が立ち上がり動作期間に入る。また、自動モー
ド設定信号(ＡＭ)の立ち上がりに伴い、その信号の否定
信号(／ＡＭ)が立ち下がり、遅延回路Ｄ１による遅延時
間を待って、自動モード設定遅延信号(／ＡＭＤ)が立ち
下がる。

【００３９】否定論理積(NAND)回路ＮＡＮＤ１は、自動
モード設定信号ＡＭと自動モード設定否定遅延信号(／
ＡＭＤ)を入力し、一定時間だけハイレベルになる開始
信号(ＳＴ)を生成する。この開始信号(ＳＴ)を受けて、
フリップフロップ回路ＦＦがセットされる。フリップフ
ロップ回路ＦＦからの出力信号と、該出力信号を遅延回
路Ｄ２を介した信号とを否定論理和(NOR)回路ＮＯＲ１
に入力し、遅延回路Ｄ２に設定された遅延時間の後に、
書き換えパルス幅信号(ＭＰ)を立ち上げる。この書き換
えパルス幅信号(ＭＰ)のハイレベルにより、メモリセル
内の浮遊ゲートの電荷が移動し、書き換え状態開始とな
る。

【００４０】図２０中の書き換えパルス幅回路ＰＣ（図
２６参照）および回数カウンタ回路ＢＣＳ２（図２８参
照）は、書き換えパルス幅信号(ＭＰ)のハイレベルを受
けて活性化し、書き換え回数の情報に基づいて、パルス
終了信号切り換え回路ＰＥＳ（図２９）の出力信号であ
る書き換えパルス終了信号(ＰＥ)がロウレベルからハイ
レベルに変化し、フリップフロップ回路ＦＦをリセット
する。これに応じて、書き換えパルス幅信号(ＭＰ)が立
ち下がり、メモリセルの浮遊ゲートの電荷の移動を停止
させ、書き換え状態終了となる。

【００４１】図２４において、遅延回路Ｄ４と否定論理
積（NAND)回路ＮＡＮＤ２により遅延回路Ｄ４で設定さ
れた遅延時間の後に、書き換えベリファイ信号(ＭＶ)が
立ち上がりベリファイ動作に移る。ベリファイ用基準パ
ルスの分周信号(ＯＳ)は、周期の前半がハイレベル、周
期の後半がロウレベルの信号である。ロウレベルである
期間に、センスアンプからの出力信号Ｓ０〜Ｓ７（８ビ
ット出力の場合）のセンスアンプ判定信号(ＡＬＬ)を受
付ける。今、書き換え動作をメモリセルのしきい値を下
げる動作とした場合には、センスアンプ判定信号(ＡＬ
Ｌ)の発生回路は、例えば、図２１のような構成であ
り、センスアンプから出力されている全ビットの信号
(Ｓ０〜Ｓ７)がロウレベルの時、言い換えるならばメモ
リセルのそれぞれのしきい値が低い状態ならば、図２４
のフリップフロップ回路ＦＦがセットされずに、書き換
えアドレスインクリメント信号（ＭＡＩ）に応答して、
次のアドレスを示す内部アドレス信号が形成され、再び
分周信号(ＯＳ)のロウレベルの期間に判定が行なわれ
る。もし、センスアンプの出力信号(Ｓ０〜Ｓ７)のうち
１ビット以上の信号がハイレベルであれば、すなわち１
ビットでもしきい値を下げる動作が不十分であると判定
されたメモリセルがあれば、フリップフロップ回路ＦＦ
がセットされ、再び、書き換えパルス幅信号（ＭＰ）が
ハイレベルとなり、しきい値を変える動作が行なわれ
る。

【００４２】その後、再び、ベリファイが実行される。
このとき、図２４の遅延回路Ｄ５の作用により分周信号
(ＯＳ)の最後のパルスは、書き換えアドレスインクリメ
ント信号(ＭＡＩ)に現われないようにされ、最後にしき
い値を変える動作が不十分であると判定されたアドレス
に留まることを示している。言い替えるならば、再びし
きい値を変える動作が行なわれた後のベリファイは、前
のベリファイでしきい値を変える動作が不十分であると
判定されたアドレスから実行される。上記動作の繰り返
しにより、全てのアドレスに対応するメモリセルがベリ
ファイされると、しきい値を変える動作モード設定信号
(ＡＭ)が立ち下がりモードを終了する。

【００４３】次に、しきい値を変化させる動作時間（書
き換えパルス幅）をしきい値を変化させる動作（書き換
えパルス）回数毎に、常に２倍の倍率である書き換えパ
ルス幅を発生する動作を図２６、図２８、図２９、図３
０および図３２を用いて説明する。図２９のパルス終了
信号切り換え回路ＰＥＳは、パルスコントロール回路Ｐ
Ｅｉにより書き換えパルス終了信号(ＰＥ)を発生する。
図３０に書き換えパルス幅を常に２倍とするパルスコン
トロール回路ＰＥｉの一例を示す。図３０中の(Ａ)、
(Ｂ)、(Ｃ)信号は図２６の書き換えパルス幅回路ＰＣ中
のパルス幅カウンタＢＣＳ１からの出力信号であり、
(／ａ)、(／ｂ)、(／ｃ)、(／ｄ)、(／ｘ)信号は図２８
の回数カウンタ回路ＢＣＳ２からの出力信号である。言
い替えると、書き換えパルス幅(Ａ)〜(Ｃ)信号は、各々
のパルス終了信号(ＰＥＡ)、(ＰＥＢ)、(ＰＥＣ)の入力
信号であり、書き換えパルス回数情報(／ａ)〜(／ｘ)信
号により制御される。

【００４４】図３２の波形タイミングにおいて、書き換
えパルス幅信号（ＭＰ）の第１回目は下記の波形タイミ
ングにより活性化される。図２６の発振器出力(Ｏ１)の
ハイレベルを受け、パルス幅カウンタＢＣＳ１の出力信
号（Ａ）がロウレベルとなる。一方、図２８の回数カウ
ンタ回路ＢＣＳ２の出力信号(／ａ)〜(／ｘ)はロウレベ
ルであるので、図３０中のパルス終了信号(ＰＥＡ)がハ
イレベルとなり、図２９の書き換えパルス終了信号(Ｐ
Ｅ)が立ち上がり、書き換えパルス幅信号(ＭＰ)を立ち
下げる。第１回目の書き換えパルス幅信号(ＭＰ)は、発
振器出力(Ｏ１)のロウレベル期間の１回分である。その
後、書き換えパルス幅信号(ＭＰ)の立ち下がりを受け
て、回数カウンタ回路ＢＣＳ２の出力信号(／ａ)が立ち
上がる。

【００４５】第２回目には、発振器出力(Ｏ１)のハイレ
ベルを受け、パルス幅カウンタＢＣＳ１の出力信号(Ａ)
がロウレベルとなり、再び、(Ｏ１)のハイレベルを受
け、出力信号(Ａ)がハイレベルとなる。その時、パルス
幅カウンタＢＣＳ１の出力信号(Ｂ)がロウレベルとな
り、回数カウンタ回路ＢＣＳ２の出力信号(／ｂ)〜(／
ｘ)を受け付け、パルス終了信号（ＰＥＢ）がハイレベ
ルとなる。言い替えると、回数カウンタ回路ＢＣＳ２の
出力信号(／ａ)に無関係に書き換え回数を受け付けなく
するためである。第２回目の書き換えパルス幅信号(Ｍ
Ｐ)は、発振器出力(Ｏ１)のロウレベル期間の２回分で
ある。

【００４６】第３回目には、発振器出力(Ｏ１)のハイレ
ベル４回を受け、パルス幅カウンタＢＣＳ１の出力信号
(Ｃ)がロウレベルとなり、その時の回数カウンタ回路Ｂ
ＣＳ２の出力信号(／ａ)と(／ｂ)はハイレベルとなり、
その論理積とその他の出力信号(／ｃ)〜(／ｘ)のロウレ
ベルとの組み合わせにより、パルス終了信号(ＰＥＣ)
は、ハイレベルとなる。第３回目の書き換えパルス幅信
号(ＭＰ)は、発振器出力(Ｏ１)のロウレベル期間の４回
分である。第４回目の書き換えパルス幅信号(ＭＰ)は、
発振器出力(Ｏ１)のロウレベル期間の８回分であり、ｎ
回目において書き換えパルス幅信号(ＭＰ)は、発振器出
力(Ｏ１)のロウレベル期間の２Ｅｎ−１で実現できる。

【００４７】次に、同じ書き換えパルス幅を複数回繰り
返して印加する一例として、２回繰り返す場合を、図３
１のパルスコントロール回路ＰＥｉ、図３３の波形タイ
ミングを用いて、以下に記述する。図３３の波形タイミ
ングにおいて、書き換えパルス幅信号(ＭＰ)の第１回目
および第２回目の回数カウンタ回路ＢＣＳ２の出力信号
(／ｂ)〜(／ｘ)は、ロウレベルであるので、図３１に示
すようにパルス幅カウンタＢＣＳ１の出力信号(Ａ)との
組み合わせにより、パルス終了信号(ＰＥＡ)とする。言
い替えると、回数カウンタ回路ＢＣＳ２の出力信号(／
ａ)に無関係に制御を行なう。第１回目および第２回目
の書き換えパルス幅信号(ＭＰ)は、発振器出力(Ｏ１)の
ロウレベル期間の１回分である。第３回目および第４回
目の回数カウンタ回路ＢＣＳ２の出力信号(／ｃ)〜(／
ｘ)は、ロウレベルであるので、パルス幅カウンタＢＣ
Ｓ１の出力信号(Ｂ)との組み合わせにより、パルス終了
信号(ＰＥＢ)とする。言い替えると、回数カウンタ回路
ＢＣＳ２の出力信号(／ａ)と(／ｂ)に無関係に制御を行
なう。第３回目および第４回目の書き換えパルス幅(Ｍ
Ｐ)は、発振器出力(Ｏ１)のロウレベル期間の２回分で
ある。

【００４８】第５回目および第６回目では、パルス幅カ
ウンタＢＣＳ１の出力信号(Ｃ)、回数カウンタ回路ＢＣ
Ｓ２の出力信号(／ｂ)と(／ｃ)の論理積および(／ａ)と
(／ｂ)と(／ｃ)との論理積およびその他の出力信号(／
ｄ)〜(／ｘ)のロウレベルとの組み合わせにより、パル
ス終了信号(ＰＥＣ)は、ハイレベルとなる。第５回目お
よび第６回目の書き換えパルス幅(ＭＰ)は、発振器出力
(Ｏ１)のロウレベル期間の４回分である。また、同じ書
き換えパルス幅を複数回、繰り返す方法は、回数カウン
タ回路ＢＣＳ２を２つの系統に分けて、第１の回数カウ
ンタ回路ＢＣＳ２の系統を繰り返し回数情報とし、第２
の回数カウンタ回路ＢＣＳ２系統をパルスコントロール
回路ＰＥｉの入力信号(／ａ)〜(／ｘ)とすることにより
実現できる。しきい値を変化させる動作（書き換えパル
ス）回数が、少ない場合には、書き換え回数に応じた、
しきい値を変化させる動作時間（書き換えパルス幅）を
装置内部でプログラミングしておいてもよい。

【００４９】

【発明の効果】以上述べたように、本発明の半導体不揮
発性記憶装置は、書き換えパルス幅を繰り返し回数とと
もに大きくすることによって、しきい値を変化させる動
作（書き換えパルス）の合計回数を低減することができ
る。言い替えると、書き換え動作モードの時間に対す
る、書き換え動作とベリファイ動作の切り換え時間およ
びベリファイ動作自体の時間のオーバヘッド時間が短縮
できる。さらに、半導体不揮発性記憶装置内部に書き換
えパルス印加制御手段を持つことにより、その半導体不
揮発性記憶装置が使われるシステム中のＣＰＵからの制
御は、書き換えモード開始のわずかな時間だけ行なえば
よく、その後の書き換え動作は半導体不揮発性記憶装置
の内部だけで自動的に行なわれるため、ＣＰＵの負担は
著しく軽減される。

【図面の簡単な説明】

【図１】本発明の原理を説明するためのメモリセルしき
い値変化量としきい値を変化させる動作時間（書き換え
パルス幅）との関係を示す図である。

【図２】時間変化に対するメモリセルしきい値変化を示
す図（Fowler-Nordheimトンネル方式を用いた浮遊ゲー
ト電荷の放出図）である。

【図３】時間変化に対するメモリセルしきい値変化を示
す図（Fowler-Nordheimトンネル方式を用いた浮遊ゲー
ト電荷注入図）である。

【図４】時間変化に対するメモリセルしきい値変化を示
す図（ホットキャリア方式を用いた浮遊ゲート電荷注入
図）である。

【図５】本発明における書き換えパルス回数と書き換え
パルス幅との関係を示す図である（等倍率の書き換えパ
ルスを供給する場合）。

【図６】本発明における書き換えパルス回数と書き換え
パルス幅との関係を示す図である（２回同じ書き換えパ
ルスを供給する場合）。

【図７】本発明の半導体不揮発性記憶装置の実施例の回
路図である。

【図８】本発明の読み出し動作のワ−ド線電圧に対する
電流特性（しきい値特性）を示す図である（２つの状態
のしきい値が０Ｖ以上の場合）。

【図９】本発明の読み出し動作のワ−ド線電圧に対する
電流特性（しきい値特性）を示す図である（低いしきい
値が０Ｖ未満、高いしきい値が０Ｖ以上Ｖｃｃ以下の場
合）。

【図１０】本発明の読み出し動作のワ−ド線電圧に対す
る電流特性（しきい値特性）を示す図である（低いしき
い値が０Ｖ未満、高いしきい値がＶｃｃ以上の場合）。

【図１１】本発明のメモリセルのしきい値を下げる動作
でのメモリセル各端子電圧を示す図である（外部電源電
圧に高電圧をもつ場合の全面トンネル方式）。

【図１２】本発明のメモリセルのしきい値を下げる動作
でのメモリセル各端子電圧を示す図である（外部電源電
圧が単一電源の場合の全面トンネル方式）。

【図１３】本発明のメモリセルのしきい値を下げる動作
でのメモリセル各端子電圧を示す図である（外部電源電
圧に高電圧をもつ場合のソースエッヂトンネル方式）。

【図１４】本発明のメモリセルのしきい値を下げる動作
でのメモリセル各端子電圧を示す図である（外部電源電
圧が単一電源の場合のソースエッヂトンネル方式）。

【図１５】本発明のメモリセルのしきい値を下げる動作
でのメモリセル各端子電圧を示す図である（外部電源電
圧が単一電源の場合のドレインエッヂトンネル方式）。

【図１６】本発明のメモリセルのしきい値を上げる動作
でのメモリセル各端子電圧を示す図である（外部電源電
圧に高電圧をもつ場合のホットキャリア方式）。

【図１７】本発明のメモリセルのしきい値を上げる動作
でのメモリセル各端子電圧を示す図である（外部電源電
圧に高電圧をもつ場合の全面トンネル方式）。

【図１８】本発明のメモリセルのしきい値を上げる動作
でのメモリセル各端子電圧を示す図である（外部電源電
圧に単一電源の場合の全面トンネル方式）。

【図１９】本発明のしきい値を変える動作アルゴリズム
を示すフローチャートである。

【図２０】本発明の書き換え制御回路（書き換えパルス
発生回路およびベリファイアドレス発生回路）を示す図
である。

【図２１】本発明のセンスアンプ判定信号ＡＬＬを発生
する回路の一例を示す図である（低いしきい値状態を判
定する例）。

【図２２】本発明のセンスアンプ判定信号ＡＬＬを発生
する回路の一例を示す図である（高いしきい値状態を判
定する例）。

【図２３】本発明の分周信号ＯＳを発生する回路および
発振器回路ＯＳＣの一例を示す図である。

【図２４】本発明の論理回路ＬＯＧＭの一例を示す図で
ある。

【図２５】本発明の遅延回路Ｄｉの一例を示す図であ
る。

【図２６】本発明の書き換えパルス幅回路ＰＣの一例を
示す図である。

【図２７】本発明のバイナリカウンタ回路ＢＣの一例を
示す図である。

【図２８】本発明の回数カウンタ回路ＢＣＳ２の一例を
示す図である。

【図２９】本発明のパルス終了信号切り換え回路ＰＥＳ
の一例を示す図である。

【図３０】本発明のパルス幅を２倍とするパルスコント
ロ−ル回路ＰＥｉの一例を示す図である。

【図３１】本発明の２回同じパルス幅を繰り返すパルス
コントロ−ル回路ＰＥｉの一例を示す図である。

【図３２】本発明のパルス幅を２倍とする波形タイミン
グである。

【図３３】本発明の２回同じパルス幅を繰り返す波形タ
イミングである。

【図３４】従来例のしきい値を下げる動作（消去モ−
ド）のアルゴリズムのフローチャートである。

【符号の説明】

ＳＡセンスアンプ回路ＸＤＣＲ行アドレスデコーダＹＤＣＲ列アドレスデコーダＸＡＤＢ行アドレスバッファＹＡＤＢ列アドレスバッファＳＶＣソース電位切り換え回路ＤＯＢ出力バッファ回路ＤＩＢ入力バッファ回路ＣＯＮＴタイミング制御回路Ｍ１〜Ｍ９メモリセルＱ１〜Ｑ５ＭＯＳＦＥＴＷＬ１〜ＷＬｎワード線ＤＬ１〜ＤＬｍデータ線ＣＳ共通ソース線ＣＤ共通データ線Ｖｓｓ接地電圧Ｖｃｃ電源電圧Ｖｐｐ高電圧Ｖword メモリセル制御ゲート電圧Ｖdata メモリセルドレイン電圧Ｖsource メモリセルソース電圧ＡＸ行アドレス信号ＡＹ列アドレス信号／ＣＥ，／ＯＥ，／ＷＥ，ＳＣ，ＲＤＹ／ＢＳＹ外部
端子Ｉ／Ｏ外部入出力端子ｃｅ，ｓｅ，ｗｅ，ｅｅ，ｏｅ内部制御信号ＬＯＧＭ論理回路ＰＣ書き換えパルス幅回路ＯＳＣ発振器ＢＣＳ１パルス幅カウンタＢＣＳ２回数カウンタＰＥＳパルス終了信号切り換え回路Ｄｉ遅延回路ＢＣバイナリカウンタＰＥｉパルスコントロール回路ＦＦフリップフロップＡＭ，ＡＬＬ，ＯＳ，ＭＶ，ＭＡＩ，ＭＰ，ＰＥ，Ｆａ
ｉｌ，ＳＴ，／ＡＭ，／ＡＭＤ，Ａ，Ｂ，Ｃ，／ａ，／
ｂ，／ｃ，／ｄ，／ｘ書き換え制御内部信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者小倉圭介東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者足立哲生東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】しきい値電圧を電気的に書き換える（消
去、書き込み）ことが可能なトランジスタからなる半導
体不揮発性記憶装置において、書き換えを複数の書き換
え動作の繰り返しで行うとともに、該書き換え動作の繰
り返し中に少なくとも一回書き換えているメモリセルの
状態を読み出し（ベリファイ）し、その情報に基づいて
該記憶装置の書き換えの繰り返し動作の継続、停止を制
御するようにしたことを特徴とする半導体不揮発性記憶
装置。
【請求項２】請求項１記載の半導体不揮発性記憶装置
において、繰り返して行なわれる書き換え動作における
メモリセルのしきい値を変化させる動作時間（書き換え
パルス幅）を、繰り返し回数とともに変えるようにした
ことを特徴とする半導体不揮発性記憶装置。
【請求項３】請求項２記載の半導体不揮発性記憶装置
において、メモリセルのしきい値を変化させる動作時間
（書き換えパルス幅）を、書き換え動作の繰り返し回数
の増加とともに大きくするようにしたことを特徴とする
半導体不揮発性記憶装置。
【請求項４】請求項２記載の半導体不揮発性記憶装置
において、メモリセルのしきい値を変化させる動作時間
（書き換えパルス幅）を、書き換え動作の繰り返し回数
の増加とともに同一の書き換えパルス幅を複数回ずつ繰
り返しながら順次大きくするようにしたことを特徴とす
る半導体不揮発性記憶装置。
【請求項５】請求項１ないし４記載のいずれかの半導
体不揮発性記憶装置において、書き換え動作の繰り返し
回数に応じた書き換えパルス幅をプログラミング可能に
することを特徴とする半導体不揮発性記憶装置。
【請求項６】請求項１ないし５記載のいずれかの半導
体不揮発性記憶装置において、該半導体不揮発性記憶装
置内部で書き換えパレス幅および書き換え回数を制御す
るようにしたことを特徴とする半導体不揮発性記憶装
置。
【請求項７】請求項６記載の半導体不揮発性記憶装置
において、電気的書き換え動作モード中に、ステータス
レジスタまたはレディービィージィピンを用いることに
よって、動作中または動作終了を外部から検知できるよ
うにしたことを特徴とする半導体不揮発性記憶装置。
【請求項８】請求項１ないし５記載のいずれかの半導
体不揮発性記憶装置において、該半導体不揮発性記憶装
置の外部から書き換えパルス幅および書き換え回数を制
御するようにしたことを特徴とする半導体不揮発性記憶
装置。