KR102496678B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 본 발명에 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 메모리 셀 어레이 및 캠 셀 어레이를 포함하는 메모리 셀 부가 제공되는 단계; E/W 사이클 모드 선택 명령 및 동작 명령이 입력되는 단계; 상기 E/W 사이클 모드 선택 명령에 따라 상기 캠 셀 어레이에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 E/W 사이클 모드 정보가 선택되어 레지스터에 저장되는 단계; 및 상기 레지스터에 저장된 상기 하나의 E/W 사이클 모드 정보 및 상기 동작 명령에 따라 상기 메모리 셀 어레이에 대한 제반 동작이 수행되는 단계를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
본 발명의 실시 예는 반도체 메모리 장치의 동작 시간을 감소시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명에 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 메모리 셀 어레이 및 캠 셀 어레이를 포함하는 메모리 셀 부가 제공되는 단계; 외부로부터 E/W 사이클 모드 선택 명령 및 동작 명령이 입력되는 단계; 상기 E/W 사이클 모드 선택 명령에 따라 상기 캠 셀 어레이에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 E/W 사이클 모드 정보가 선택되어 레지스터에 저장되는 단계; 및 상기 레지스터에 저장된 상기 하나의 E/W 사이클 모드 정보 및 상기 동작 명령에 따라 상기 메모리 셀 어레이의 제반 동작이 수행되는 단계를 포함한다.
본 발명에 실시 예에 따른 반도체 메모리 장치는, 메모리 셀 어레이와, 다수의 E/W 사이클 모드 정보가 저장된 제1 저장부와, 상기 메모리 셀 어레이에 대한 제반 동작을 수행하기 위한 주변 회로와, 상기 제1 저장부에 저장된 상기 다수의 E/W 사이클 모드 정보 중 선택된 하나의 E/W 사이클 모드 정보를 저장하기 위한 제2 저장부와, 외부로부터 입력되는 E/W 사이클 모드 선택 명령에 따라 상기 제1 저장부에 저장된 상기 다수의 E/W 사이클 모드 정보 중 상기 하나의 E/W 사이클 모드 정보를 상기 제2 저장부에 저장한 후, 상기 제2 저장부에 저장된 상기 하나의 E/W 사이클 모드 정보 및 동작 명령에 따라 상기 메모리 셀 어레이의 상기 제반 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어부를 포함한다.
본 발명에 실시 예에 따른 반도체 메모리 장치는, 메모리 셀 어레이 및 캠 셀 어레이를 포함하는 메모리 셀 부와, 상기 메모리 셀 어레이에 대한 제반 동작을 수행하기 위한 주변 회로와, 외부로부터 입력되는 E/W 사이클 모드 선택 명령에 따라 상기 캠 셀 어레이에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 E/W 사이클 모드 정보를 레지스터에 저장하고, 상기 레지스터에 저장된 상기 하나의 E/W 사이클 모드 정보 및 상기 E/W 사이클 모드 선택 명령과 함께 입력된 동작 명령에 따라 상기 메모리 셀 어레이의 상기 제반 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어부를 포함한다.
본 기술은 E/W(Erase/Write) 사이클 모드 선택 명령에 따라 캠 셀 어레이에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 E/W 사이클 모드 정보만이 선택적으로 레지스터에 저장되어 레지스터의 용량을 감소시킬 수 있으며, 하나의 E/W 사이클 모드 정보가 레지스터에 저장된 후 다수의 동작 명령에 따른 메모리 셀 어레이의 제반 동작이 수행되므로 반도체 메모리 장치의 동작 시간을 감소시킬 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도1의 켐셀 어레이와 제어부의 레지스터 간의 동작을 설명하기 위한 블럭도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 순서를 설명하기 위한 순서도이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 수행하는 동안의 레디비지 신호를 나타내는 도면이다.
도 5는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 7은 도 6을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 부(110), 주변 회로(120) 및 제어부(130)를 포함한다.
메모리 셀 부(110)는 메모리 셀 어레이(111)와 캠 셀 어레이(112)를 포함한다.
여기서, 메모리 셀 어레이(111)와 캠 셀 어레이(112)는 동일한 구조 및 특성을 갖을 수 있다. 메모리 셀 어레이(111) 및 캠 셀 어레이(112)는 다수의 메모리 셀들을 포함한다. 다수의 메모리 셀들은 다수의 워드라인(WL)들을 통해 로우 디코더(124)와 연결되고 다수의 비트라인들(BL)들을 통해 페이지 버퍼(125)와 연결된다. 메모리 셀 어레이(111) 및 캠 셀 어레이(112)는 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들로 구성될 수 있다. 보다 상세하게 다수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다.
메모리 셀 어레이(111)에 포함된 다수의 메모리 셀들은 프로그램 데이터를 저장할 수 있다.
캠 셀 어레이(112)에 포함된 다수의 메모리 셀들은 반도체 메모리 장치(100)에 대한 옵션 정보가 저장될 수 있으며, 일예로 E/W(Erase/Write) 사이클 모드 정보가 저장될 수 있다.
또한, 캠 셀 어레이(112) 이 외에도, 메모리 장치(100)에 추가적으로 저장부를 배치하여 다수의 E/W 사이클 모드 정보가 저장부에 저장될 수 있다.
주변 회로(120)는 고전압 발생기(121), 로우 디코더 어드레스 레지스터(122), 컬럼 디코더 어드레스 레지스터(123), 로우 디코더(124), 페이지 버퍼(125), 컬럼 디코더(126) 및 입출력 회로(127)를 포함한다.
고전압 발생기(121)는 메모리 셀 어레이(111)의 제반 동작 시 제어부(130)의 제어에 따라 다수의 동작 전압들을 생성하여 이를 로우 디코더(124) 및 페이지 버퍼(125) 등에 공급한다.
로우 디코더 어드레스 레지스터(122)는 입출력 회로(127)를 통하여 수신되는 어드레스 신호들 중 로우 어드레스 신호를 저장하고, 저장된 로우 어드레스 신호를 로우 디코더(124)로 전달한다.
컬럼 디코더 어드레스 레지스터(123)는 입출력 회로(127)를 통하여 수신되는 어드레스 신호들 중 컬럼 어드레스 신호를 저장하고, 저장된 컬럼 어드레스 신호를 컬럼 디코더(126)로 전달한다.
로우 디코더(124)는 로우 어드레스 신호에 응답하여 고전압 발생기(121)에서 생성된 다수의 동작 전압들을 다수의 워드라인(WL)들에 선택적으로 인가한다.
페이지 버퍼(125)는 다수의 비트라인(BL)들을 통해 메모리 셀 부(110)와 연결된다. 페이지 버퍼(125)는 프로그램 동작 시 외부로부터 입력된 프로그램 데이터를 임시 저장한 후 임시 저장된 데이터에 따라 다수의 비트라인(BL)들의 전위 레벨을 조절한다. 페이지 버퍼(125)는 리드 동작 시 메모리 셀 부(110)에 저장된 데이터를 리드하여 외부로 출력한다.
또한 페이지 버퍼(125)는 프로그램 동작 시 켐셀 어레이(112)에 저장된 E/W 사이클 모드 정보를 리드하여 제어부(130)로 출력한다.
컬럼 디코더(126)는 컬럼 어드레스 신호 신호에 응답하여 다수의 컬럼들 중 선택된 컬럼을 통해 페이지 버퍼(125)로 프로그램 데이터를 전송하거나, 페이지 버퍼(125)를 통해 리드된 데이터를 전송받는다.
입출력 회로(127)는 메모리 셀 어레이(111)의 제반 동작에 대한 동작 명령과 캠셀 어레이(112)에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 E/W 사이클 모드 정보를 선택하기 위한 E/W 사이클 모드 선택 명령을 함께 입력 받아 이를 제어부(130)로 전송한다. 또한 입출력 회로(127)는 프로그램 동작 시 프로그램 데이터와 어드레스 신호들을 전송 받고 리드 동작 시 리드된 데이터를 전송 받아 외부로 출력한다.
제어부(130)는 고전압 및 디코더 제어 로직(131), 마이크로 컨트롤러(132), ROM(133), 레지스터(134) 및 커맨드 인터페이스 로직(135)을 포함한다.
고전압 및 디코더 제어 로직(131)은 프로그램 및 리드 동작 시 프로그램 전압 또는 리드 전압 등과 같은 다수의 동작 전압을 생성하도록 고전압 발생기(121)를 제어한다. 고전압 및 디코더 제어 로직(131)은 고전압 발생기(121)에서 생성된 동작 전압들을 메모리 셀 부(110)로 인가하도록 로우 디코더(124)를 제어한다. 고전압 및 디코더 제어 로직(131)은 프로그램 및 리드 동작 시 다수의 컬럼들 중 선택된 컬럼을 통하여 데이터 전송 동작을 수행하도록 컬럼 디코더(126)를 제어한다.
마이크로 컨트롤러(132)는 커맨드 인터페이스 로직(135)으로부터 입력되는 동작 명령에 따라 메모리 셀 부(110)를 제어하기 위한 제어 신호를 출력한다.
본 발명의 실시 예에 따르면, 마이크로 컨트롤러(132)는 인터페이스 로직(135)으로부터 함께 입력되는 E/W 사이클 모드 선택 명령 및 동작 명령에 따라 제어 신호들을 출력한다. 마이크로 컨트롤러(132)는 E/W 사이클 모드 선택 명령에 따라 캠 셀 어레이(112)에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 E/W 사이클 모드 정보를 레지스터(134)에 저장하고, 레지스터(134)에 저장된 하나의 E/W 사이클 모드 정보 및 E/W 사이클 모드 선택 명령과 함께 입력된 동작 명령에 따라 메모리 셀 어레이(111)의 제반 동작을 수행하도록 고전압 및 디코더 제어 로직(131)을 제어한다.
ROM(133)은 반도체 메모리 장치(100)에 초기 전원이 입력될 때, 파워 온 리셋 동작, 캠 셀 어레이(112)의 리드 동작, 캠 셀 어레이(112)의 데이터 복원 동작 등의 알고리즘이 저장되고, 초기 동작에 필요한 옵션 정보 등이 저장된다.
레지스터(134)는 메모리 셀 부(110)에 저장된 데이터를 특정 명령에 따라 저장할 수 있다. 레지스터(134)는 제어부(130)에 포함된 것으로 설명하였으나, 제어부(130)의 외부에 배치될 수도 있다.
예시적으로, 레지스터(134)는 E/W 사이클 모드 선택 명령에 따라 캠 셀 어레이(112)에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 E/W 사이클 모드 정보를 저장할 수 있다.
커맨드 인터페이스 로직(135)은 칩 인에이블 신호(CE#), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 라이트 인에이블 신호(WE#), 리드 인에이블 신호(RE#), 레디 비지 신호(RB#), 입출력 회로(127)를 통해 입력되는 메모리 셀 어레이(111)의 제반 동작에 대한 동작 명령 및 E/W 사이클 모드 선택 명령을 입력받아 마이크로 컨트롤러(132)로 전송한다.
도 2는 도1의 켐셀 어레이와 제어부의 레지스터 간의 동작을 설명하기 위한 블럭도이다.
도 1 및 도 2를 참조하면, 켐셀 어레이(112)는 다수의 E/W 사이클 모드 정보(E/W 사이클 모드 1 내지 E/W 사이클 모드 N)가 저장될 수 있다. 다수의 E/W 사이클 모드 정보 각각은 설정된 E/W 사이클 임계값이 포함될 수 있다. E/W 사이클 모드 선택 명령이 입력되면, 제어부(130)는 캠 셀 어레이(112)에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 E/W 사이클 모드 정보를 선택적으로 리드하도록 페이지 버퍼(125)를 제어한다. 페이지 버퍼(125)에 의해 리드된 하나의 E/W 사이클 모드 정보는 컬럼 디코더(126) 및 입출력 회로(127)를 통해 레지스터(134)에 저장된다.
레지스터(134)는 하나의 E/W 사이클 모드 정보가 저장될 수 있다. 예를 들어, 새로운 E/W 사이클 모드 선택 명령이 입력될 경우, 캠 셀 어레이(112)에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 새로운 E/W 사이클 모드 정보가 선택되어 레지스터(134)에 저장될 수 있다. 즉, 레지스터(134)에 저장되었던 하나의 E/W 사이클 모드 정보가 새로운 E/W 사이클 모드 정보로 업데이트될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 순서를 설명하기 위한 순서도이다.
도 1 내지 도 3을 참조하면, 반도체 메모리 장치(100)에 외부로부터 E/W 사이클 모드 선택 명령과 동작 명령이 입력된다(S110). 이 때, E/W 사이클 모드 선택 명령과 동작 명령은 함께 입력될 수 있다. E/W 사이클 모드 선택 명령은 메모리 셀 부(110)의 켐 셀 어레이(112)에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 E/W 사이클 모드 정보를 선택하기 위한 명령이다. 동작 명령은 메모리 셀 부(110) 에 대한 제반 동작, 예를 들어 프로그램 또는 리드 동작을 수행하기 위한 명령이다. E/W 사이클 모드 선택 명령 및 동작 명령은 외부로부터 입출력 회로(127)를 통해 제어부(130)로 입력된다.
단계 'S110'의 동작 후 제어부(130)는 입력 받은 E/W 사이클 모드 선택 명령에 따라 캠 셀 어레이(112)에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 E/W 사이클 모드 정보를 선택하여 제어부(130)의 레지스터(134)에 저장한다(S120).
단계 'S120'의 동작 후 레지스터(134)에 저장된 E/W 사이클 모드 정보 및 동작 명령에 따라 메모리 셀 어레이(111)의 제반 동작이 수행된다(S130). 이 때, 레지스터(134)에 하나의 E/W 사이클 모드 정보가 저장된 후, 일련적으로 메모리 셀 어레이(111)의 제반 동작이 수행된다.
즉, 하나의 E/W 사이클 모드 정보가 레지스터(134)에 저장된 후, 반도체 메모리 장치(100)가 동작 명령을 다시 받고 메모리 셀 어레이(111)의 제반 동작을 수행하기 위한 디스차지(discharge) 동작 및 바이어스 셋업(bias setup)이 생략될 수 있다.
단계 'S130'의 동작 후 외부로부터 추가 동작 명령이 추가적으로 입력되고(S140), 추가 동작 명령에 따라 메모리 셀 어레이(111)의 새로운 제반 동작이 수행된다(S150). 동작 명령 및 추가 동작 명령의 입력 횟수의 합은 레지스터(134)에 저장된 하나의 E/W 사이클 모드 정보에 포함된 E/W 사이클 임계값에 대응한다. E/W 사이클 임계값은 설정에 따라 다를 수 있다. 동작 명령 및 추가 동작 명령의 입력 횟수의 합이 E/W 사이클 임계값에 도달하면 동작 명령 및 추가 동작 명령에 따라 연속적으로 수행 되었던 메모리 셀 어레이(111)의 제반 동작이 종료된다.
제반 동작이 종료되면 외부로부터 하드 리셋 명령이 반도체 메모리 장치(100)에 입력되고 외부로부터 새로운 E/W 사이클 모드 선택 명령이 새로운 동작 명령과 함께 입력될 수 있다. 새로운 E/W 사이클 모드 선택 명령이 입력될 경우, 캠 셀 어레이(112)에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 새로운 E/W 사이클 모드 정보가 레지스터(134)에 저장될 수 있다. 즉, 레지스터(134)에 저장되었던 하나의 E/W 사이클 모드 정보가 새로운 E/W 사이클 모드 정보로 업데이트될 수 있다.
이 후 레지스터(134)에 저장된 하나의 새로운 E/W 사이클 모드 정보 및 새로운 동작 명령에 따라 메모리 셀 어레이(111)의 새로운 제반 동작이 수행된다. 이 후에 동작은 앞서 기술된 동작 방법과 동일하므로 중복되는 설명은 생략한다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 수행하는 동안의 레디비지 신호를 나타내는 도면이다.
도 3 및 도 4를 참조하면, 외부로부터 하드 리셋(Hard reset) 명령이 입력된 후, 반도체 메모리 장치(100)는 비지(Busy) 상태가 유지된다. 외부로부터 E/W 사이클 모드 선택 명령 및 동작 명령이 함께 입력되면, 메모리 셀 부(110)는 t1 시간 동안 비지 상태가 유지된다. t1 시간 동안 캠 셀 어레이(112)에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 새로운 E/W 사이클 모드 정보가 레지스터(134)에 저장되는 리드 동작이 수행된 후, 일련적으로 메모리 셀 어레이(111)에 대한 제반 동작이 수행된다. t1 시간 동안의 비지 상태가 끝나면 외부로부터 추가 동작 명령이 반도체 메모리 장치(100)에 입력된다. 이후에 t2 시간 동안 추가 동작 명령과 레지스터(134)에 저장된 E/W 사이클 모드 정보에 따라 메모리 셀 어레이(111)의 제반 동작이 수행된다. 이 때 메모리 셀 부(110)는 비지 상태가 유지된다. 이 후 외부로부터 다수의 추가 동작 명령이 반도체 메모리 장치(100)에 연속적으로 입력될 수 있다. 다수의 추가 동작 명령에 따라 메모리 셀 어레이(111)에 대한 제반 동작이 연속적으로 수행된다. 동작 명령 및 추가 동작 명령의 입력 횟수의 합은 레지스터(134)에 저장된 하나의 E/W 사이클 모드 정보에 포함된 E/W 사이클 임계값에 대응한다. E/W 사이클 임계값은 설정에 따라 다를 수 있다. 동작 명령 및 추가 동작 명령의 입력 횟수의 합이 E/W 사이클 임계값에 도달하면 동작 명령 및 추가 동작 명령에 따라 연속적으로 수행 되었던 메모리 셀 어레이(111)의 제반 동작이 종료된다.
메모리 셀 어레이(111)에 대한 제반 동작이 종료되면 하드 리셋 명령이 반도체 메모리 장치(100)에 다시 입력되고, 외부로부터 새로운 E/W 사이클 모드 선택 명령이 새로운 동작 명령과 함께 입력될 수 있다. 새로운 E/W 사이클 모드 선택 명령이 입력될 경우, 캠 셀 어레이(112)에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 새로운 E/W 사이클 모드 정보가 레지스터(134)에 저장될 수 있다. 즉, 레지스터(134)에 저장되었던 하나의 E/W 사이클 모드 정보가 새로운 E/W 사이클 모드 정보로 업데이트될 수 있다.
이 후에 하나의 새로운 E/W 사이클 모드 정보 및 새로운 동작 명령에 따라 메모리 셀 어레이(111)의 새로운 제반 동작이 수행된다. 이 후에 동작은 앞서 기술된 동작 방법과 동일하므로 중복되는 설명은 생략된다.
이와 같은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 E/W 사이클 모드 선택 명령 및 동작 명령이 함께 입력될 수 있다. E/W 사이클 모드 선택 명령에 따라 레지스터(134)에 하나의 E/W사이클 모드가 저장되어 레지스터의 용량을 감소시킬 수 있으며, 레지스터(134)에 저장된 하나의 E/W 사이클 모드 정보가 레지스터(134)에 저장된 후, 일련적으로 입력되는 동작 명령에 따라 메모리 셀 어레이(111)에 대한 다수의 제반 동작이 수행되므로 반도체 메모리 장치(100)의 동작 시간이 감소될 수 있다.
도 5는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 5를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치와 동일하며 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 메모리 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 6은 도 5의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 6을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 6에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 5를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 7은 도 6를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 7을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 7에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 7에서, 도 6을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나 메모리 시스템(2000)은 도 5를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 5 및 도 6을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 반도체 메모리 장치 110 : 메모리 셀 부
111 : 메모리 셀 어레이 112 : 캠 셀 어레이
120 : 주변회로 121 : 고전압 발생기
122 : 로우 디코더 어드레스 레지스터
123 : 컬럼 디코더 어드레스 레지스터
124 : 로우 디코더 125 : 페이지 버퍼
126 : 컬럼 디코더 127 : 입출력 회로
130 : 제어부 131 : 고전압 및 디코더 제어로직
132 : 마이크로 컨트롤러 133 : ROM
134 : 레지스터 135 : 커맨드 인터페이스 로직

Claims (20)

  1. 메모리 셀 어레이 및 캠 셀 어레이를 포함하는 메모리 셀 부가 제공되는 단계;
    외부로부터 E/W 사이클 모드 선택 명령 및 동작 명령이 입력되는 단계;
    상기 E/W 사이클 모드 선택 명령에 따라 상기 캠 셀 어레이에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 E/W 사이클 모드 정보가 선택되어 레지스터에 저장되는 단계;
    상기 레지스터에 저장된 상기 하나의 E/W 사이클 모드 정보 및 상기 동작 명령에 따라 상기 메모리 셀 어레이에 대한 제반 동작이 수행되는 단계; 및
    상기 제반 동작 수행 후, 상기 외부로부터 추가 동작 명령이 추가적으로 입력될 경우, 상기 하나의 E/W 사이클 모드 정보 및 상기 추가 동작 명령에 따라 상기 메모리 셀 어레이에 대한 새로운 제반 동작이 수행되는 단계를 포함하며,
    상기 동작 명령 및 상기 추가 동작 명령의 입력 횟수의 합이 상기 하나의 E/W 사이클 모드 정보에 포함된 E/W 사이클 임계 값만큼 입력되는 반도체 메모리 장치의 동작 방법.
  2. 삭제
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 동작 명령 및 상기 추가 동작 명령의 입력 횟수의 합이 상기 E/W 사이클 임계 값에 도달하면 상기 외부로부터 하드 리셋 명령이 입력되는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 하드 리셋 명령이 입력된 후, 상기 외부로부터 새로운 E/W 사이클 모드 선택 명령이 입력되는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 새로운 E/W 사이클 모드 선택 명령이 입력될 경우, 새로운 동작 명령이 함께 입력되고, 상기 새로운 E/W 사이클 모드 선택 명령에 따라 상기 캠 셀 어레이에 저장된 상기 다수의 E/W 사이클 모드 정보들 중 하나의 새로운 E/W 사이클 모드 정보를 상기 레지스터에 저장하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  7. 메모리 셀 어레이;
    다수의 E/W 사이클 모드 정보가 저장된 제1 저장부;
    상기 메모리 셀 어레이에 대한 제반 동작을 수행하기 위한 주변 회로;
    상기 제1 저장부에 저장된 상기 다수의 E/W 사이클 모드 정보 중 선택된 하나의 E/W 사이클 모드 정보를 저장하기 위한 제2 저장부; 및
    외부로부터 입력되는 E/W 사이클 모드 선택 명령에 따라 상기 제1 저장부에 저장된 상기 다수의 E/W 사이클 모드 정보 중 상기 하나의 E/W 사이클 모드 정보를 상기 제2 저장부에 저장한 후, 상기 제2 저장부에 저장된 상기 하나의 E/W 사이클 모드 정보 및 동작 명령에 따라 상기 메모리 셀 어레이의 상기 제반 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어부를 포함하며,
    상기 제어부는 상기 E/W 사이클 모드 선택 명령과 함께 입력되는 상기 동작 명령에 따라 상기 주변 회로를 제어하고, 상기 메모리 셀 어레이의 상기 제반 동작이 수행된 후 추가 동작 명령이 추가적으로 입력될 경우, 상기 제1 저장부에 저장된 상기 하나의 E/W 사이클 모드 정보 및 상기 추가 동작 명령에 따라 상기 메모리 셀 어레이에 대한 새로운 제반 동작이 수행되도록 상기 주변 회로를 제어하며,
    상기 하나의 E/W 사이클 모드 정보는 E/W 사이클 임계값을 포함하고, 상기 동작 명령 및 상기 추가 동작 명령의 입력 횟수의 합이 상기 E/W 사이클 임계값에 도달하면 상기 외부로부터 하드 리셋 명령이 입력되는 반도체 메모리 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 하드 리셋 명령이 입력된 후, 상기 외부로부터 새로운 E/W 사이클 모드 선택 명령과 함께 새로운 동작 명령이 입력되는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 제어부는
    상기 새로운 E/W 사이클 모드 선택 명령이 입력되면, 상기 새로운 E/W 사이클 모드 선택 명령에 따라 상기 제1 저장부에 저장된 상기 다수의 E/W 사이클 모드 정보들 중 하나의 새로운 E/W 사이클 모드 정보를 상기 제2 저장부에 저장하는 반도체 메모리 장치.
  13. 메모리 셀 어레이 및 캠 셀 어레이를 포함하는 메모리 셀 부;
    상기 메모리 셀 어레이에 대한 제반 동작을 수행하기 위한 주변 회로; 및
    외부로부터 입력되는 E/W 사이클 모드 선택 명령에 따라 상기 캠 셀 어레이에 저장된 다수의 E/W 사이클 모드 정보 중 하나의 E/W 사이클 모드 정보를 레지스터에 저장하고, 상기 레지스터에 저장된 상기 하나의 E/W 사이클 모드 정보 및 상기 E/W 사이클 모드 선택 명령과 함께 입력된 동작 명령에 따라 상기 메모리 셀 어레이의 상기 제반 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어부를 포함하며,
    상기 제어부는 상기 하나의 E/W 사이클 모드 정보가 상기 레지스터에 저장된 후, 상기 메모리 셀 어레이의 상기 제반 동작이 수행되도록 상기 주변 회로를 제어하고, 상기 메모리 셀 어레이의 상기 제반 동작이 수행된 후, 상기 외부로부터 추가 동작 명령이 추가적으로 입력될 경우, 상기 하나의 E/W 사이클 모드 정보 및 상기 추가 동작 명령에 따라 상기 메모리 셀 어레이에 대한 새로운 제반 동작이 수행되도록 상기 주변 회로를 제어하며,
    상기 하나의 E/W 사이클 모드 정보는 E/W 사이클 임계값을 포함하고, 상기 동작 명령 및 상기 추가 동작 명령의 입력 횟수의 합이 상기 E/W 사이클 임계값에 도달하면 상기 외부로부터 하드 리셋 명령이 입력되는 반도체 메모리 장치.
  14. 삭제
  15. 삭제
  16. 삭제
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 동작 명령 및 상기 추가 동작 명령의 입력 횟수의 합은 상기 E/W 사이클 임계값보다 작거나 같은 반도체 메모리 장치.
  18. 삭제
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 하드 리셋 명령이 입력된 후, 상기 외부로부터 새로운 E/W 사이클 모드 선택 명령과 함께 새로운 동작 명령이 입력되는 반도체 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 상기 제어부는
    상기 새로운 E/W 사이클 모드 선택 명령이 입력되면, 상기 새로운 E/W 사이클 모드 선택 명령에 따라 상기 캠 셀 어레이에 저장된 상기 다수의 E/W 사이클 모드 정보들 중 하나의 새로운 E/W 사이클 모드 정보를 상기 레지스터에 저장하는 반도체 메모리 장치.
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