KR20100115121A - 반도체 소자의 레지스터 회로 - Google Patents

반도체 소자의 레지스터 회로 Download PDF

Info

Publication number
KR20100115121A
KR20100115121A KR1020090033677A KR20090033677A KR20100115121A KR 20100115121 A KR20100115121 A KR 20100115121A KR 1020090033677 A KR1020090033677 A KR 1020090033677A KR 20090033677 A KR20090033677 A KR 20090033677A KR 20100115121 A KR20100115121 A KR 20100115121A
Authority
KR
South Korea
Prior art keywords
data
register
registers
word line
line
Prior art date
Application number
KR1020090033677A
Other languages
English (en)
Inventor
민민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090033677A priority Critical patent/KR20100115121A/ko
Publication of KR20100115121A publication Critical patent/KR20100115121A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

본 발명은 반도체 소자의 레지스터 회로에 관한 것으로, 다수의 레지스터들이 워드라인에 연결된 레지스터부와, 반도체 소자의 라이트 또는 리드 동작시 상기 워드라인을 활성화시키는 디코더부, 및 상기 다수의 레지스터들의 데이터 라인과 다수의 데이터 제어 라인 사이에 연결되고, 라이트 신호 또는 리드 신호에 응답하여 다수의 상기 데이터 라인과 다수의 데이터 제어 라인을 각각 연결하는 데이터 입출력부를 포함하며, 상기 다수의 레지스터들 각각은 상기 라이트 또는 리드 동작시 동일한 데이터 라인을 이용하여 데이터를 입력 받거나 출력하는 반도체 소자의 레지스터 회로를 개시한다.
레지스터, RAM, 집적도

Description

반도체 소자의 레지스터 회로{A register circuit of semiconductor device}
본 발명은 반도체 소자의 레지스터 회로에 관한 것으로, 집적도를 상승시킨 반도체 소자의 레지스터 회로에 관한 것이다.
일반적으로, 반도체 소자의 동작 속도는 계속해서 빨라진다. 많은 집적회로들은 입력 데이터를 래치하기 위한 입력 회로들을 포함한다. 예를 들어, 많은 반도체 장치들은시스템 클럭과 동기하여 입력 데이터를 래치하는 "동기" 장치이다. 게다가, 많은 집적 회로들은 시스템 클럭에 응답해서 출력 데이터를 래치하는 출력 회로들을 포함할 수 있다. 또한, 몇몇 집적 회로들은 시스템 클럭에 응답해서 데이터를 래치 및/또는 시프트할 수 있는 중간 파이프라인부를 가진다.
반도체 소자 중 불휘발성 메모리 장치는 다수의 메모리 셀이 워드라인 및 비트라인 단위로 묶여 메모리 셀 어레이를 구성한다. 이러한 불휘발성 메모리 장치는 메인 셀 어레이(main cell array), 리던던시 셀 어레이(redundancy cell array), 코드 저장 메모리(Code Address Memory: 이하, 캠(CAM)이라 함) 셀 어레이로 구성 된다. 메인 셀 어레이는 프로그램 및 소거등을 실시하기 위한 메모리 셀들로 구성되고, 리던던시 셀 어레이는 메인 셀 어레이의 불량 셀을 리페어하기 위한 셀들로 구성되며, 캠셀 어레이는 정상 셀 또는 불량 셀의 정보를 저장하기 위한 셀들로 구성된다.
따라서, 불휘발성 메모리 장치는 레지스터에 불휘발성 메모리 장치의 동작 모드에 대한 정보를 저장하고 있는데, 이는 동작시 캠셀 어레이에 저장된 데이터를 독출하여 레지스터에 저장하여 새롭게 갱신된다.
도 1은 일반적인 반도체 소자의 레지스터 회로를 나타내는 구성도이다.
도 1을 참조하면, 반도체 소자의 레지스터 회로는 캠셀 데이터에 대응하는 데이터를 저장할 수 있는 다수의 레지스터를 포함하는 제1 내지 제n 레지스터 그룹으로 구성된 레지스터부(10), 캠셀에서 독출된 데이터 값에 따른 제어 신호(DATALOAD, 및 DATALOAD_N)를 레지스터부(10)에 출력하는 제어부(20), 어드레스 신호(ADD)와 제1 독출 또는 제1 라이트 신호(READ1 또는 WRITE1)에 응답하여 제1 내지 제n 레지스터 그룹의 레지스터의 독출 라인을 입출력 라인과 연결하는 컬럼 디코더(30), 및 제2 독출 또는 제2 라이트 신호(READ2 또는 WRITE2)에 응답하여 입출력 라인과 데이터 제어 라인(CTLBUS)을 연결하여 데이터를 전송하는 드라이버 회로(40)를 포함한다.
상술한 종래 기술에 따른 반도체 소자의 레지스터 회로는 각각의 레지스터가 데이터를 저장하기 위한 래치와 래치된 데이터를 독출하기 위한 배선 라인, 또한 데이터를 저장하기 위한 배선 라인이 각각 구별되도록 구성된다.
상술한 구성에 따라 배선 라인들을 형성하기 위한 레이아웃(LAYOUT)이 넓은 면적을 요구한다. 따라서 이와 같은 레지스터 회로는 집적도가 떨어져서 메모리 소자의 용량이 커짐에 따라서 더 많은 레이 아웃 면적을 차지한다.
본 발명이 이루고자 하는 기술적 과제는 캠셀의 데이터에 대응하는 데이터를 저장하는 레지스터가 데이터 저장 및 데이터 출력을 하는 배선 라인을 공용으로 사용하는 구조로 구현하여 반도체 소자의 집적도를 향상시킬 수 있는 반도체 소자의 레지스터 회로를 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 레지스터 회로는 다수의 레지스터들이 워드라인에 연결된 레지스터부와, 반도체 소자의 라이트 또는 리드 동작시 상기 워드라인을 활성화시키는 디코더부, 및 상기 다수의 레지스터들의 데이터 라인과 다수의 데이터 제어 라인 사이에 연결되고, 라이트 신호 또는 리드 신호에 응답하여 다수의 상기 데이터 라인과 다수의 데이터 제어 라인을 각각 연결하는 데이터 입출력부를 포함하며, 상기 다수의 레지스터들 각각은 상기 라이트 또는 리드 동작시 동일한 데이터 라인을 이용하여 데이터를 입력 받거나 출력한다.
상기 레지스터부는 다수의 레지스터 그룹을 포함하며, 상기 다수의 레지스터 그룹 각각은 다수의 레지스터 페이지를 포함하며, 상기 다수의 페지스터 페이지는 상기 다수의 레지스터들이 하나의 워드라인에 연결된다.
상기 다수의 레지스터들 각각은 제1 및 제2 노드 사이에 연결되어 데이터를 임시 저장하는 래치와, 상기 제1 노드와 제1 데이터 라인 사이에 연결되고 상기 워 드라인의 전위에 따라 구동되는 제1 트랜지스터, 및 상기 제2 노드와 제2 데이터 라인 사이에 연결되고 상기 워드라인의 전위에 따라 구동되는 제2 트랜지스터를 포함한다.
상기 제1 데이터 라인 및 제2 데이터 라인은 서로 반전된 데이터 신호를 상기 다수의 레지스터 또는 상기 데이터 입출력부로 전송한다.
상기 디코더부는 어드레스 신호와 워드라인 인에이블 신호에 응답하여 디코딩 신호를 출력하는 프리 디코더, 및 상기 디코딩 신호와 상기 어드레스 신호에 응답하여 다수의 워드라인 중 선택된 워드라인을 활성화시킨다.
상기 데이터 입출력부는 다수의 드라이버를 포함하며, 상기 다수의 드라이버 각각은 상기 다수의 데이터 라인 중 어느 하나를 상기 다수의 데이터 제어 라인 중 어느 하나에 연결한다.
본 발명의 일실시 예에 따르면, 캠셀의 데이터에 대응하는 데이터를 저장하는 레지스터가 데이터 저장 및 데이터 출력을 하는 배선 라인을 공용으로 사용하는 구조로 구현하여 반도체 소자의 집적도를 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시 예에 따른 반도체 소자의 레지스터 회로를 나타내는 구성도이다.
도 2를 참조하면, 반도체 소자의 레지스터 회로는 디코더부(100), 레지스터부(200), 및 데이터 입출력부(300)를 포함한다.
디코더부(100)는 프리 디코더(110), 및 제1 디코더(121) 내지 제n 디코더(122)를 포함하는 로컬 디코더(120)를 포함한다.
프리디코더(110)는 레지스터 회로의 라이트(WRITE) 동작 및 리드(READ) 동작시 인가되는 워드라인 인에이블 신호(WLEN)와 어드레스 신호(ADD<6:0>)에 응답하여 제1 디코더(121) 내지 제n 디코더(122)에 디코딩 신호를 출력한다.
제1 디코더(121) 내지 제n 디코더(122)는 어드레스 신호(ADD<2:0>)에 응답하여 프리디코더(110)에서 출력된 디코딩 신호에 응답하여 레지스터부(200)에 연결된 다수의 워드라인(WL<m:0>) 중 선택된 워드라인을 인에이블시킨다.
어드레스 신호(ADD<6:0>) 중 어드레스 신호(ADD<6:3>)는 제1 디코더(121) 내지 제n 디코더(122) 중 선택된 디코더를 활성화시키기 위한 신호이며, 어드레스 신호(ADD<2:0>)는 선택된 디코더의 워드 라인(WL)을 활성화시킨다.
레지스터부(200)는 제1 내지 제n 레지스터 그룹(210 내지 220)을 포함한다. 제1 내지 제n 레지스터 그룹(210 내지 220)은 서로 동일한 구조이므로 제n 레지스터 그룹(220)을 일예로 설명한다.
제n 레지스터 그룹(220)은 다수의 워드라인(WL<m:0>)에 각각 연결된 레지스터 페이지(221 내지 222)를 포함한다. 레지스터 페이지 각각은 다수의 레지스터를 포함하며, 다수의 레지스터 각각은 레지스터 회로의 라이트 동작 및 리드 동작시 제1 및 제2 데이터를 입력받거나 출력하는 제1 데이터 라인(DAT) 및 제2 데이터 라인(DAT0)과 연결된다.
즉, 하나의 레지스터 페이지(221)는 다수의 레지스터를 포함하며, 하나의 레지스터는 다수의 레지스터의 수만큼의 제1 데이터 라인(DAT) 및 제2 데이터 라인(DAT0)과 연결된다.
데이터 입출력부(300)는 다수의 드라이버(310)를 포함한다. 다수의 드라이버(310) 각각은 하나의 제1 데이터 라인(DAT) 및 제2 데이터 라인(DAT0)과 연결되고, 레지스터 회로의 라이트 동작 및 리드 동작시 라이트 신호(WRITE) 및 리드 신호(READ)에 응답하여 데이터 제어 라인(CTLBUS)을 통해 전송된 캠셀 데이터를 제1 데이터 라인(DAT) 및 제2 데이터 라인(DAT0)을 통해 각각의 레지스터로 전송하거나, 제1 데이터 라인(DAT) 및 제2 데이터 라인(DAT0)을 통해 레지스터에 저장된 데이터를 데이터 제어 라인(CTLBUS)으로 전송한다. 이때 제1 데이터 라인(DAT) 및 제2 데이터 라인(DAT0)은 항상 서로 반대 로직 레벨을 갖는 데이터 신호를 전송한다.
도 3은 본 발명의 일실시 예에 따른 레지스터 페이지(221)를 나타내는 상세 회로도이다.
다수의 레지스터 페이지는 그 구조가 서로 동일하므로 레지스터 페이지(221)를 일예로 설명하도록 한다.
레지스터 페이지(221)는 다수의 레지스터(221<0> 내지 221<k>)를 포함한다. 다수의 레지스터(221<0> 내지 221<k>)는 구조가 서로 동일하므로 레지스터(221<0>)를 일예로 설명하도록 한다.
레지스터(221<0>)는 다수의 NMOS 트랜지스터(N1 및 N2) 및 래치(LAT)를 포함한다. NMOS 트랜지스터(N1)는 래치(LAT)의 제1 노드(Q)와 제1 데이터 라인(DAT) 사이에 연결되고, 게이트 인가되는 워드라인 신호에 응답하여 제1 노드(Q)와 제1 데이터 라인(DAT)을 연결한다. NMOS 트랜지스터(N2)는 래치(LAT)의 제2 노드(Qb)와 제2 데이터 라인(DAT0) 사이에 연결되고, 게이트 인가되는 워드라인 신호에 응답하여 제2 노드(Qb)와 제2 데이터 라인(DAT0)을 연결한다. 래치(LAT)는 제1 노드(Q) 및 제2 노드(Qb) 사이에 역방향 병렬 연결된 제1 및 제2 인버터(IV1 및 IV2)를 포함한다.
따라서 레지스터(221<0>)는 라이트 동작시 워드라인(WL)이 활성화되어 NMOS 트랜지스터(N1 및 N2)이 턴온되면, 제1 및 제2 데이터 라인(DAT, 및 DAT0)을 통해 저송되는 입력 데이터가 래치(LAT)에 저장된다. 또한 리드 동작시에는 워드라인(WL)이 활성화되어 NMOS 트랜지스터(N1 및 N2)이 턴온되면, 래치(LAT)에 저장된 데이터가 제1 및 제2 데이터 라인(DAT, 및 DAT0)을 통해 출력된다.
도 4는 본 발명의 일실시 예에 따른 반도체 소자의 레지스터 회로의 리드 동 작을 설명하기 위한 신호들의 타이밍도인다.
도 2 내지 도 4를 참조하여 본 발명의 일실시 예에 따른 반도체 소자의 레지스터 회로의 리드 동작을 설명하면 다음과 같다.
먼저 워드라인 인에이블 신호(WLEN)와 다수의 어드레스 신호(ADD<6:0>)가 인가되면 프리 디코더(110)는 제1 디코더(121) 내지 제n 디코더(122) 중 선택된 디코더에 디코딩 신호를 출력한다. 제1 디코더(121) 내지 제n 디코더(122) 중 선택된 디코더는 어드레스 신호(ADD<2:0>) 및 프리 디코더(110)에서 출력된 디코딩 신호에 응답하여 다수의 워드라인(WL<m:0>) 중 선택된 워드라인을 하이 레벨로 인에이블시킨다.
리드 동작시 인에이블되는 리드 신호(READ)에 응답하여 데이터 입출력부(300)는 다수의 데이터 제어 라인(CTLBUS)을 다수의 제1 데이터 라인(DA) 및 제2 데이터 라인(DAT0) 쌍과 연결한다.
선택된 워드라인과 연결된 레지스터 페이지(예를 들어 레지스터 페이지(221))의 다수의 레지스터(221<0> 내지 221<k>) 각각은 활성화된 워드라인(WL)에 응답하여 래치(LAT)의 제1 노드(Q) 및 제2 노드(Qb)가 제1 데이터 라인(DA) 및 제2 데이터 라인(DAT0)과 각각 연결된다.
따라서, 래치(LAT)에 저장된 데이터는 제1 데이터 라인(DA) 및 제2 데이터 라인(DAT0)을 통해 데이터 입출력부(300)으로 출력된다. 데이터 입출력부(300)는 다수의 제1 데이터 라인(DA) 및 제2 데이터 라인(DAT0) 쌍으로 부터 전송된 출력 데이터들을 다수의 데이터 제어 라인(CTLBUS) 각각에 전송하여 출력한다.
도 5는 본 발명의 일실시 예에 따른 반도체 소자의 레지스터 회로의 라이트 동작을 설명하기 위한 신호들의 타이밍도인다.
도 2, 도3 및 도 5를 참조하여, 본 발명의 일실시 예에 따른 반도체 소자의 레지스터 회로의 라이트 동작을 설명하면 다음과 같다.
먼저 워드라인 인에이블 신호(WLEN)와 다수의 어드레스 신호(ADD<6:0>)가 인가되면 프리 디코더(110)는 제1 디코더(121) 내지 제n 디코더(122) 중 선택된 디코더에 디코딩 신호를 출력한다. 제1 디코더(121) 내지 제n 디코더(122) 중 선택된 디코더는 어드레스 신호(ADD<2:0>) 및 프리 디코더(110)에서 출력된 디코딩 신호에 응답하여 다수의 워드라인(WL<m:0>) 중 선택된 워드라인을 하이 레벨로 인에이블시킨다.
라이트 동작시 인에이블되는 라이트 신호(WRITE)에 응답하여 데이터 입출력부(300)는 다수의 데이터 제어 라인(CTLBUS)을 다수의 제1 데이터 라인(DA) 및 제2 데이터 라인(DAT0) 쌍과 연결한다.
선택된 워드라인과 연결된 레지스터 페이지(예를 들어 레지스터 페이지(221))의 다수의 레지스터(221<0> 내지 221<k>) 각각은 활성화된 워드라인(WL)에 응답하여 래치(LAT)의 제1 노드(Q) 및 제2 노드(Qb)가 제1 데이터 라인(DA) 및 제2 데이터 라인(DAT0)과 각각 연결된다.
따라서, 다수의 데이터 제어 라인(CTLBUS)을 통해 다수의 제1 데이터 라인(DA) 및 제2 데이터 라인(DAT0) 쌍으로 부터 전송된 입력 데이터들은 다수의 레 지스터(221<0> 내지 221<k>)의 각 래치(LAT)에 저장된다.
상술한 것과 같이 본 발명의 일실시 예에 따른 반도체 소자의 레지스터 회로는 다수의 레지스터에 입력 데이터를 전송하는 데이터 라인과 레지스터에 저장된 데이터를 출력하는 데이터 라인을 공용으로 사용하여 집적도를 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 반도체 소자의 레지스터 회로를 나타내는 구성도이다.
도 2는 본 발명의 일실시 예에 따른 반도체 소자의 레지스터 회로를 나타내는 구성도이다.
도 3은 본 발명의 일실시 예에 따른 레지스터 페이지(221)를 나타내는 상세 회로도이다.
도 4는 본 발명의 일실시 예에 따른 반도체 소자의 레지스터 회로의 리드 동작을 설명하기 위한 신호들의 타이밍도인다.
도 5는 본 발명의 일실시 예에 따른 반도체 소자의 레지스터 회로의 라이트 동작을 설명하기 위한 신호들의 타이밍도인다.
<도면의 주요 부분에 대한 부호 설명>
100 : 디코더부 200 : 레지스터부
300 : 데이터 입출력부

Claims (13)

  1. 다수의 레지스터들이 워드라인에 연결된 레지스터부;
    반도체 소자의 라이트 또는 리드 동작시 상기 워드라인을 활성화시키는 디코더부; 및
    상기 다수의 레지스터들의 데이터 라인과 다수의 데이터 제어 라인 사이에 연결되고, 라이트 신호 또는 리드 신호에 응답하여 다수의 상기 데이터 라인과 다수의 데이터 제어 라인을 각각 연결하는 데이터 입출력부를 포함하며,
    상기 다수의 레지스터들 각각은 상기 라이트 또는 리드 동작시 동일한 데이터 라인을 이용하여 데이터를 입력 받거나 출력하는 반도체 소자의 레지스터 회로.
  2. 제 1 항에 있어서,
    상기 레지스터부는 다수의 레지스터 그룹을 포함하며, 상기 다수의 레지스터 그룹 각각은 다수의 레지스터 페이지를 포함하며, 상기 다수의 페지스터 페이지는 상기 다수의 레지스터들이 하나의 워드라인에 연결된 반도체 소자의 레지스터 회로.
  3. 제 1 항에 있어서,
    상기 다수의 레지스터들 각각은
    제1 및 제2 노드 사이에 연결되어 데이터를 임시 저장하는 래치;
    상기 제1 노드와 제1 데이터 라인 사이에 연결되고 상기 워드라인의 전위에 따라 구동되는 제1 트랜지스터; 및
    상기 제2 노드와 제2 데이터 라인 사이에 연결되고 상기 워드라인의 전위에 따라 구동되는 제2 트랜지스터를 포함하는 반도체 소자의 레지스터 회로.
  4. 제 3 항에 있어서,
    상기 제1 데이터 라인 및 제2 데이터 라인은 서로 반전된 데이터 신호를 상기 다수의 레지스터 또는 상기 데이터 입출력부로 전송하는 반도체 소자의 레지스터 회로.
  5. 제 1 항에 있어서,
    상기 디코더부는 어드레스 신호와 워드라인 인에이블 신호에 응답하여 디코딩 신호를 출력하는 프리 디코더; 및
    상기 디코딩 신호와 상기 어드레스 신호에 응답하여 다수의 워드라인 중 선택된 워드라인을 활성화시키는 로컬 디코더를 포함하는 반도체 소자의 레지스터 회로.
  6. 제 1 항에 있어서,
    상기 데이터 입출력부는 다수의 드라이버를 포함하며, 상기 다수의 드라이버 각각은 상기 다수의 데이터 라인 중 어느 하나를 상기 다수의 데이터 제어 라인 중 어느 하나에 연결하는 반도체 소자의 레지스터 회로.
  7. 다수의 레지스터들이 워드라인에 연결된 레지스터부;
    반도체 소자의 라이트 또는 리드 동작시 상기 워드라인을 활성화시키는 디코더부; 및
    상기 다수의 레지스터들의 데이터 라인과 다수의 데이터 제어 라인 사이에 연결되고, 다수의 상기 데이터 라인과 다수의 데이터 제어 라인을 각각 연결하여 입력 데이터를 상기 레지스터부에 전송하거나, 상기 레지스터부에 저장된 데이터를 상기 다수의 데이터 제어 라인으로 출력하는 데이터 입출력부를 포함하는 반도체 소자의 레지스터 회로.
  8. 제 7 항에 있어서,
    상기 다수의 레지스터들의 각각의 데이터 라인들은 상기 라이트 동작시 입력 데이터를 전송받고, 상기 리드 동작시 상기 다수의 레지스터들에 저장된 데이터를 출력하는 반도체 소자의 레지스터 회로.
  9. 제 7 항에 있어서,
    상기 레지스터부는 다수의 레지스터 그룹을 포함하며, 상기 다수의 레지스터 그룹 각각은 다수의 레지스터 페이지를 포함하며, 상기 다수의 페지스터 페이지는 상기 다수의 레지스터들이 하나의 워드라인에 연결된 반도체 소자의 레지스터 회로.
  10. 제 7 항에 있어서,
    상기 다수의 레지스터들 각각은
    제1 및 제2 노드 사이에 연결되어 데이터를 임시 저장하는 래치;
    상기 제1 노드와 제1 데이터 라인 사이에 연결되고 상기 워드라인의 전위에 따라 구동되는 제1 트랜지스터; 및
    상기 제2 노드와 제2 데이터 라인 사이에 연결되고 상기 워드라인의 전위에 따라 구동되는 제2 트랜지스터를 포함하는 반도체 소자의 레지스터 회로.
  11. 제 10 항에 있어서,
    상기 제1 데이터 라인 및 제2 데이터 라인은 서로 반전된 데이터 신호를 상기 다수의 레지스터 또는 상기 데이터 입출력부로 전송하는 반도체 소자의 레지스터 회로.
  12. 제 7 항에 있어서,
    상기 디코더부는 어드레스 신호와 워드라인 인에이블 신호에 응답하여 디코딩 신호를 출력하는 프리 디코더; 및
    상기 디코딩 신호와 상기 어드레스 신호에 응답하여 다수의 워드라인 중 선택된 워드라인을 활성화시키는 로컬 디코더를 포함하는 반도체 소자의 레지스터 회로.
  13. 제 7 항에 있어서,
    상기 데이터 입출력부는 다수의 드라이버를 포함하며, 상기 다수의 드라이버 각각은 상기 다수의 데이터 라인 중 어느 하나를 상기 다수의 데이터 제어 라인 중 어느 하나에 연결하는 반도체 소자의 레지스터 회로.
KR1020090033677A 2009-04-17 2009-04-17 반도체 소자의 레지스터 회로 KR20100115121A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090033677A KR20100115121A (ko) 2009-04-17 2009-04-17 반도체 소자의 레지스터 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090033677A KR20100115121A (ko) 2009-04-17 2009-04-17 반도체 소자의 레지스터 회로

Publications (1)

Publication Number Publication Date
KR20100115121A true KR20100115121A (ko) 2010-10-27

Family

ID=43134090

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090033677A KR20100115121A (ko) 2009-04-17 2009-04-17 반도체 소자의 레지스터 회로

Country Status (1)

Country Link
KR (1) KR20100115121A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170097990A (ko) * 2016-02-19 2017-08-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170097990A (ko) * 2016-02-19 2017-08-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법

Similar Documents

Publication Publication Date Title
US7738308B2 (en) Memory row and column redundancy
US7580320B2 (en) Multi-port memory device
US7821812B2 (en) Low-power DRAM and method for driving the same
US8437209B2 (en) Integrated circuit
CN110890118B (zh) 半导体存储器装置和具有其的存储器系统
CN110415755B (zh) 动态随机存取存储器器件和存储器系统
US7596049B2 (en) Semiconductor memory device with a plurality of bank groups each having a plurality of banks sharing a global line group
US7016255B2 (en) Multi-port memory device
US12009055B2 (en) Far end driver for memory clock
CN111192610B (zh) 半导体器件
JP2012109021A (ja) 識別情報を有するメモリ装置
KR100521048B1 (ko) 슈도 스태틱램의 동작모드 제어방법 및 제어회로, 이를구비한 슈도 스태틱램 및 그의 동작모드 수행방법
KR100582357B1 (ko) 로우디코딩을 효율적으로 할 수 있는 태그블럭을 구비하는반도체 메모리 장치
TWI787255B (zh) 資料控制電路以及包括其的半導體記憶裝置和半導體系統
JPH07141873A (ja) 半導体記憶装置
US10714161B2 (en) Semiconductor device
US10553261B2 (en) Semiconductor memory apparatus with memory banks and semiconductor system including the same
US20020001249A1 (en) Semiconductor memory device improving data read-out access
US7603535B2 (en) Low power consumption semiconductor memory device capable of selectively changing input/output data width and data input/output method
KR20100115121A (ko) 반도체 소자의 레지스터 회로
US7898883B2 (en) Method for controlling access of a memory
CN110189779B (zh) 存储器件
US6590814B1 (en) Semiconductor memory device and redundancy method thereof
JP2005063553A (ja) 磁性体記憶装置
KR100875666B1 (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination