KR100875666B1 - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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KR100875666B1
KR100875666B1 KR1020070032055A KR20070032055A KR100875666B1 KR 100875666 B1 KR100875666 B1 KR 100875666B1 KR 1020070032055 A KR1020070032055 A KR 1020070032055A KR 20070032055 A KR20070032055 A KR 20070032055A KR 100875666 B1 KR100875666 B1 KR 100875666B1
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Abstract

본 발명은 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자에서 다수의 메모리 뱅크에 로우 어드레스 신호가 전달되는 것을 선택적으로 제어하기 위한 회로에 관한 것으로서, 본 발명의 일 측면에 따르면, 다수의 뱅크; 액티브 커맨드 및 제1 뱅크그룹 선택신호에 응답하여 상기 다수의 뱅크 중 제1 그룹에 속하는 뱅크에 로우 어드레스 신호를 전달하기 위한 제1 주소전달 제어수단; 및 상기 액티브 커맨드 및 제2 뱅크그룹 선택신호에 응답하여 상기 다수의 뱅크 중 제2 그룹에 속하는 뱅크에 상기 로우 어드레스 신호를 전달하기 위한 제2 주소전달 제어수단을 구비하며, 상기 제1 주소전달 제어수단은, 상기 액티브 커맨드 및 상기 제1 뱅크그룹 선택신호에 응답하여 제1 주소전달 제어신호 및 제1 뱅크 인에이블 제어신호를 생성하기 위한 제1 제어신호 생성부와, 상기 제1 주소전달 제어신호에 응답하여 상기 로우 어드레스 신호를 상기 제1 그룹에 속하는 뱅크에 전달하는 제1 신호전달부를 구비하는 것을 특징으로 하는 반도체 메모리 소자가 제공된다.
메모리 뱅크, 로우 어드레스 신호, 로우 펄스, 뱅크그룹 선택신호

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자의 구성요소 중 주소전달 제어부를 상세히 도시한 회로도.
도 3은 도 1에 도시된 종래기술에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자에서 각각의 뱅크에 로우 어드레스 신호를 전달하는 과정을 도시한 타이밍 다이어그램.
도 4는 본 발명의 실시예에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자를 도시한 블록 다이어그램.
도 5A는 도 4에 도시된 본 발명의 실시예에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자의 구성요소 중 제1 주소전달 제어부를 상세히 도시한 회로도.
도 5B는 도 4에 도시된 본 발명의 실시예에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자의 구성요소 중 제2 주소전달 제어부를 상세히 도시한 회로도.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자에서 각각의 뱅크에 로우 어드레스 신호를 전달하는 과정을 도시한 타이밍 다이어그램.
*도면의 주요부분에 대한 부호의 설명
140, 150, 160, 170, 440, 450, 460, 470 : 메모리 뱅크 쿼터
100, 400 : 어드레스 입력부 120, 420 : 커맨드 디코더
190 : 주소전달 제어부 480 : 제1 주소전달 제어부
490 : 제2 주소전달 제어부
본 발명은 반도체 설계기술에 관한 것으로, 특히, 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자의 로우 어드레스 신호 전달 방식에 관한 것이며, 더 자세히는 다수의 메모리 뱅크에 로우 어드레스 신호가 전달되는 것을 선택적으로 제어하기 위한 회로에 관한 것이다.
반도체 메모리 장치는 칩당 몇백만 내지는 수십억에 이르는 메모리 셀(CELL)에 접근하기 위해서 소정 단위의 셀에 대한 어드레스(Address)를 지정한다. 원하는 메모리 셀에 대한 읽고 쓰는 동작을 하기 위해서 반도체 메모리 장치의 컨트롤러는 반도체 메모리장치의 어드레스 핀에 어드레스를 인가한다.
일반적으로 반도체 메모리 장치는 어드레스 멀티플렉싱(address multiplexing)을 통해서 필요한 외부 어드레스 핀의 개수를 줄여서 패키징(packaging)이 간편해지도록 하고 있다. 즉, 로우 어드레스 신호(row address)와 컬럼 어드레스(column address)를 순차적으로 입력시킴으로써 어드레스 핀들을 공유하는 것이다.
입력된 어드레스는 어드레스 버퍼(address buffer)와 소정 단계의 어드레스 프리디코더(address predecoder) 및 어드레스 메인디코더(address main decoder)를 통해서 메모리 셀에 대한 워드 라인(word line)과 비트 라인(bit line)을 선택하게 된다. 이러한 디코딩의 단계는 칩 내에서 차지하는 면적 및 동작 속도가 최적이 될 수 있도록 설계된다.
한편, 근래의 반도체 메모리 장치는 하나의 칩 내에 다수개의 뱅크(bank)를 구비하여 고속동작을 가능하게 하고 있다. 여기서, 뱅크는 메모리 모듈에서 인터리빙(interleaving) 방식을 통해 고속 동작을 구현하기 위해서 독립적으로 동작하는 메모리 셀들의 그룹을 지칭한다. 하나의 뱅크 내에 있는 메모리 셀 들은 데이터 버스를 공유하고 어드레스와 제어 신호 라인 등을 공유하며, 다른 뱅크에 대해 독립적으로 동작하게 된다.
따라서, 멀티뱅크를 가진 반도체 메모리 장치에서는 유사한 구조를 가진 메모리 셀 블록들이 다수 개 존재함으로 상기한 어드레스 디코딩과정에서 현재 읽고 쓰는 동작의 대상이 되는 메모리 셀이 어느 뱅크에 위치한 셀인지를 선택하는 과정 이 함께 이루어져야 한다. 이러한 뱅크를 지정하기 위한 소정수의 어드레싱 정보는 뱅크 어드레스(bank address)라 정의되며, 일반적으로 어드레스 핀의 일부가 할당되어 로우 어드레스 신호 및 컬럼 어드레스와 함께 메모리 장치에 입력되어 뱅크와 메모리 셀을 결정하는 역할을 한다.
도 1은 종래기술에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자는, 3비트의 뱅크 어드레스(BANK_ADD<3Bit>)와 12비트의 어드레스(ADD<12Bit>)를 입력받아 12비트의 로우 어드레스 신호(ROW_ADD<0:11>)와 8비트의 뱅크그룹 선택신호(BANKT<0:7>)를 출력하기 위한 어드레스 입력부(100)와, 액티브 커맨드(ACT)에 응답하여 로우 펄스(ROWP)를 생성하기 위한 커맨드 디코더(120)와, 다수의 뱅크를 포함하는 메모리 뱅크 쿼터(140, 150, 160, 170), 및 로우 펄스(ROWP)에 응답하여 로우 어드레스 신호(ROW_ADD<0:11>)를 메모리 뱅크 쿼터(140, 150, 160, 170)에 포함된 다수의 메모리 뱅크에 전달하는 것을 제어하는 주소전달 제어부(190)를 구비한다.
여기서, 메모리 뱅크 쿼터(140, 150, 160, 170)는 각각 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)를 구비하며, 각각의 뱅크는 그에 해당하는 뱅크그룹 선택신호(BANKT<0:7>)와 로우 펄스(ROWP), 및 주소전달 제어부(190)를 통해 전달된 로우 펄스(ROWP)를 입력받는다.
예를 들면, 제1 뱅크(BANK1)는 뱅크그룹 선택신호의 제1신호(BANKT1)와 로우 펄스(ROWP), 및 로우 어드레스 신호(ROW_ADD<0:11>)를 입력받으며, 제7 뱅크(BANK7)는 뱅크그룹 선택신호의 제7신호(BANKT7)와 로우 펄스(ROWP), 및 로우 어드레스 신호(ROW_ADD<0:11>)를 입력받는다.
즉, 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)는 각각 다른 뱅크그룹 선택신호(BANKT<0:7>)와 함께 공통적으로 로우 펄스(ROWP)와 로우 펄스(ROWP)를 입력받는다.
그리고, 커맨드 디코더(120)에서 출력되는 로우 펄스(ROWP)는, 반도체 메모리 소자 외부에서 로우 어드레스 신호(ROW_ADD<0:11>)가 입력된다는 것을 알려주는 신호로서, 로우 펄스(ROWP)가 한번 토글링 할 때마다 12비트의 로우 어드레스 신호(ROW_ADD<0:11>)가 한번 입력된다.
도 2는 도 1에 도시된 종래기술에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자의 구성요소 중 주소전달 제어부를 상세히 도시한 회로도이다.
도 2를 참조하면, 종래기술에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자의 구성요소 중 주소전달 제어부(190)는, 로우 펄스(ROWP)와 로우 펄스(ROWP)의 위상을 반전한 펄스에 응답하여 로우 어드레스 신호(ROW_ADD<0:11>)를 중간노드(M_NODE)로 전달하는 것을 제어하는 전달게이트(TG)와, 중간노드(M_NODE)에 인가된 로우 어드레스 신호(ROW_ADD<0:11>)가 플로팅되는 것을 방지하기 위한 래치(LATCH)를 구비한다.
그리고, 도면상에서는 한 개의 전달게이트(TG)와 래치(LATCH)를 구비하는 것 으로 그려졌지만, 로우 어드레스 신호(ROW_ADD<0:11>)는 12비트로 이루어져 있으므로, 로우 어드레스 신호(ROW_ADD<0:11>) 각각의 비트에 대응하여 12개의 전달게이트(TG)와 래치(LATCH)를 구비한다.
도 3은 도 1에 도시된 종래기술에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자에서 각각의 뱅크에 로우 어드레스 신호를 전달하는 과정을 도시한 타이밍 다이어그램이다.
도 3을 참조하면, 커맨드 디코더(120)에서 출력되는 로우 펄스(ROWP)가 한번 토글링할 때, 즉, 로우 어드레스 신호(ROW_ADD<0:11>)가 한번 입력될 때, 8비트의 뱅크그룹 선택신호(BANKT<0:7>) 중 어느 하나의 신호가 활성화되고, 그에 대응하여 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)에 입력된 로우 어드레스 신호(ROW_ADD<0:11>)를 전달하는 것을 알 수 있다.
참고로, 커맨드 디코더(120)에서 출력되는 로우 펄스(ROWP)가 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)로 입력되는 로우 펄스(ROWP)보다 일정시간 더 빨리 토글링 하는 것을 알 수 있는데, 이는, 커맨드 디코더(120)에서 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)까지 전달되는데 걸리는 시간을 표현한 것이다.
또한, 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자에서 각각의 뱅크에 로우 어드레스 신호(ROW_ADD<0:11>)를 전달하는 과정을 예를 들어 설명하면, 8 비트의 뱅크그룹 선택신호(BANKT<0:7>) 중 뱅크그룹 선택신호의 제1신호(BANKT1)가 활성화되면, 입력된 로우 어드레스 신호(ROW_ADD<0:11>)가 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)로 전달된다.
마찬가지로, 8비트의 뱅크그룹 선택신호(BANKT<0:7>) 중 뱅크그룹 선택신호의 제5신호(BANKT5)가 활성화되면, 입력된 로우 어드레스 신호(ROW_ADD<0:11>)가 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)로 전달된다.
즉, 8비트의 뱅크그룹 선택신호(BANKT<0:7>) 중 어느 하나의 신호만 활성화가 되어도 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7) 모두에게 로우 어드레스 신호(ROW_ADD<0:11>)가 전달된다.
이는, 전술한 종래기술에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자의 구성요소 중 주소전달 제어부(190)가 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7) 중 어느 뱅크가 동작하는지를 알 수 없기 때문이다.
따라서, 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 각각의 뱅크는 로우 펄스(ROWP)가 한 번 토글링 할 때마다 모두 입력된 로우 어드레스 신호(ROW_ADD<0:11>)를 전달받고, 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 각각의 뱅크에서 입력받은 뱅크그룹 선택신호(BANKT<0:7>)에 응답함으로써 전달받 은 로우 어드레스 신호(ROW_ADD<0:11>)를 사용할지 하지 않을지를 결정하게 된다.
즉, 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 모든 뱅크에 무조건 로우 어드레스 신호(ROW_ADD<0:11>)를 전달하고, 전달받은 로우 어드레스 신호(ROW_ADD<0:11>)를 사용하는 것은 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 각각의 뱅크가 스스로 결정한다.
이렇게, 로우 펄스(ROWP)가 토글링 할 때마다 로우 어드레스 신호(ROW_ADD<0:11>)를 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 모든 뱅크에 전달하게되면, 실제로 메모리 뱅크 쿼터(140, 150, 160, 170)에 속하는 대부분의 뱅크에서 실제로 로우 어드레스 신호(ROW_ADD<0:11>)를 사용하지 않는데도 불구하고 로우 어드레스 신호(ROW_ADD<0:11>)를 전달하는데 소모된 전류는, 소모되지 않아도 되는 전류이므로 불필요하게 소모된 전류가 된다. 즉, 종래기술에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자에서는 불필요한 전류소모가 발생하는 문제점이 있다.
또한, 앞으로는 반도체 메모리 소자가 점점 더 큰 용량을 갖게 되면서, 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자에서 구비되는 메모리 뱅크의 개수 및 어드레스의 개수가 증가하므로, 그에 따라 소모되는 전류의 양이 점점 더 증가하는 문제가 발생할 수 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로 서, 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자에서, 다수의 메모리 뱅크 중 로우 어드레스 신호가 전달되는 메모리 뱅크를 선택적으로 제어함으로써 불필요한 전류소모를 방지할 수 있는 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 다수의 뱅크; 액티브 커맨드 및 제1 뱅크그룹 선택신호에 응답하여 상기 다수의 뱅크 중 제1 그룹에 속하는 뱅크에 로우 어드레스 신호를 전달하기 위한 제1 주소전달 제어수단; 및 상기 액티브 커맨드 및 제2 뱅크그룹 선택신호에 응답하여 상기 다수의 뱅크 중 제2 그룹에 속하는 뱅크에 상기 로우 어드레스 신호를 전달하기 위한 제2 주소전달 제어수단을 구비하며, 상기 제1 주소전달 제어수단은, 상기 액티브 커맨드 및 상기 제1 뱅크그룹 선택신호에 응답하여 제1 주소전달 제어신호 및 제1 뱅크 인에이블 제어신호를 생성하기 위한 제1 제어신호 생성부와, 상기 제1 주소전달 제어신호에 응답하여 상기 로우 어드레스 신호를 상기 제1 그룹에 속하는 뱅크에 전달하는 제1 신호전달부를 구비하는 것을 특징으로 하는 반도체 메모리 소자가 제공된다.
또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 다수의 뱅크를 포함하는 반도체 메모리 소자의 동작방법에 있어서, 액티브 커맨드 및 제1 뱅크그룹 선택신호에 응답하여 상기 다수의 뱅크 중 제1 그룹에 속하는 뱅크에 로우 어드레스 신호를 전달하는 단계; 및 상기 액티브 커맨드 및 제2 뱅크그룹 선택신호에 응답하여 상기 다수의 뱅크 중 제2 그룹에 속하는 뱅크에 상기 로우 어드레스 신호를 전달하는 단계를 포함하며, 상기 제1 그룹에 속하는 뱅크에 로우 어드레스 신호를 전달하는 단계는, 상기 액티브 커맨드 및 상기 제1 뱅크그룹 선택신호에 응답하여 제1 주소전달 제어신호 및 제1 뱅크 인에이블 제어신호를 생성하는 단계와, 상기 제1 주소전달 제어신호에 응답하여 상기 로우 어드레스 신호를 상기 제1 그룹에 속하는 뱅크에 전달하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하고자 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4는 본 발명의 실시예에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자를 도시한 블록 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자는, 3비트의 뱅크 어드레스(BANK_ADD<3Bit>)와 12비트의 어드레스(ADD<12Bit>)를 입력받아 12비트의 로우 어드레스 신호(ROW_ADD<0:11>)와 8비트의 뱅크그룹 선택신호(BANKT<0:7>)를 출력하기 위한 어드레스 입력부(400)와, 액티브 커맨드(ACT)에 응답하여 로우 펄스(ROWP)를 생성하기 위한 커맨드 디코더(420)와, 다수의 뱅크를 포함하는 메모리 뱅크 쿼터(440, 450, 460, 470)와, 로우 펄스(ROWP)와 제1 뱅크그룹 선택신호(BANKT<0:3>)에 응답하여 메모리 뱅크 쿼터(440, 450, 460, 470)에 속한 다수의 뱅크 중 제1 그룹에 속하는 뱅크(BANK0, BANK1, BANK2, BANK3)에 로우 어드레스 신호(ROW_ADD<0:11>)를 전달하기 위한 제1 주소전달 제어부(480), 및 로우 펄스(ROWP)와 제2 뱅크그룹 선택신호(BANKT<4:7>)에 응답하여 메모리 뱅크 쿼터(440, 450, 460, 470)에 속한 다수의 뱅크 중 제2 그룹에 속하는 뱅크(BANK4, BANK5, BANK6, BANK7)에 로우 어드레스 신호(ROW_ADD<0:11>)를 전달하기 위한 제2 주소전달 제어부(490)을 구비한다.
여기서, 메모리 뱅크 쿼터(440, 450, 460, 470)는 각각 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)를 구비하며, 메모리 뱅크 쿼터(440, 450, 460, 470)에 속하는 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7) 중 제1 그룹에 속하는 뱅크(BANK0, BANK1, BANK2, BANK3)는, 제1 주소전달 제어부(480)에서 출력되는 다수의 주소전달 제어신호(ROWPD0, ROWPD1, ROWPD2, ROWPD3) 및 로우 어드레스 신호(ROW_ADD<0:11>)를 입력받는다.
또한, 메모리 뱅크 쿼터(440, 450, 460, 470)에 속하는 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7) 중 제2 그룹에 속하는 뱅크(BANK4, BANK5, BANK6, BANK7)는, 제2 주소전달 제어부(490)에서 출력되는 다수의 주소전달 제어신호(ROWPD4, ROWPD5, ROWPD6, ROWPD7) 및 로우 어드레스 신호(ROW_ADD<0:11>)를 입력받는다.
이때, 뱅크그룹 선택신호(BANKT<0:7>)는 동시에 어느 하나의 신호만 활성화될 수 있으므로 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제1 그룹에 속하는 뱅크(BANK0, BANK1, BANK2, BANK3)와 제2 그룹에 속하는 뱅크(BANK4, BANK5, BANK6, BANK7)는 동시에 활성화될 수 없다.
즉, 뱅크그룹 선택신호(BANKT<0:7>)로 인해 제1 주소전달 제어부(480) 및 제2 주소전달 제어부(490)가 서로 다른 타이밍에 동작함으로써 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제1 그룹에 속하는 뱅크(BANK0, BANK1, BANK2, BANK3)와 제2 그룹에 속하는 뱅크(BANK4, BANK5, BANK6, BANK7)가 서로 다른 타이밍에 로우 어드레스 신호(ROW_ADD<0:11>)를 전달받을 수 있도록 한다.
예를 들면, 뱅크그룹 선택신호의 제3신호(BANK3)가 활성화되면, 제1 주소전 달 제어부(480)가 동작하여 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제1 그룹에 속하는 뱅크(BANK0, BANK1, BANK2, BANK3)에 로우 어드레스 신호(ROW_ADD<0:11>)를 전달한다. 이때, 제2 주소전달 제어부(490)는 동작하지 않음으로써 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제2 그룹에 속하는 뱅크(BANK4, BANK5, BANK6, BANK7)는 로우 어드레스 신호(ROW_ADD<0:11>)를 전달받지 않는다.
마찬가지로, 뱅크그룹 선택신호의 제6신호(BANK6)가 활성화되면, 제2 주소전달 제어부(490)가 동작하여 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제2 그룹에 속하는 뱅크(BANK4, BANK5, BANK6, BANK7)에 로우 어드레스 신호(ROW_ADD<0:11>)를 전달한다. 이때, 제1 주소전달 제어부(480)은 동작하지 않음으로써 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제1 그룹에 속하는 뱅크(BANK0, BANK1, BANK2, BANK3)는 로우 어드레스 신호(ROW_ADD<0:11>)를 전달받지 않는다.
그리고, 커맨드 디코더(120)에서 출력되는 로우 펄스(ROWP)는, 반도체 메모리 소자 외부에서 로우 어드레스 신호(ROW_ADD<0:11>)가 입력된다는 것을 알려주는 신호로서, 로우 펄스(ROWP)가 한번 토글링 할 때마다 12비트의 로우 어드레스 신호(ROW_ADD<0:11>)가 한번 입력된다.
도 5A는 도 4에 도시된 본 발명의 실시예에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자의 구성요소 중 제1 주소전달 제어부를 상세히 도시한 회로도이다.
도 5A를 참조하면, 본 발명의 실시예에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자의 구성요소 중 제1 주소전달 제어부(480)는, 액티브 커맨 드(ACT)에 대응하여 생성된 로우 펄스(ROWP) 및 제1 뱅크그룹 선택신호(BANKT0, BANKT1, BANKT2, BANKT3)에 응답하여 주소전달 제어신호(ROWP03) 및 뱅크 인에이블 제어신호(ROWPD0, ROWPD1, ROWPD2, ROWPD3)를 생성하기 위한 제어신호 생성부(482), 및 주소전달 제어신호(ROWP03)에 응답하여 로우 어드레스 신호(ROW_ADD<0:11>)를 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제1 그룹에 속하는 뱅크(BANK0, BANK1, BANK2, BANK3)에 전달하는 신호전달부(484)를 구비한다.
여기서, 제어신호 생성부(482)는, 액티브 커맨드(ACT)에 대응하여 생성된 로우 펄스(ROWP)와 제1 뱅크그룹 선택신호(BANKT0, BANKT1, BANKT2, BANKT3)를 입력받아 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제1 그룹에 속하는 뱅크(BANK0, BANK1, BANK2, BANK3) 중 인에이블 되는 어느 하나의 뱅크를 선택하기 위한 뱅크 인에이블 제어신호(ROWPD0, ROWPD1, ROWPD2, ROWPD3)를 출력하는 뱅크 인에이블 제어신호 출력부(4822), 및 뱅크 인에이블 제어신호(ROWPD0, ROWPD1, ROWPD2, ROWPD3)에 응답하여 주소전달 제어신호(ROWP03)를 출력하기 위한 주소전달 제어신호 출력부(4824)를 구비한다.
또한, 제어신호 생성부(482)의 구성요소 중 뱅크 인에이블 제어신호 출력부(4822)는, 로우 펄스(ROWP)와 제1 뱅크그룹 선택신호의 제0신호(BANKT0)를 입력받아 뱅크 인에이블 제어신호의 제0신호(ROWPD0)를 출력하는 제1낸드게이트(NAND1)와, 로우 펄스(ROWP)와 제1 뱅크그룹 선택신호의 제1신호(BANKT1)를 입력받아 뱅크 인에이블 제어신호의 제1신호(ROWPD1)를 출력하는 제2낸드게이트(NAND2)와, 로우 펄스(ROWP)와 제1 뱅크그룹 선택신호의 제2신호(BANKT2)를 입력받아 뱅크 인에이블 제어신호의 제2신호(ROWPD2)를 출력하는 제3낸드게이트(NAND3), 및 로우 펄스(ROWP)와 제1 뱅크그룹 선택신호의 제3신호(BANKT3)를 입력받아 뱅크 인에이블 제어신호의 제3신호(ROWPD3)를 출력하는 제4낸드게이트(NAND4)를 구비한다.
또한, 제어신호 생성부(482)의 구성요소 중 주소전달 제어신호 출력부(4824)는, 뱅크 인에이블 제어신호의 제0 및 제1신호(ROWPD0, ROWPD1)를 입력받아 출력하는 제5낸드게이트(NAND5)와, 뱅크 인에이블 제어신호의 제2 및 제3신호(ROWPD2, ROWPD3)를 입력받아 출력하는 제6낸드게이트(NAND6)와, 제5낸드게이트(NAND5)의 출력신호와 제6낸드게이트(NAND6)의 출력신호를 입력받아 출력하는 노아게이트(NOR1), 및 노아게이트(NOR1)의 출력신호를 입력받아 주소전달 제어신호(ROWP03)로서 출력하는 인버터(INT1)를 구비한다.
그리고, 신호전달부(484)는, 주소전달 제어신호(ROWP03)에 응답하여 출력하는 제1인버터(INT2)와, 주소전달 제어신호(ROWP03)와 제1인버터(INT2)의 출력신호에 응답하여 로우 어드레스 신호(ROW_ADD<0:11>)가 중간노드(M_NODE)에 전달되는 것을 제어하는 전달게이트(TG)와, 중간노드(M_NODE)에 인가된 신호의 위상을 반전하여 출력하되, 그 출력신호의 위상을 반전하여 다시 중간노드(M_NODE)에 인가함으로써 중간노드(M_NODE)에 인가된 신호가 플로팅되는 것을 방지하기 위한 래치(LATCH), 및 래치(LATCH)의 출력신호를 입력받아 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제1 그룹에 속하는 뱅크(BANK0, BANK1, BANK2, BANK3)로 출력하는 제2인버터(INT3)를 구비한다.
그리고, 도면상으로는 제1 주소전달 제어부(480)에 한 개의 제어신호 생성 부(482)와 신호전달부(484)를 구비하는 것으로 그려졌지만, 로우 어드레스 신호(ROW_ADD<0:11>)가 12비트로 이루어져 있으므로, 제1 주소전달 제어부(480)는 로우 어드레스 신호(ROW_ADD<0:11>) 각각의 비트에 대응하여 한 개의 제어신호 생성부(482)와 12개의 신호전달부(484)를 구비한다. 즉, 12개의 신호전달부(484)가 주소전달 제어신호(ROWP03)를 공유한다.
도 5B는 도 4에 도시된 본 발명의 실시예에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자의 구성요소 중 제2 주소전달 제어부를 상세히 도시한 회로도이다.
도 5B를 참조하면, 본 발명의 실시예에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자의 구성요소 중 제2 주소전달 제어부(490)는, 액티브 커맨드(ACT)에 대응하여 생성된 로우 펄스(ROWP) 및 제2 뱅크그룹 선택신호(BANKT4, BANKT5, BANKT6, BANKT7)에 응답하여 주소전달 제어신호(ROWP47) 및 뱅크 인에이블 제어신호(ROWPD4, ROWPD5, ROWPD6, ROWPD7)를 생성하기 위한 제어신호 생성부(492), 및 주소전달 제어신호(ROWP47)에 응답하여 로우 어드레스 신호(ROW_ADD<0:11>)를 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제2 그룹에 속하는 뱅크(BANK4, BANK5, BANK6, BANK7)에 전달하는 신호전달부(494)를 구비한다.
여기서, 제어신호 생성부(492)는, 액티브 커맨드(ACT)에 대응하여 생성된 로우 펄스(ROWP)와 제2 뱅크그룹 선택신호(BANKT4, BANKT5, BANKT6, BANKT7)를 입력받아 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제2 그룹에 속하는 뱅크(BANK4, BANK5, BANK6, BANK7) 중 인에이블 되는 어느 하나의 뱅크를 선택하기 위한 뱅크 인에이블 제어신호(ROWPD4, ROWPD5, ROWPD6, ROWPD7)를 출력하는 뱅크 인에이블 제어신호 출력부(4922), 및 뱅크 인에이블 제어신호(ROWPD4, ROWPD5, ROWPD6, ROWPD7)에 응답하여 주소전달 제어신호(ROWP47)를 출력하기 위한 주소전달 제어신호 출력부(4924)를 구비한다.
또한, 제어신호 생성부(492)의 구성요소 중 뱅크 인에이블 제어신호 출력부(4922)는, 로우 펄스(ROWP)와 제2 뱅크그룹 선택신호의 제0신호(BANKT4)를 입력받아 뱅크 인에이블 제어신호의 제4신호(ROWPD4)를 출력하는 제1낸드게이트(NAND1)와, 로우 펄스(ROWP)와 제2 뱅크그룹 선택신호의 제1신호(BANKT5)를 입력받아 뱅크 인에이블 제어신호의 제5신호(ROWPD5)를 출력하는 제2낸드게이트(NAND2)와, 로우 펄스(ROWP)와 제2 뱅크그룹 선택신호의 제2신호(BANKT6)를 입력받아 뱅크 인에이블 제어신호의 제6신호(ROWPD6)를 출력하는 제3낸드게이트(NAND3), 및 로우 펄스(ROWP)와 제2 뱅크그룹 선택신호의 제3신호(BANKT7)를 입력받아 뱅크 인에이블 제어신호의 제7신호(ROWPD7)를 출력하는 제4낸드게이트(NAND4)를 구비한다.
또한, 제어신호 생성부(492)의 구성요소 중 주소전달 제어신호 출력부(4924)는, 뱅크 인에이블 제어신호의 제4 및 제5신호(ROWPD4, ROWPD5)를 입력받아 출력하는 제5낸드게이트(NAND5)와, 뱅크 인에이블 제어신호의 제6 및 제7신호(ROWPD6, ROWPD7)를 입력받아 출력하는 제6낸드게이트(NAND6)와, 제5낸드게이트(NAND5)의 출력신호와 제6낸드게이트(NAND6)의 출력신호를 입력받아 출력하는 노아게이트(NOR1), 및 노아게이트(NOR1)의 출력신호를 입력받아 주소전달 제어신호(ROWP47)로서 출력하는 인버터(INT1)를 구비한다.
그리고, 신호전달부(494)는, 주소전달 제어신호(ROWP47)에 응답하여 출력하는 제1인버터(INT2)와, 주소전달 제어신호(ROWP47)와 제1인버터(INT2)의 출력신호에 응답하여 로우 어드레스 신호(ROW_ADD<0:11>)가 중간노드(M_NODE)에 전달되는 것을 제어하는 전달게이트(TG)와, 중간노드(M_NODE)에 인가된 신호의 위상을 반전하여 출력하되, 그 출력신호의 위상을 반전하여 다시 중간노드(M_NODE)에 인가함으로써 중간노드(M_NODE)에 인가된 신호가 플로팅되는 것을 방지하기 위한 래치(LATCH), 및 래치(LATCH)의 출력신호를 입력받아 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제2 그룹에 속하는 뱅크(BANK4, BANK5, BANK6, BANK7)로 출력하는 제2인버터(INT3)를 구비한다.
그리고, 도면상으로는 제2 주소전달 제어부(490)에 한 개의 제어신호 생성부(492)와 신호전달부(494)를 구비하는 것으로 그려졌지만, 로우 어드레스 신호(ROW_ADD<0:11>)가 12비트로 이루어져 있으므로, 제2 주소전달 제어부(490)는 로우 어드레스 신호(ROW_ADD<0:11>) 각각의 비트에 대응하여 한 개의 제어신호 생성부(492)와 12개의 신호전달부(494)를 구비한다. 즉, 12개의 신호전달부(494)가 주소전달 제어신호(ROWP47)를 공유한다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자에서 각각의 뱅크에 로우 어드레스 신호를 전달하는 과정을 도시한 타이밍 다이어그램이다.
도 6을 참조하면, 커맨드 디코더(120)에서 출력되는 로우 펄스(ROWP)가 한번 토글링할 때, 즉, 로우 어드레스 신호(ROW_ADD<0:11>)가 한번 입력될 때, 8비트의 뱅크그룹 선택신호(BANKT<0:7>) 중 어느 하나의 신호가 활성화되고, 그에 대응하여 제1 주소전달 제어부(480)의 주소전달 제어신호(ROWP03)와 제2 주소전달 제어부(490)의 주소전달 제어신호(ROWP47)가 서로 다른 타이밍에 활성화되는 것을 알 수 있다.
즉, 제1 주소전달 제어부(480)의 주소전달 제어신호(ROWP03)가 활성화될 때, 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제1 그룹에 속하는 뱅크(BANK0, BANK1, BANK2, BANK3)에 로우 어드레스 신호(ROW_ADD<0:11>)가 전달되며, 이때, 제2 그룹에 속하는 뱅크(BANK4, BANK5, BANK6, BANK7)에는 로우 어드레스 신호(ROW_ADD<0:11>)가 전달되지 않는 것을 알 수 있다.
또한, 제2 주소전달 제어부(490)의 주소전달 제어신호(ROWP47)가 활성화될 때, 메모리 뱅크 쿼터(440, 450, 460, 470)에서 제2 그룹에 속하는 뱅크(BANK4, BANK5, BANK6, BANK7)에 로우 어드레스 신호(ROW_ADD<0:11>)가 전달되며, 이때, 제1 그룹에 속하는 뱅크(BANK0, BANK1, BANK2, BANK3)에는 로우 어드레스 신호(ROW_ADD<0:11>)가 전달되지 않는 것을 알 수 있다.
즉, 로우 펄스(ROWP)가 토글하여 로우 어드레스 신호(ROW_ADD<0:11>)가 입력될 때마다 메모리 뱅크 쿼터(440, 450, 460, 470)에 속한 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)에 모두 로우 어드레스 신호(ROW_ADD<0:11>)를 전달하는 것이 아니라 뱅크그룹 선택신호(BANKT<0:7>)에 따라 메모리 뱅크 쿼터(440, 450, 460, 470)에 속한 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7) 중 실제 로우 어드레스 신호(ROW_ADD<0:11>) 를 사용하는 뱅크에 선택적으로 로우 어드레스 신호(ROW_ADD<0:11>)를 전달한다.
참고로, 커맨드 디코더(420)에서 출력되는 로우 펄스(ROWP)가 메모리 뱅크 쿼터(440, 450, 460, 470)에 속하는 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)로 입력되는 제1 주소전달 제어부(480)의 주소전달 제어신호(ROWP03)와 제2 주소전달 제어부(490)의 주소전달 제어신호(ROWP47)보다 일정시간 더 빨리 토글링 하는 것을 알 수 있는데, 이는, 커맨드 디코더(420)에서 메모리 뱅크 쿼터(440, 450, 460, 470)에 속하는 8개의 뱅크(BANK0, BANK1, BANK2, BANK3, BANK4, BANK5, BANK6, BANK7)까지 전달되는데 걸리는 시간을 표현한 것이다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자에서, 뱅크그룹 선택신호(BANKT<0:7>)에 응답하여 다수의 메모리 뱅크 중 실제 로우 어드레스 신호(ROW_ADD<0:11>)가 전달되는 뱅크의 개수를 선택적으로 제어함으로써 불필요한 전류소모를 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 설명의 편의를 위해 8개의 메모리 뱅크를 구비하여 4개의 쿼터로 이루어진 반도체 메모리 소자를 실시예로 사용하였는데, 본 발명은 메모리 뱅크의 개수 및 쿼터의 개수가 더 많거나 더 적은 경우도 포함된다.
또한, 전술한 실시예에서 한 개의 쿼터를 두 개의 그룹으로 나누어서 제어하는 것을 설명하였는데, 본 발명은 한 개의 쿼터를 두 개보다 더 많은 그룹으로 나누어 제어하는 경우 및 한 개의 쿼터에 구비되는 모든 메모리 뱅크를 독립적으로 제어하는 경우도 포함된다.
또한, 전술한 실시예에서 로우 어드레스 신호를 메모리 뱅크에 전달하는 경우를 예를 들어 하였는데, 본 발명은 컬럼 어드레스 신호를 메모리 뱅크에 전달하는 경우도 포함된다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 다수의 메모리 뱅크 구조를 갖는 반도체 메모리 소자에서 다수의 메모리 뱅크에 로우 어드레스 신호를 전달하는 경우 뱅크그룹 선택신호에 응답하여 다수의 메모리 뱅크 중 실제 로우 어드레스가 전달되는 뱅크의 개수를 선택적으로 제어함으로써 로우 어드레스 신호를 전달하기 위해 소모되는 전류의 양을 감소시킬 수 있는 효과가 있다.

Claims (16)

  1. 삭제
  2. 다수의 뱅크;
    액티브 커맨드 및 제1 뱅크그룹 선택신호에 응답하여 상기 다수의 뱅크 중 제1 그룹에 속하는 뱅크에 로우 어드레스 신호를 전달하기 위한 제1 주소전달 제어수단; 및
    상기 액티브 커맨드 및 제2 뱅크그룹 선택신호에 응답하여 상기 다수의 뱅크 중 제2 그룹에 속하는 뱅크에 상기 로우 어드레스 신호를 전달하기 위한 제2 주소전달 제어수단을 구비하며,
    상기 제1 주소전달 제어수단은,
    상기 액티브 커맨드 및 상기 제1 뱅크그룹 선택신호에 응답하여 제1 주소전달 제어신호 및 제1 뱅크 인에이블 제어신호를 생성하기 위한 제1 제어신호 생성부와, 상기 제1 주소전달 제어신호에 응답하여 상기 로우 어드레스 신호를 상기 제1 그룹에 속하는 뱅크에 전달하는 제1 신호전달부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 제어신호 생성부는,
    상기 액티브 커맨드에 응답하여 토글링하는 로우 펄스와 상기 제1 뱅크그룹 선택신호를 입력받아 상기 제1 그룹에 속하는 뱅크 중 인에이블 되는 어느 하나의 뱅크를 선택하기 위한 상기 제1 뱅크 인에이블 제어신호를 출력하는 제1 뱅크 인에이블 제어신호 출력부; 및
    상기 제1 뱅크 인에이블 제어신호에 응답하여 상기 제1 주소전달 제어신호를 출력하기 위한 제1 주소전달 제어신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 제1 뱅크 인에이블 제어신호 출력부는,
    상기 로우 펄스와 상기 제1 뱅크그룹 선택신호의 제0신호를 입력받아 상기 제1 뱅크 인에이블 제어신호의 제0신호를 출력하는 제1낸드게이트;
    상기 로우 펄스와 상기 제1 뱅크그룹 선택신호의 제1신호를 입력받아 상기 제1 뱅크 인에이블 제어신호의 제1신호를 출력하는 제2낸드게이트;
    상기 로우 펄스와 상기 제1 뱅크그룹 선택신호의 제2신호를 입력받아 상기 제1 뱅크 인에이블 제어신호의 제2신호를 출력하는 제3낸드게이트; 및
    상기 로우 펄스와 상기 제1 뱅크그룹 선택신호의 제3신호를 입력받아 상기 제1 뱅크 인에이블 제어신호의 제3신호를 출력하는 제4낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 제1 주소전달 제어신호 출력부는,
    상기 제1 뱅크 인에이블 제어신호의 제0 및 제1신호를 입력으로 하는 제5낸드게이트;
    상기 제1 뱅크 인에이블 제어신호의 제2 및 제3신호를 입력으로 하는 제6낸드게이트;
    상기 제5낸드게이트의 출력신호와 상기 제6낸드게이트의 출력신호를 입력으로 하는 노아게이트; 및
    상기 노아게이트의 출력신호를 입력받아 상기 제1 주소전달 제어신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제2항에 있어서,
    상기 제1 신호전달부는,
    상기 제1 주소전달 제어신호를 입력으로 하는 제1인버터;
    상기 제1 주소전달 제어신호와 상기 제1인버터의 출력신호에 응답하여 상기 로우 어드레스 신호를 선택적으로 출력하기 위한 전달게이트;
    상기 전달게이트의 출력신호를 반전 래칭하기 위한 래치; 및
    상기 래치의 출력신호를 반전시켜 상기 제1 그룹에 속하는 뱅크로 출력하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제2항에 있어서,
    상기 제2 주소전달 제어수단은,
    상기 액티브 커맨드 및 상기 제2 뱅크그룹 선택신호에 응답하여 제2 주소전달 제어신호 및 제2 뱅크 인에이블 제어신호를 생성하기 위한 제2 제어신호 생성부; 및
    상기 제2 주소전달 제어신호에 응답하여 상기 로우 어드레스 신호를 상기 제2 그룹에 속하는 뱅크에 전달하는 제2 신호전달부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 제2 제어신호 생성부는,
    상기 액티브 커맨드에 응답하여 토글링하는 로우 펄스와 상기 제2 뱅크그룹 선택신호를 입력받아 상기 제2 그룹에 속하는 뱅크 중 인에이블 되는 어느 하나의 뱅크를 선택하기 위한 상기 제2 뱅크 인에이블 제어신호를 출력하는 제2 뱅크 인에이블 제어신호 출력부; 및
    상기 제2 뱅크 인에이블 제어신호에 응답하여 상기 제2 주소전달 제어신호를 출력하기 위한 제2 주소전달 제어신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 제2 뱅크 인에이블 제어신호 출력부는,
    상기 로우 펄스와 상기 제2 뱅크그룹 선택신호의 제0신호를 입력받아 상기 제2 뱅크 인에이블 제어신호의 제4신호를 출력하는 제1낸드게이트;
    상기 로우 펄스와 상기 제2 뱅크그룹 선택신호의 제1신호를 입력받아 상기 제2 뱅크 인에이블 제어신호의 제5신호를 출력하는 제2낸드게이트;
    상기 로우 펄스와 상기 제2 뱅크그룹 선택신호의 제2신호를 입력받아 상기 제2 뱅크 인에이블 제어신호의 제6신호를 출력하는 제3낸드게이트; 및
    상기 로우 펄스와 상기 제2 뱅크그룹 선택신호의 제3신호를 입력받아 상기 제2 뱅크 인에이블 제어신호의 제7신호를 출력하는 제4낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 제2 주소전달 제어신호 출력부는,
    상기 제2 뱅크 인에이블 제어신호의 제4 및 제5신호를 입력으로 하는 제5낸드게이트;
    상기 제2 뱅크 인에이블 제어신호의 제6 및 제7신호를 입력으로 하는 제6낸드게이트;
    상기 제5 및 제6낸드게이트의 출력신호를 입력으로 하는 노아게이트; 및
    상기 노아게이트의 출력신호를 입력받아 상기 제2 주소전달 제어신호로서 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제7항에 있어서,
    상기 제2 신호전달부는,
    상기 제2 주소전달 제어신호를 입력으로하는 제1인버터;
    상기 제2 주소전달 제어신호와 상기 제1인버터의 출력신호에 응답하여 상기 로우 어드레스 신호를 선택적으로 출력하기 위한 전달게이트;
    상기 전달게이트의 출력신호를 반전 래칭하기 위한 래치; 및
    상기 래치의 출력신호를 반전시켜 상기 제2 그룹에 속하는 뱅크로 출력하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 삭제
  13. 다수의 뱅크를 포함하는 반도체 메모리 소자의 동작방법에 있어서,
    액티브 커맨드 및 제1 뱅크그룹 선택신호에 응답하여 상기 다수의 뱅크 중 제1 그룹에 속하는 뱅크에 로우 어드레스 신호를 전달하는 단계; 및
    상기 액티브 커맨드 및 제2 뱅크그룹 선택신호에 응답하여 상기 다수의 뱅크 중 제2 그룹에 속하는 뱅크에 상기 로우 어드레스 신호를 전달하는 단계를 포함하며,
    상기 제1 그룹에 속하는 뱅크에 로우 어드레스 신호를 전달하는 단계는,
    상기 액티브 커맨드 및 상기 제1 뱅크그룹 선택신호에 응답하여 제1 주소전달 제어신호 및 제1 뱅크 인에이블 제어신호를 생성하는 단계와, 상기 제1 주소전달 제어신호에 응답하여 상기 로우 어드레스 신호를 상기 제1 그룹에 속하는 뱅크에 전달하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  14. 제13항에 있어서,
    상기 제1 뱅크 인에이블 제어신호를 생성하는 단계는,
    상기 액티브 커맨드에 응답하여 토글링하는 로우 펄스와 상기 제1 뱅크그룹 선택신호를 입력받아 상기 제1 그룹에 속하는 뱅크 중 인에이블 되는 어느 하나의 뱅크를 선택하기 위한 상기 제1 뱅크 인에이블 제어신호를 출력하는 단계; 및
    상기 제1 뱅크 인에이블 제어신호에 응답하여 상기 제1 주소전달 제어신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
  15. 제13항에 있어서,
    상기 제2 그룹에 속하는 뱅크에 상기 로우 어드레스 신호를 전달하는 단계는,
    상기 액티브 커맨드 및 상기 제2 뱅크그룹 선택신호에 응답하여 제2 주소전달 제어신호 및 제2 뱅크 인에이블 제어신호를 생성하는 단계; 및
    상기 제2 주소전달 제어신호에 응답하여 상기 로우 어드레스 신호를 상기 제2 그룹에 속하는 뱅크에 전달하는 단계를 포함하는 반도체 메모리 소자의 동작방법,
  16. 제15항에 있어서,
    상기 제2 뱅크 인에이블 제어신호를 생성하는 단계는,
    상기 액티브 커맨드에 응답하여 토글링하는 로우 펄스와 상기 제2 뱅크그룹 선택신호를 입력받아 상기 제2 그룹에 속하는 뱅크 중 인에이블 되는 어느 하나의 뱅크를 선택하기 위한 상기 제2 뱅크 인에이블 제어신호를 출력하는 단계; 및
    상기 제2 뱅크 인에이블 제어신호에 응답하여 상기 제2 주소전달 제어신호를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작방법.
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