KR20050076257A - 메모리 장치의 뱅크 선택 회로 - Google Patents

메모리 장치의 뱅크 선택 회로 Download PDF

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Abstract

반도체 메모리 장치의 다수의 뱅크들 중 특정의 뱅크를 선택하여 전류 소모를 감소하기 위한 뱅크 선택 회로가 개시된다. 뱅크의 선택은 8개의 뱅크들 중에서 임의의 4개의 뱅크를 먼저 선택하여, 선택된 4개의 뱅크에 활성화 신호가 인가되며, 선택되지 아니한 나머지 뱅크들에는 활성화 신호의 전달이 차단된다. 상기 뱅크의 선택을 위해 뱅크 선택 신호를 외부에서 입력되는 커맨드와 유사하게 처리한다. 이를 위해 상기 뱅크 선택 신호는 외부에서 입력되는 커맨드를 해석하여 내부 커맨드를 발생시키는 커맨드 디코더에 입력된다. 또한, 커맨드 디코더는 입력되는 뱅크 선택 신호를 처리하여 8개의 뱅크들 중에서 특정의 4개의 뱅크를 선택하도록 동작된다.

Description

메모리 장치의 뱅크 선택 회로{Bank Selection Circuit of Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 다수의 뱅크들 중에서 특정의 뱅크를 선택하기 위한 회로에 관한 것이다.
반도체 메모리 장치중 SDRAM(Synchronous DRAM)은 TTL 레벨로부터 CMOS 레벨로 변환된 외부 커맨드들을 해석하기 위한 커맨드 디코더를 포함한다. 상기 커맨드 디코더의 동작에 따라 메모리 전체를 활성화시키는 내부 커맨드 PACT, 읽기 동작의 수행을 제어하는 내부 커맨드 PREAD 또는 쓰기 동작의 수행을 제어하는 내부 커맨드 PWRITE등이 출력된다.
내부 활성화 커맨드 PACT에 따라 해당 어드레스의 입력단에 입력되는 어드레스는 로우(row) 어드레스로 인식되며, 해당 로우 어드레스에 상응하는 셀 어레이내의 워드 라인을 엑세스한다. 또한, 입력되는 로우 어드레스는 로우 프리디코더 및 로우 디코더를 거치게 된다.
이와 함께, 뱅크 선택 회로는 입력되는 뱅크 선택 신호에 따라 특정의 뱅크를 선택한다.
내부 활성화 커맨드 PACT의 발생이후, 읽기 커맨드 PREAD 또는 쓰기 커맨드 PWRITE가 발생한다. 상기 커맨드들 PREAD 또는 PWRITE의 입력에 따라 어드레스 입력단에 입력된 어드레스는 칼럼 어드레스로 인식되며, 엑세스된 워드 라인상의 다수의 비트 라인들중 칼럼 어드레스에 해당하는 비트 라인이 엑세스되며 데이터의 입출력이 수행된다.
이와 함께, 뱅크 선택 회로는 입력되는 뱅크 선택 신호에 따라 특정의 뱅크를 선택한다. 즉, 로우 어드레스의 디코딩 동작 및 칼럼 어드레스의 디코딩 동작에서 뱅크 선택 회로는 특정의 뱅크를 선택하는 역할을 수행한다. 이는 뱅크는 상호 독립적으로 동작한다는 특성에 기인한 것이다.
도 1은 종래 기술에 따른 8개의 뱅크를 가지는 메모리 장치의 블록도이다.
도 1을 참조하면, 상기 메모리 장치는 8개의 뱅크들(100), 커맨드 디코더(200) 및 어드레스 발생기(300)를 포함한다.
어드레스의 입력과 함께 상기 8개의 뱅크중의 하나의 뱅크는 선택된다. 각각의 뱅크는 상호 독립적으로 동작하는 인터리빙 동작을 수행한다.
상기 커맨드 디코더(200)는 CMOS 레벨의 외부 커맨드 신호를 입력하고, 이를 해석하여 내부 커맨드 신호를 출력한다. 특히 커맨드 디코더(200)는 입력되는 CMOS 레벨의 외부 커맨드 신호를 조합하여 메모리 장치의 활성화 커맨드 PACT를 발생한다.
상기 어드레스 발생기(300)는 외부에서 입력되는 어드레스를 활성화 커맨드 PACT에 동기시켜서 내부 어드레스를 발생하는 장치이다.
외부 커맨드에 따라 뱅크 1(100)만이 선택되어 데이터의 입출력이 수행될 때, 활성화 커맨드 PACT에 동기된 내부 어드레스 전송 라인들은 8개의 뱅크에 모두 연결된다. 따라서, 선택되지 않은 뱅크들에 기인한 전류의 소모가 발생하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 반도체 메모리 장치의 뱅크를 선택하는 회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은 8개의 뱅크들; 상기 8개의 뱅크들 중 특정의 4개의 뱅크들을 선택하기 위한 커맨드 디코더; 및 상기 커맨드 디코더의 뱅크 선택에 따라 선택된 뱅크에 어드레스 신호를 공급하기 위한 어드레스 발생기를 포함하는 반도체 메모리 장치를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 8개의 뱅크들 중 특정의 4개의 뱅크들을 선택하기 위한 제1 선택 회로; 및 나머지 4개의 뱅크들을 선택하기 위한 제2 선택 회로를 포함하는 커맨드 디코더를 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예
도 2는 본 발명의 실시예에 따른 메모리 장치의 블록도이다.
도 2를 참조하면, 메모리 장치는 8개의 뱅크들, 커맨드 디코더 및 어드레스 발생기를 포함한다.
상기 커맨드 디코더(220)에는 외부 커맨드 신호 및 뱅크 어드레스 신호 BA2가 입력된다. 입력되는 적어도 하나의 외부 커맨드 신호 및 뱅크 어드레스 신호 BA2는 커맨드 디코더(220)에서 조합되고, 제1 활성화 신호 PACT_R 또는 제2 활성화 신호 PACT_L이 커맨드 디코더(220)로부터 출력된다.
어드레스 발생기(320)는 제1 어드레스 발생기(322) 및 제2 어드레스 발생기(324)를 가진다. 상기 제1 어드레스 발생기(322)는 제1 활성화 신호 PACT_R을 입력으로 가지며, 제1 활성화 신호 PACT_R에 동기된 내부 어드레스 ADD_R을 출력한다.
상기 제2 어드레스 발생기(324)는 제2 활성화 신호 PACT_L을 입력으로 가지며, 제2 활성화 신호 PACT_L에 동기된 내부 어드레스 ADD_L을 출력한다.
제1 활성화 신호 PACT_R은 제1 어드레스 발생기(322)로 입력되어 8개의 뱅크들(100) 중 특정의 4개의 뱅크를 선택한다. 상기 특정의 4개의 뱅크의 선택은 제1 어드레스 발생기(322)의 출력인 내부 어드레스 ADD_R이 특정의 4개의 뱅크만을 엑세스함으로 실현된다.
또한, 제1 활성화 신호 PACT_R이 출력되어 제1 어드레스 발생기(322)가 활성화되는 동안, 제2 활성화 신호 PACT_L은 활성화되지 않으며, 이에 따라 제2 어드레스 발생기(324)는 동작하지 않는다. 즉 제1 활성화 신호 PACT_R 및 제2 활성화 신호 PACT_L은 상호간에 상보적인 관계에 있다.
따라서, 선택되지 않은 나머지 4개의 뱅크들에는 내부 어드레스 ADD_L이 출력되지 않는다. 선택되지 않은 4개의 뱅크들에 내부 어드레스 ADD_L이 공급되지 않으므로 8개 전체의 뱅크들에 어드레스 신호가 공급되는 것에 비해 전류의 소모를 줄일 수 있다.
데이터의 입출력 동작시, 뱅크의 수가 8개인 경우 하나의 뱅크를 선택하기 위해서는 3개의 뱅크 어드레스 신호를 요한다. 본 발명에서는 상기 3개의 뱅크 어드레스 신호들 중 하나의 뱅크 어드레스 신호를 커맨드 디코더의 입력으로 사용하여 뱅크 선택 신호로 사용하는 특징을 가진다.
도 3은 본 발명의 실시예에 따른 커맨드 디코더를 도시한 회로도이다.
도 3을 참조하면, 상기 커맨드 디코더는 제1 선택 회로(222) 및 제2 선택 회로(224)를 포함한다.
제1 선택 회로(222)는 3개의 외부 커맨드 신호 및 뱅크 어드레스 신호 BA2를 입력하여, 특정한 4개의 뱅크를 선택하기 위한 제1 활성화 신호 PACT_R을 출력한다. 이를 위하여, 상기 제1 선택 회로(222)는 트랜지스터들 QP1, QN1, QN3, QN5 및 QS1를 포함한다. 트랜지스터 QP1 및 QN1은 CMOS 인버터 구조를 가지며, 트랜지스터 QP1의 소스단은 VDD에 연결되고 QP1의 드레인단은 QN1의 드레인단에 연결된다. 또한, 트랜지스터 QP1 및 QN1은 제1 외부 커맨드 신호를 게이트의 입력신호로 가지며, 제1 활성화 신호 PACT_R을 출력으로 가진다.
트랜지스터 QN3은 상기 트랜지스터 QN1에 연결되며, 제2 외부 커맨드 신호의 제어에 따라 온오프 동작을 수행한다. 트랜지스터 QN5는 상기 트랜지스터 QN3에 연결되며, 제3 외부 커맨드 신호의 제어에 따라 온오프 동작을 수행한다.
트랜지스터 QS1의 드레인단은 트랜지스터 QN5에 연결되며, 뱅크 어드레스 신호 BA2의 제어에 따라 온오프 동작을 수행한다. 또한, 트랜지스터 QS1의 소스단은 VSS에 연결된다.
제1 외부 커맨드 신호가 저레벨이고, 제2 외부 커맨드 신호 및 제3 외부 커맨드 신호가 고레벨인 경우, 뱅크 어드레스 신호 BA2가 고레벨이면, 제1 활성화 신호 PACT_R은 고레벨이 되어 특정한 4개의 뱅크를 선택하는 동작이 일어날 수 있다.
제2 선택 회로(224)는 3개의 외부 커맨드 신호 및 뱅크 어드레스 신호 BA2를 입력하여, 나머지 4개의 뱅크를 선택하기 위한 제2 활성화 신호 PACT_L을 출력한다. 이를 위하여, 상기 제2 선택 회로(224)는 트랜지스터들 QP2, QN2, QN4, QN6, QS2 및 인버터 INV를 포함한다. 트랜지스터 QP2 및 QN2는 CMOS 인버터 구조를 가지며, 트랜지스터 QP2의 소스단은 VDD에 연결되고 QP2의 드레인단은 QN2의 드레인단에 연결된다. 또한, 트랜지스터 QP2 및 QN2는 제1 외부 커맨드 신호를 게이트의 입력신호로 가지며, 제2 활성화 신호 PACT_L을 출력으로 가진다.
트랜지스터 QN4는 상기 트랜지스터 QN2에 연결되며, 제2 외부 커맨드 신호의 제어에 따라 온오프 동작을 수행한다. 트랜지스터 QN6는 상기 트랜지스터 QN4에 연결되며, 제3 외부 커맨드 신호의 제어에 따라 온오프 동작을 수행한다.
트랜지스터 QS2의 드레인단은 트랜지스터 QN6에 연결되며, 뱅크 어드레스 신호 BA2의 제어에 따라 온오프 동작을 수행한다. 또한, 트랜지스터 QS2의 소스단은 VSS에 연결된다.
제1 외부 커맨드 신호가 저레벨이고, 제2 외부 커맨드 신호 및 제3 외부 커맨드 신호가 고레벨인 경우, 뱅크 어드레스 신호 BA2가 저레벨이면, 뱅크 어드레스 신호 BA2는 인버터 INV를 거쳐 트랜지스터 QS2의 게이트단에 고레벨로 인가된다. 이에 따라 트랜지스터 QS2는 턴온되며, 제2 활성화 신호 PACT_L은 고레벨이 되어 나머지 4개의 뱅크를 선택하는 동작이 일어날 수 있다.
상술한 커맨드 디코더의 동작에 따라 특정의 4개의 뱅크가 선택되는 경우, 나머지 4개의 뱅크는 선택이 차단되며, 내부 어드레스 신호의 입력이 차단되므로 불필요한 전류소모를 줄일 수 있다.
본 실시예에서는 제1 활성화 신호 및 제2 활성화 신호를 생성하기 위해 NAND 타입으로 회로를 구성하고, 외부 커맨드 신호의 수를 3개로 설정하여 설명하였지만, 실시의 형태에 따라 외부 커맨드 신호의 수는 변경될 수 있으며, 회로의 구성 또한 다양하게 변형될 수 있다.
상기와 같은 본 발명에 따르면, 커맨드 디코더에서 8개의 뱅크들 중 특정의 4개의 뱅크를 선택하기 위한 활성화 신호들을 생성하므로 선택되지 않은 나머지 4개의 뱅크에서의 전류의 소모를 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 8개의 뱅크를 가지는 메모리 장치의 블록도이다.
도 2는 본 발명의 실시예에 따른 메모리 장치의 블록도이다.
도 3은 본 발명의 실시예에 따른 커맨드 디코더를 도시한 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 뱅크 200, 220 : 커맨드 디코더
222 : 제1 선택 회로 224 : 제2 선택 회로
300, 320 : 어드레스 발생기 322 : 제1 어드레스 발생기
324 : 제 2 어드레스 발생기

Claims (7)

  1. 8개의 뱅크들;
    상기 8개의 뱅크들 중 특정의 4개의 뱅크들을 선택하기 위한 커맨드 디코더; 및
    상기 커맨드 디코더의 뱅크 선택에 따라 선택된 뱅크에 어드레스 신호를 공급하기 위한 어드레스 발생기를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 커맨드 디코더는,
    적어도 하나의 외부 커맨드 신호 및 뱅크 어드레스 신호를 입력으로 가지는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 커맨드 디코더는,
    상기 외부 커맨드 신호 및 상기 뱅크 어드레스 신호를 조합하여, 상기 특정의 4개의 뱅크들을 선택하기 위한 제1 활성화 신호 또는 나머지 4개의 뱅크들을 선택하기 위한 제2 활성화 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1 활성화 신호 및 상기 제2 활성화 신호는 상호 상보적으로 출력되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 어드레스 발생기는,
    상기 제1 활성화 신호에 동기하여 상기 선택된 특정의 4개의 뱅크들에 어드레스를 공급하기 위한 제1 어드레스 발생기; 및
    상기 제2 활성화 신호에 동기하여 상기 나머지 4개의 뱅크들에 어드레스를 공급하기 위한 제2 어드레스 발생기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 8개의 뱅크들 중 특정의 4개의 뱅크들을 선택하기 위한 제1 선택 회로; 및
    나머지 4개의 뱅크들을 선택하기 위한 제2 선택 회로를 포함하는 커맨드 디코더.
  7. 제6항에 있어서,
    상기 제1 선택 회로는 적어도 하나의 커맨드 및 뱅크 어드레스 신호를 조합하여 상기 특정의 4개의 뱅크들을 선택하기 위한 제1 활성화 신호를 출력하며,
    상기 제2 선택 회로는 상기 적어도 하나의 커맨드 및 상기 뱅크 어드레스 신호를 조합하여 상기 나머지 4개의 뱅크들을 선택하기 위한 제2 활성화 신호를 출력하는 것을 특징으로 하는 커맨드 디코더.
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US7843757B2 (en) 2007-08-29 2010-11-30 Hynix Semiconductor Inc. Semiconductor memory device including address input path selection circuit

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