KR101218606B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR101218606B1
KR101218606B1 KR1020110018197A KR20110018197A KR101218606B1 KR 101218606 B1 KR101218606 B1 KR 101218606B1 KR 1020110018197 A KR1020110018197 A KR 1020110018197A KR 20110018197 A KR20110018197 A KR 20110018197A KR 101218606 B1 KR101218606 B1 KR 101218606B1
Authority
KR
South Korea
Prior art keywords
signal
flag signal
clock enable
enable signal
enabled
Prior art date
Application number
KR1020110018197A
Other languages
English (en)
Other versions
KR20120098327A (ko
Inventor
구기봉
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110018197A priority Critical patent/KR101218606B1/ko
Priority to US13/189,969 priority patent/US8520462B2/en
Priority to CN201110252228.6A priority patent/CN102651232B/zh
Publication of KR20120098327A publication Critical patent/KR20120098327A/ko
Application granted granted Critical
Publication of KR101218606B1 publication Critical patent/KR101218606B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/83—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
    • G11C29/883—Masking faults in memories by using spares or by reconfiguring with partially good memories using a single defective memory device with reduced capacity, e.g. half capacity

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

복수의 칩을 포함하는 메모리 셀 어레이, 메모리 셀 어레이의 내부 동작을 제어하는 제어 회로, 제어 회로로 전원을 공급하는 전원 회로 및 클럭 인에이블 신호에 응답하여 모드 레지스터 셋 명령 및 데이터 입출력 패드를 통해 수신한 데이터에 따라 전원 공급 제어용 플래그 신호를 출력하는 모드 설정 회로를 포함하는 반도체 메모리 장치 및 이를 위한 모드 설정 회로를 제시한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 용량을 극대화하기 위해 복수의 칩을 하나의 모듈로 구성하여 사용하고 있다.
도 1은 일반적인 반도체 메모리 장치의 구성도이다.
도시한 것과 같이, 반도체 메모리 장치는 컨트롤러(12) 및 메모리 영역(14)을 포함하도록 구성된다. 메모리 영역(14)은 복수의 칩을 모듈화하여 구성할 수 있으며, 특정 칩에 불량이 발생한 경우 이를 대체하기 위한 수단으로 적어도 하나의 리던던시 칩을 더 포함할 수 있다.
컨트롤러(12)는 메모리 영역(14)으로 클럭 인에이블 신호(CKE), 클럭 신호(CLK), 명령어(CMD), 어드레스(ADD)를 제공하고, DQ핀을 통해 데이터를 송수신한다.
예를 들어, 칩 1에 불량이 발생한 경우 칩 1에 대한 액세스를 막고, 칩 1에 대한 액세스가 요구되는 경우 리던던시 칩 중 어느 하나로 액세스하도록 할 수 있다.
그런데, 리던던시 칩으로 액세스 경로를 변경하여 칩 1이 더 이상 사용될 필요가 없는 상황인데도 컨트롤러(12)는 정상 동작하는 칩 뿐 아니라 불량이 발생한 칩으로도 계속해서 전원을 공급한다. 즉, 불필요한 전원 공급이 이루어지므로 반도체 메모리 장치의 전체적인 전력 소모량이 증가하게 된다.
한편, 반도체 메모리 장치의 메모리 영역은 도 2와 같이 구성할 수도 있다.
도 2는 복수의 랭크를 포함하는 메모리 영역을 설명하기 위한 도면이다.
도 2에 도시한 메모리 영역(16)은 복수의 랭크로 이루어지며, 각각의 랭크는 복수의 칩이 모듈화되어 있다. 각각의 랭크에도 역시 적어도 하나의 리던던시 칩이 존재하며, 이를 통해 불량이 발생한 칩에 대한 리페어가 가능하다.
이러한 메모리 영역(16)을 구비하는 메모리 장치는 복수의 랭크에 대해 인터리빙이 동작이 가능하여 고속 동작을 도모할 수 있다.
이러한 메모리 장치에서는 칩 선택 신호(CS)에 의해 어느 하나의 랭크를 선택하고, 칩 어드레스 신호에 따라 접근하고자 하는 칩이 선택된다. 이때, 미선택된 칩에도 컨트롤러로부터 계속해서 전원이 공급되며, 이 또한 반도체 메모리 장치의 전력 소모를 증가시키는 요인으로 작용한다.
본 발명은 전력 소모를 최소화할 수 있는 반도체 메모리 장치를 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 정상 칩과 불량 칩의 어드레스에 따라 전원 공급 모드를 결정할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 메모리 장치는 복수의 칩을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이의 내부 동작을 제어하는 제어 회로; 상기 제어 회로로 전원을 공급하는 전원 회로; 및 클럭 인에이블 신호에 응답하여 모드 레지스터 셋 명령 및 데이터 입출력 패드를 통해 수신한 데이터에 따라 전원 공급 제어용 플래그 신호를 출력하는 모드 설정 회로;를 포함한다.
한편, 본 발명의 다른 실시예에 의한 반도체 메모리 장치는 복수의 칩을 포함하는 메모리 셀 어레이; 상기 메모리 셀 어레이의 내부 동작을 제어하는 제어 회로; 상기 제어 회로로 전원을 공급하는 전원 회로; 및 클럭 인에이블 신호에 응답하여, 모드 레지스터 셋 명령 및 데이터 입출력 패드를 통해 수신한 불량 칩 정보에 따라 제 1 플래그 신호를 출력하고, 상기 모드 레지스터 셋 명령 및 상기 데이터 입출력 패드를 통해 수신한 바이트 단위 동작 모드 정보에 따라 제 2 플래그 신호를 출력하는 모드 설정 회로;를 포함한다.
본 발명에서는 불량 칩이나 미사용 중인 칩에 대한 전원 공급을 최소화하여 전력 소비량을 효과적으로 절감시킬 수 있다.
특히 특정 칩에 대한 액세스가 요구되는 경우 불량 칩을 구분하기 위한 정보를 참조하여 해당 칩에 대한 전원 공급 여부를 결정하며, 특히 액세스가 요구된 칩이 불량 칩인 경우 전원 공급을 원천적으로 차단할 수 있다.
아울러, 특정 칩이 액티브 상태가 아닌 경우 해당 칩에 대하여 최소한의 전원만을 공급함으로써 전력 소모를 감소시킬 수 있다. 이 경우 전원 회로에 대한 전원 공급은 유지하고 제어 회로에 대한 전원 공급만을 선택적으로 차단할 수 있다. 따라서, 이후 해당 칩이 액티브 상태로 천이할 때 전원 안정화에 요구되는 시간을 감소시킬 수 있어 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 1은 일반적인 반도체 메모리 장치의 구성도,
도 2는 복수의 랭크를 포함하는 메모리 영역을 설명하기 위한 도면,
도 3은 본 발명의 일 실시예에 의한 모드 설정 회로를 설명하기 위한 도면,
도 4는 본 발명에 의한 모드 설정 과정을 설명하기 위한 타이밍도,
도 5는 도 3에 도시한 모드 설정 회로의 일 예시도,
도 6은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 3은 본 발명의 일 실시예에 의한 모드 설정 회로를 설명하기 위한 도면이다.
본 발명의 일 실시예에 의한 모드 설정 회로(110)는 클럭 인에이블 신호(CKE), 모드 레지스터 셋(MRS) 명령 및 DQ 신호에 응답하여 제 1 플래그 신호(MPD0_F) 및 제 2 플래그 신호(MPD1_F)를 출력한다.
MRS 신호는 스테이트 머신(120)으로부터 공급될 수 있다. 스테이트 머신(120)은 클럭 인에이블 신호(CKE), 클럭 신호(CLK), 칩 인에이블 신호(CS), 어드레스 신호(ADD) 및 명령어(CMD)에 응답하여 메모리 장치의 상태를 결정한다. 특히, 스테이트 머신(120)은 칩 선택 신호(CS)와 명령어(CMD, 예를 들어 RAS, CAS WE 등)에 응답하여 칩 선택 신호(CS)와 명령어(CMD)의 논리 레벨에 따라 메모리 셀의 워드라인을 액티브시키는 액티브 명령, 메모리 셀의 데이터를 입출력하는 리드/라이트 명령 등을 생성할 수 있다. 그리고, 어드레스 신호(ADD)와 명령어(CMD)를 디코딩하여 MRS 명령(MRS)을 출력한다.
모드 설정 회로(110)는 스테이트 머신(120)으로부터 제공되는 MRS 명령과 클럭 인에이블 신호(CKE) 및 DQ 신호를 입력받는다. 본 발명에서 DQ 신호는 불량 칩 정보 또는 바이트 단위 동작 모드 정보를 포함할 수 있다.
따라서, 스테이트 머신(120)으로부터 MRS 명령이 입력되고, DQ 신호로서 불량 칩 정보가 입력되면 모드 설정 회로(110)는 해당 불량 칩에 대한 모든 전원이 오프되도록 하는 제 1 플래그 신호(MPD0_F)를 출력한다. 그리고, 제 1 플래그 신호(MPD0_F)는 해당 불량 칩의 주변 회로, 코어 회로, 전원 회로로 제공되어 해당 불량 칩의 동작에 필요한 모든 내부 전원이 오프되도록 한다. 이러한 의미에서, 불량 칩에 대한 전원이 오프되는 모드를 맥스 파워 다운(Max Power Down) 모드라 지칭할 수 있다.
아울러, 스테이트 머신(120)으로부터 MRS 명령이 입력되고, DQ 신호로서 바이트 단위 동작 모드 정보가 입력되는 경우, 모드 설정 회로(110)는 메모리 영역의 내부 동작을 디스에이블시키기 위한 제 2 플래그 신호(MPD1_F)를 출력한다. 제 2 플래그 신호(MPD1_F)는 메모리 영역의 주변 회로, 코어 회로로 제공되어 내부 전원이 오프되도록 한다. 이 경우 전원 회로에 대해서는 제 2 플래그 신호(MPD1_F)가 제공되지 않도록 하는 것이 바람직하다. 따라서, 반도체 메모리 장치가 바이트 단위의 동작 모드로부터 탈출하면 주변 회로나 코어 회로로만 전원을 공급하면 되므로 고속으로 전원을 안정화시킬 수 있다.
모드 설정 회로(110)는 도 3과 같이 구성하는 것도 가능하나 이에 한정되는 것은 아니며, 스테이트 머신(120)에서 내부적으로 제 1 및 제 2 플래그 신호(MPD0_F, MPD1_F)를 출력하도록 구성하는 것도 가능함은 물론이다. 아울러, 모드 레지스터 셋 디코더에서 제 1 및 제 2 플래그 신호(MPD0_F, MPD1_F)를 생성하도록 구성할 수도 있다.
도 4는 본 발명에 의한 모드 설정 과정을 설명하기 위한 타이밍도이다.
칩 선택 신호(CSB)가 로우 인에이블되고 클럭 인에이블 신호(CKE)가 하이 인에이블되면, 스테이트 머신(120)은 어드레스 신호(ADD)와 명령어(CMD)를 디코딩하여 MRS 명령을 생성한다.
DQ 패드를 통해 불량 칩 정보가 입력되면, 모드 설정 회로(110)는 MRS 명령과 DQ 신호를 조합하여 클럭 인에이블 신호(CKE)의 디스에이블 시점에 동기시켜 제 1 플래그 신호(MPD0_F)를 인에이블시킨다. 이후, 클럭 인에이블 신호(CKE)가 다시 인에이블되더라도 제 1 플래그 신호(MPD0_F)가 인에이블 상태를 유지하도록 하여 불량 칩에 대하여 전원 공급이 차단되도록 한다.
한편, DQ 패드를 통해 바이트 단위 동작 모드 정보가 입력되는 경우, 모드 설정 회로(110)는 MRS 명령과 DQ 신호를 조합하여 클럭 인에이블 신호(CKE)의 디스에이블 시점에 동기시켜 제 2 플래그 신호(MPD1_F)를 인에이블시킨다. 이후, 라이트 명령이나 리드 명령 등의 유효 명령어가 입력되어 클럭 인에이블 신호(CKE)가 인에이블되면 제 2 플래그 신호(MPD1_F)를 디스에이블시킨다.
메모리 칩에 대하여 제어 회로와 전원 회로에 대한 모든 전원 공급을 차단하고, 다시 전원을 인가하는 경우 전원 안정화에 소요되는 시간은 최소 수 백 ㎲이다. 하지만, 본 발명에서와 같이 바이트 단위 동작 모드에서 제어 회로에 대한 전원만을 차단하고 전원 회로에 대한 전원 공급은 유지하면 전원 안정화에 수 ㎲만이 소요될 수 있어, 메모리 장치의 고속 동작이 가능하다.
도 5는 도 3에 도시한 모드 설정 회로의 일 예시도이다.
모드 설정 회로(110)는 도 5에 도시한 것과 같이 제 1 비교부(112) 및 제 2 비교부(114)를 포함한다.
제 1 비교부(112)는 클럭 인에이블 신호(CKE), MRS 명령(MRS) 및 DQ 신호에 응답하여 제 1 플래그 신호(MPD0_F)를 출력한다. 특히, 제 1 비교부(112)는 도 4에 도시한 타이밍도에서와 같이 클럭 인에이블 신호(CKE)가 인에이블됨에 따라 MRS 신호와 DQ 신호를 조합하여 제 1 플래그 신호(MPD0_F)를 인에이블시키며, 클럭 인에이블 신호(CKE)가 로우 상태에서 다시 하이 상태로 인에이블되어도 제 1 플래그 신호(MPD0_F)가 인에이블 상태를 유지할 수 있도록 낸드(NAND) 게이트를 이용하여 구성할 수 있다.
제 2 비교부(114)는 클럭 인에이블 신호(CKE), MRS 명령(MRS) 및 DQ 신호에 응답하여 제 2 플래그 신호(MPD1_F)를 출력한다. 이때, 도 4에 도시한 타이밍도에서와 같이 클럭 인에이블 신호(CKE)가 인에이블됨에 따라 MRS 신호와 DQ 신호를 조합하여 제 2 플래그 신호(MPD1_F)를 인에이블시키며, 클럭 인에이블 신호(CKE)가 로우 상태에서 다시 하이 상태로 인에이블되면 제 2 플래그 신호(MPD1_F)가 디스에이블될 수 있도록 노어(NOR) 게이트를 이용하여 구성할 수 있다.
도 6은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
본 발명의 일 실시예에 의한 반도체 메모리 장치(200)는 메모리 셀 어레이(210), 메모리 셀 어레이의 내부 동작을 제어하는 제어 회로(220), 제어 회로(220)의 동작에 필요한 전원을 공급하는 전원 회로(230) 및 제어 회로(220)와 전원 회로(230)에 대한 전원 공급 여부를 결정하는 모드 설정 회로(110)를 포함한다.
메모리 셀 어레이(210)는 도 1 및 도 2에 도시한 것과 같이 복수의 칩으로 구성하거나 복수의 랭크로 구성할 수 있다.
제어 회로(220)는 로우계 제어회로, 컬럼계 제어회로, 데이터 제어회로, 동기 회로를 포함하여 액티브, 프리차지, 리프래쉬 등의 동작을 제어하고, 라이트/리드 동작을 제어하는 한편, 이러한 동작을 위해 외부 클럭에 동기된 내부 클럭 신호를 제공한다.
전원 회로(230)는 코어전압 발생 회로, 펌핑전압 발생 회로, 기판 바이어스 전압 발생회로를 포함하여 메모리 셀 어레이(210)의 동작 모드에 따라 적정한 전압을 제어 회로(220)로 제공한다.
모드 설정 회로(110)는 도 3 및 도 5와 같이 구성할 수 있다. 따라서, 메모리 셀 어레이(210)를 구성하는 복수의 칩 중 불량 칩을 리던던시 칩으로 대체한 경우, 불량 칩 정보를 DQ 신호로 제공받아, 클럭 인에이블 신호(CKE) 및 MRS 명령에 응답하여 제 1 플래그 신호(MPD0_F)를 생성한다. 제 1 플래그 신호(MPD0_F)는 제어 회로(220) 및 전원 회로(230)로 공급되어, 더 이상 사용되지 않는 불량 칩의 동작에 관여하는 제어 회로(220) 및 전원 회로(230)에 전원이 공급되지 않도록 한다.
한편, 메모리 셀 어레이(210)를 바이트 단위 동작 모드로 이용하는 경우 바이트 단위 동작 모드 정보를 DQ 신호로 제공받는다. 그리고, 클럭 인에이블 신호(CKE) 및 MRS 명령에 응답하여 제 2 플래그 신호(MPD1_F)를 생성한다. 제 2 플래그 신호(MPD1_F)는 제어 회로(220)로 제공될 수 있다. 이 경우 전원 회로(230)로는 전원 공급이 유지되고 제어 회로(220)에 대한 전원 공급만이 차단된다. 따라서 메모리 셀 어레이(210)가 바이트 단위 동작 모드에서 탈출하는 경우 제어 회로(220)에 대한 전원 공급만이 이루어지므로 전원 안정화에 소요되는 시간을 단축시킬 수 있다.
결국, 본 발명에 의한 반도체 메모리 장치에서는 불량 칩에 대한 모든 전원 공급을 차단함으로써 전력 소모를 최소화할 수 있다. 아울러, 반도체 메모리 장치의 동작 모드에 따라 제어 회로에 전원을 선택적으로 공급할 수 있다. 따라서, 불필요한 회로부에 전원이 공급되지 않도록 할 수 있을 뿐 아니라, 고속으로 전원이 안정화될 수 있어 동작 속도를 개선할 수 있다.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110 : 모드 설정 회로
112 : 제 1 비교부
114 : 제 2 비교부
200 : 반도체 메모리 장치

Claims (12)

  1. 복수의 칩을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 내부 동작을 제어하는 제어 회로;
    상기 제어 회로로 전원을 공급하는 전원 회로; 및
    클럭 인에이블 신호에 응답하여 모드 레지스터 셋 명령 및 데이터 입출력 패드를 통해 수신한 데이터에 따라 전원 공급 제어용 플래그 신호를 출력하는 모드 설정 회로;
    를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 모드 설정 회로는 상기 입출력 패드를 통해 불량 칩 정보를 수신하여 제 1 플래그 신호를 출력하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 플래그 신호는 상기 제어 회로 및 상기 전원 회로로 제공되는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 클럭 인에이블 신호가 인에이블됨에 따라 상기 모드 레지스터 셋 명령 및 상기 불량 칩 정보에 응답하여 상기 클럭 인에이블 신호의 디스에이블 시점에 동기시켜 상기 제 1 플래그 신호를 인에이블시키고, 상기 클럭 인에이블 신호의 레벨에 무관하게 상기 제 1 플래그 신호의 인에이블 상태를 유지하도록 구성되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 모드 설정 회로는 상기 입출력 패드를 통해 바이트 단위 동작 모드 정보를 수신하여 제 2 플래그 신호를 출력하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 2 플래그 신호는 상기 제어 회로로 제공되는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 클럭 인에이블 신호가 인에이블됨에 따라 상기 모드 레지스터 셋 명령 및 상기 바이트 모드 동작 모드 정보에 응답하여 상기 클럭 인에이블 신호의 디스에이블 시점에 동기시켜 상기 제 2 플래그 신호를 인에이블시키고, 상기 클럭 인에이블 신호가 인에이블됨에 따라 상기 제 2 플래그 신호를 디스에이블시키도록 구성되는 반도체 메모리 장치.
  8. 복수의 칩을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 내부 동작을 제어하는 제어 회로;
    상기 제어 회로로 전원을 공급하는 전원 회로; 및
    클럭 인에이블 신호에 응답하여, 모드 레지스터 셋 명령 및 데이터 입출력 패드를 통해 수신한 불량 칩 정보에 따라 제 1 플래그 신호를 출력하고, 상기 모드 레지스터 셋 명령 및 상기 데이터 입출력 패드를 통해 수신한 바이트 단위 동작 모드 정보에 따라 제 2 플래그 신호를 출력하는 모드 설정 회로;
    를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 플래그 신호는 상기 제어 회로 및 상기 전원 회로로 제공되는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 클럭 인에이블 신호가 인에이블됨에 따라 상기 모드 레지스터 셋 명령 및 상기 불량 칩 정보에 응답하여 상기 클럭 인에이블 신호의 디스에이블 시점에 동기시켜 상기 제 1 플래그 신호를 인에이블시키고, 상기 클럭 인에이블 신호의 레벨에 무관하게 상기 제 1 플래그 신호의 인에이블 상태를 유지하도록 구성되는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 제 2 플래그 신호는 상기 제어 회로로 제공되는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 클럭 인에이블 신호가 인에이블됨에 따라 상기 모드 레지스터 셋 명령 및 상기 바이트 모드 동작 모드 정보에 응답하여 상기 클럭 인에이블 신호의 디스에이블 시점에 동기시켜 상기 제 2 플래그 신호를 인에이블시키고, 상기 클럭 인에이블 신호가 인에이블됨에 따라 상기 제 2 플래그 신호를 디스에이블시키도록 구성되는 반도체 메모리 장치.
KR1020110018197A 2011-02-28 2011-02-28 반도체 메모리 장치 KR101218606B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110018197A KR101218606B1 (ko) 2011-02-28 2011-02-28 반도체 메모리 장치
US13/189,969 US8520462B2 (en) 2011-02-28 2011-07-25 Semiconductor memory apparatus
CN201110252228.6A CN102651232B (zh) 2011-02-28 2011-08-30 半导体存储装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110018197A KR101218606B1 (ko) 2011-02-28 2011-02-28 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20120098327A KR20120098327A (ko) 2012-09-05
KR101218606B1 true KR101218606B1 (ko) 2013-01-04

Family

ID=46693224

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110018197A KR101218606B1 (ko) 2011-02-28 2011-02-28 반도체 메모리 장치

Country Status (3)

Country Link
US (1) US8520462B2 (ko)
KR (1) KR101218606B1 (ko)
CN (1) CN102651232B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102083374B1 (ko) 2013-06-17 2020-04-14 에스케이하이닉스 주식회사 반도체 장치 및 그의 제어 방법
KR20160112439A (ko) * 2015-03-19 2016-09-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 동작 방법
KR102518987B1 (ko) * 2018-03-12 2023-04-07 에스케이하이닉스 주식회사 반도체 장치, 커맨드 트레이닝 시스템 및 방법
KR102483476B1 (ko) 2018-04-03 2023-01-03 에스케이하이닉스 주식회사 데이터 입/출력 핀 단위로의 리페어를 지원하는 반도체 메모리 장치 및 그 반도체 메모리 장치의 리페어 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010030299A (ko) * 1999-09-08 2001-04-16 니시무로 타이죠 불휘발성 반도체 기억 장치
KR20010051059A (ko) * 1999-11-02 2001-06-25 윤종용 반도체 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3790021B2 (ja) * 1997-08-13 2006-06-28 株式会社東芝 半導体記憶装置
KR100284296B1 (ko) * 1999-04-13 2001-03-02 김영환 내부전원 발생회로
JP2002033363A (ja) * 2000-07-19 2002-01-31 Hitachi Ltd 半導体ウエハ、半導体チップ、および半導体装置の製造方法
JP2005332446A (ja) * 2004-05-18 2005-12-02 Fujitsu Ltd 半導体メモリ
JP4861022B2 (ja) * 2006-02-28 2012-01-25 富士通セミコンダクター株式会社 半導体装置の試験用回路および試験方法、半導体ウエハ、並びに半導体チップの製造方法
JP4967532B2 (ja) * 2006-08-25 2012-07-04 富士通セミコンダクター株式会社 半導体集積回路および半導体集積回路のテスト方法
KR101588000B1 (ko) * 2009-08-18 2016-01-25 삼성디스플레이 주식회사 표시 장치 구동 방법 및 이를 이용한 표시 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010030299A (ko) * 1999-09-08 2001-04-16 니시무로 타이죠 불휘발성 반도체 기억 장치
KR20010051059A (ko) * 1999-11-02 2001-06-25 윤종용 반도체 메모리 장치

Also Published As

Publication number Publication date
CN102651232A (zh) 2012-08-29
US8520462B2 (en) 2013-08-27
KR20120098327A (ko) 2012-09-05
CN102651232B (zh) 2017-03-01
US20120218849A1 (en) 2012-08-30

Similar Documents

Publication Publication Date Title
US7272061B2 (en) Dynamic pre-charge level control in semiconductor devices
KR100779871B1 (ko) 동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및방법
JP2010277666A (ja) 半導体記憶装置及びこれを制御するメモリコントローラ、並びに、情報処理システム
US9837137B2 (en) Semiconductor device
KR20180077341A (ko) 리프레시 모드들 동안의 메모리 디바이스들에서의 전력 소비의 감소
KR100799946B1 (ko) 반도체 메모리 및 그 제어 방법
KR101218606B1 (ko) 반도체 메모리 장치
KR20100091334A (ko) 누설 전류 차단기능을 갖는 데이터 처리장치의 메모리 모듈
US11442872B2 (en) Memory refresh operations using reduced power
US7961528B2 (en) Buffer control circuit of memory device
KR100968461B1 (ko) 메모리 모듈 및 데이터 입출력 시스템
US11009902B1 (en) Power voltage selection circuit
US8274843B2 (en) Semiconductor device having nonvolatile memory element and data processing system including the same
JP3279787B2 (ja) 半導体記憶装置
JP2012108982A (ja) 半導体装置及びその制御方法
US11250903B2 (en) Apparatus for supplying power supply voltage to semiconductor chip including volatile memory cell
US7826300B2 (en) Semiconductor memory apparatus
JP2008077635A (ja) メモリシステム
US9508418B1 (en) Semiconductor device
JP2005346502A (ja) メモリアクセス制御装置、情報処理システム、メモリアクセス制御方法、及び制御プログラム
KR101770739B1 (ko) 반도체 메모리 장치 및 그의 구동 방법
KR101013459B1 (ko) 어드레스를 비교하는 반도체 집적 회로
JP2015149107A (ja) 半導体装置および半導体システム
JP2008159169A (ja) 半導体記憶装置
KR20130051580A (ko) 독립적으로 데이터 마스킹 패드로 누설되는 전류를 차단하는 데이터 처리장치의 메모리 모듈 및 이를 이용한 데이터 마스킹 패드 전류 차단방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee