KR20180077341A - 리프레시 모드들 동안의 메모리 디바이스들에서의 전력 소비의 감소 - Google Patents

리프레시 모드들 동안의 메모리 디바이스들에서의 전력 소비의 감소 Download PDF

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크리스토퍼 이. 콕스
쿨지트 싱흐 바인스
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Abstract

디바이스들, 시스템들, 및 방법들은 메모리 디바이스의 판독/기입 동작들을 제공하는 활성 모드 및 판독/기입 동작들이 아이들인 경우 저장된 데이터를 나타내는 전압 레벨들의 재충전을 제공하는 셀프 리프레시 모드를 포함한다. 적어도 하나의 레지스터 소스는 제1 전압 레벨 및 제1 전압 레벨보다 낮은 제2 전압 레벨을 제공한다. 그러한 구성을 이용하여, 활성 모드 동안, 메모리 디바이스는 적어도 하나의 레지스터 소스에 의해 제공된 바와 같은 제1 전압 레벨에서 동작하고, 셀프 리프레시 모드 동안, 메모리 디바이스는 적어도 하나의 레지스터 소스에 의해 제공된 바와 같은 제2 전압 레벨에서 동작한다.

Description

리프레시 모드들 동안의 메모리 디바이스들에서의 전력 소비의 감소{REDUCTION OF POWER CONSUMPTION IN MEMORY DEVICES DURING REFRESH MODES}
본 발명은 일반적으로 집적 회로 분야 및, 더 구체적으로, 메모리의 전력 사용량을 감소시키는 디바이스들 및 시스템들에 관한 것이다.
전자 및 컴퓨팅 디바이스들이 더 많은 기능성을 제공하고 더 많은 콘텐츠를 처리하도록 진화함에 따라, 그러한 디바이스들은 더 큰 저장 용량들과, 동시에, 증가된 전력 효율을 요구한다. 그것들의 저장 및 대역폭 용량들을 생각하면, 다수의 전자 및 컴퓨팅 디바이스는 DRAM(dynamic random access memory)들을 이러한 디바이스들의 워킹 메모리로서 이용한다.
DRAM들의 다수의 타입 및 변형이 존재하지만, 대부분의 DRAM들은 DRAM들의 셀들에서 전압 레벨들의 정기적인 또는 주기적인 리프레시를 요구하여 그 안에 저장된 대응하는 로직 데이터를 유지한다. 이는, 시간이 흐름에 따라, 저장된 전압 레벨들을 저하시킬 수 있는, DRAM들의 메모리 셀들에서의 특정 기생 효과들 및 누설 전류들로 인한 것이다. 리프레시 동작들은, DRAM들로의/로부터의 판독/기입 동작들이 아이들(idle)인 스탠바이 기간들 동안 발생한다. DRAM들은 전형적으로, 셀프 리프레시 모드를 트리거하도록, 스탠바이 기간과 협력하여, 메모리 제어기에 의해 발행된, 클록 인에이블(CKE) 신호를 제공하면서 내부 클록들 및 입력 채널들을 턴 오프하는 것을 수반하는, 셀프 리프레시 모드를 갖는다.
그러나, 전술한 바와 같은, 전자 및 컴퓨팅 디바이스들의 증가된 기능성은 그러한 메모리 디바이스들의 전력 소비를 감소시키는 데 있어서 특정 과제들을 제공한다.
도 1은 본 발명의 다양한 양태들에 따른, 스탠바이 모드들 동안 메모리 디바이스들의 전력 소비를 감소시키도록 구성된 시스템의 하이 레벨 기능 블록도를 도시하는 도면.
도 2는 본 발명의 다양한 양태들에 따른, 메모리 디바이스들의 전력 소비에서의 감소를 나타내는 타이밍도를 도시하는 도면.
이하의 설명에서, 유사한 컴포넌트들은, 그것들이 상이한 실시예들에 도시되는지에 상관없이, 동일한 참조 번호들이 부여되었다. 본 발명의 실시예(들)를 명확하고 간결한 방식으로 예시하기 위해, 도면들은 반드시 실척이 아닐 수 있고, 특정 특징들은 다소 개략적인 형태로 도시될 수 있다. 일 실시예에 관한 설명 및/또는 예시된 특징들은 하나 이상의 그외의 실시예에서 동일한 방식 또는 유사한 방식으로, 및/또는 그외의 실시예들의 특징들과 결합하여 또는 그 대신 이용될 수 있다.
본 발명의 다양한 실시예들에 따라, 메모리 디바이스의 판독/기입 동작들을 제공하는 활성 모드 및 판독/기입 동작들이 아이들인 경우 저장된 데이터를 나타내는 전압 레벨들의 재충전을 제공하는 셀프 리프레시 모드를 포함하는 디바이스들, 시스템들, 및 방법들이 개시된다. 적어도 하나의 레지스터 소스는 제1 전압 레벨 및 제1 전압 레벨보다 낮은 제2 전압 레벨을 제공한다. 그러한 구성을 이용하여, 활성 모드 동안, 메모리 디바이스는 적어도 하나의 레지스터 소스에 의해 제공된 바와 같은 제1 전압 레벨에서 동작하고, 셀프 리프레시 모드 동안, 메모리 디바이스는 적어도 하나의 레지스터 소스에 의해 제공된 바와 같은 제2 전압 레벨에서 동작한다. 이러한 방식으로, 메모리 디바이스에 의한 전력의 소비는 셀프 리프레시 모드 동안 감소되고, 따라서 메모리 디바이스의 전체 전력 효율을 개선하게 된다.
이러한 및 그외의 특징들 및 특성들뿐만 아니라, 부분들의 조합 및 구조의 관련된 엘리먼트들의 기능들 및 동작 방법들 및 제조의 절감은, 유사한 참조 번호들이 다양한 도면들에서 대응하는 부분들을 지정하는, 모두 본 명세서의 일부를 형성하는, 첨부된 도면들을 참조하는 이하의 설명 및 첨부된 특허청구범위의 고려 시 더 명확해질 것이다. 그러나, 도면들은 예시 및 설명의 목적만을 위한 것이고 특허청구범위의 한정의 정의로서 의도되지 않는다는 것은 분명히 이해된다. 명세서 및 특허청구범위에서 이용되는 바와 같은, 단수형 "a", "an", 및 "the"는 문맥에서 달리 명백히 서술되지 않는 한 복수의 지시 대상을 포함한다.
도면들에 주의를 돌리면, 도 1은 본 발명의 다양한 양태들에 따른, 셀프 리프레시 모드 능력들을 갖는 메모리 디바이스를 갖는 시스템(100)의 하이 레벨 기능 블록도를 도시한다. 시스템(100)은 셀프 리프레시 모드를 갖는 메모리 디바이스를 포함할 수 있는 다수의 전자 및/또는 컴퓨팅 디바이스 중 임의의 것을 나타낸다. 그러한 전자 및/또는 컴퓨팅 디바이스들은 서버들, 데스크톱들, 랩톱들, 모바일 디바이스들, 스마트폰들, 게이밍 디바이스들, 태블릿 컴퓨터들, 네트워킹 디바이스들 등을 포함할 수 있다.
도시된 실시예에서, 시스템(100)은 메모리 디바이스(110), 프로세서(140), 메모리 제어기(130), 전압 레귤레이터(170), 및 직렬 프레즌스 검출(serial presence detect)(180)을 포함한다. 대안의 실시예들에서, 시스템(100)은 더 많은 컴포넌트들, 더 적은 컴포넌트들, 및/또는 상이한 컴포넌트들을 포함할 수 있다. 또한, 시스템(100)은 별개의 엘리먼트들을 포함하는 것으로서 도시되지만, 그러한 엘리먼트들은 하나의 플랫폼 상에 통합될 수 있다는 것이 이해될 것이다.
메모리 디바이스(110)는, 적어도 부분적으로, 시스템(100)에 메인 시스템 메모리를 제공한다. 메모리 디바이스(110)는, 예를 들어, 본원에 설명된 실시예들 중 임의의 것에 따른, DDR1, DDR2, DDR3, DDR4, LPDDR 등과 같은, DRAM 디바이스를 포함할 수 있다. 메모리 디바이스(110)는 하나 이상의 메모리 리소스(112a-112n)를 포함할 수 있다. 메모리 리소스들(112a-112n)은, 데이터가 메모리(110)에 대해 저장되는 리소스들을 나타내고, 종종 메모리 어레이로서 지칭된다. 상이한 실시예들에서, 메모리 리소스들은 별개의 메모리 채널들, 메모리 뱅크들, 메모리 그룹들 등으로서 구성될 수 있다.
메모리 디바이스(110)는, 셀프 리프레서 동작들을 구현하기 위한 메모리(110) 내의 하드웨어 및/또는 소프트웨어 로직을 나타내는, 셀프 리프레시(SR) 제어기(120)를 포함한다. 전술한 바와 같이, 셀프 리프레시 동작들은, 상태 변화들을 구현하고 셀프 리프레시 모드를 트리거하기 위한 SR 제어(120)를 포함하는, 메모리 디바이스 그 자신 내에서 관리된다.
메모리 디바이스(110)는 모드 레지스터(들)(150) 및 다목적 레지스터(160)를 더 포함한다. 모드 레지스터(들)(150)는 시스템(100)의 능력들을 정의하기 위해, 시스템 구성 파라미터 설정들/값들을, 특정 비트 길이의 사전 정의된 레지스터들에 저장할 수 있다. 메모리 디바이스(110)에 의해 구현된 DRAM 타입에 따라, 저장된 구성 파라미터 설정들은 프로그래밍가능, 즉, 판독/기입가능할 수 있거나, 또는 그것들은 하드 코딩형, 즉, 판독전용일 수 있다.
또한, 다목적 레지스터(160)는, 무엇보다도, 시스템(100)의 능력들을 정의하는 시스템 구성 파라미터 설정들/값들을 또한 저장할 수 있다. 저장된 구성 파라미터 설정들은 프로그래밍가능, 즉, 판독/기입가능할 수 있다.
시스템(100)은 시스템(100)의 프로세싱 리소스들을 나타내는, 프로세서(140)를 더 포함한다. 프로세싱 리소스로서, 프로세서(140)는 버스 기반구조(142)를 통해 메모리 디바이스(110)에, 그리고 채널 기반구조(174)를 통해 전압 레귤레이터(170)에 통신가능하게 결합된 것으로서 도시된다. 프로세서(140)는 시스템(100)의 그외의 컴포넌트들과 통신할 수 있지만, 명확함을 위해, 그러한 통신들은 본원에 개시된 동작의 원리들을 이해하는 데 있어서 어떠한 손실 없이 생략된다는 것이 이해될 것이다.
단일 유닛으로서 도시되지만, 프로세서(140)는 하나 이상의 마이크로프로세서 또는 마이크로컨트롤러를 포함하는 하나 이상의 프로세서 디바이스뿐만 아니라 멀티코어 프로세싱 디바이스들을 포함할 수 있다는 것이 또한 이해될 것이다. 프로세서(140)는 판독 및 기입 동작들을 수행하도록 버스 기반구조(142)를 통해 메모리 디바이스(110)에 액세스한다. 일부 실시예들에서, 버스(142)는 또한 메모리 컨트롤러(130)를 통해 라우팅될 수 있다.
다양한 구현들과 일관되게, 그리고 간략함을 위해, 본 발명의 실시예에 따른, 메모리 제어기(130)는 프로세서(140)와 통합되는 것으로 도시된다. 그러나, 특정 구현들에 따라, 메모리 제어기(130)는 프로세서(140)와 통합되지 않을 수 있고, 버스 기반구조를 통해 프로세서(140)에 통신가능하게 결합될 수 있다는 것이 이해되어야 한다.
메모리 제어기(130)는 메모리 디바이스에(110) 대한 액세스를 제어하기 위한 로직(하드웨어 및/또는 소프트웨어)으로 구성된다. 또한, 메모리 제어기(130)는 셀프 리프레시 동작들을 생성하기 위한 로직을 포함한다. 도시된 바와 같이, 메모리 제어기(130)는 버스 기반구조(142)를 통해 메모리 디바이스(110)에 액세스하고, 셀프 리프레시 모드로의 천이를 지시하는, 클록 인에이블(CKE) 신호를 메모리 디바이스(110)에 제공할 수 있다.
전술한 바와 같이, 프로세서(140)는 채널(174)을 통해 전압 레귤레이터(170)와 통신한다. 전압 레귤레이터(170)의 회로는 메모리 디바이스(110), 프로세서(140), 메모리 제어기(130) 등과 같은, 시스템(100) 컴포넌트들의 전압 요건들에 비례하는 일정한 DC 전압 신호 레벨을 출력하도록 전원으로부터 수신된 전압을 조정하도록 구성된다. 도 1에 예시된 바와 같이, 조정된 출력 전압은 공급 라인 기반구조(172), 즉, 전압 레일(voltage rail)을 통해 메모리 디바이스(110)에 공급된다.
시스템(100)은 또한 직렬 프레즌스 검출(SPD) 모듈(180)을 포함한다. SPD(180)는 전형적으로 시스템(100)의 동작 정보를 BIOS에 저장하는 메모리 디바이스(110)의 DIMM에 결합된 EEPROM 디바이스를 포함한다. 동작 정보는 판독전용 형태로 저장되고, BIOS 프로세스 동안 그러한 정보는, 메모리 제어기(130), 메모리 디바이스(110), 모드 레지스터(들)(150), 및 다목적 레지스터(160)와 같은, 그외의 시스템(100) 컴포넌트들에 공급될 수 있다.
전술한 바와 같이, DRAM들로의/로부터의 판독/기입 동작들이 비활성 또는 아이들인 스탠바이 기간들 동안, DRAM들은 셀프 리프레시 모드에 진입할 수 있다. 셀프 리프레시 모드 동안, DRAM 셀들의 전압 레벨들은 그 안에 저장된 대응하는 로직 데이터를 유지하도록 리프레시 또는 재충전된다. 그러나, 리프레시 동작들은 활성 판독/기입 동작들보다 적은 전류를 드로우(draw)한다. 그와 같이, 셀프 리프레시 모드들 동안 DRAM들에 공급된 전압들은 감소될 수 있고, 이는 전체 메모리 전력 사용량 효율화를 야기한다.
예를 들어, 한정하지 않는 실시예에서, 시스템(100)의 메모리 디바이스(110)는, DDR4와 같은, 듀얼 데이터 레이트 DRAM 디바이스로서 구성될 수 있다. 전형적으로, (셀프 리프레시 모드를 포함하는) 스탠바이 및 활성 모드들 양쪽 모두에 대해, DDR4 DRAM들은 +/-5%의 오차 허용 범위(tolerance range)를 갖는 1.2V의 조정된 전압 Vdd를 요구한다. 그러나, 셀프 리프레시 모드 동안 리프레시 동작들을 구동하는 데 요구되는 전류는 활성 판독/기입 동작들 동안 요구되는 전류보다 적다. 그와 같이, 데이터 유지를 손상시키지 않고, 셀프 리프레시 모드 동안 전압 레귤레이터(170)에 의해 메모리 디바이스(110)에 공급되는 조정된 전압 레벨을 감소시키거나 또는 낮추기 위한 기회가 존재한다.
따라서, 메모리 디바이스(110)가 DDR4 DRAM을 포함하는 한정하지 않는 실시예의 경우, 제작자 사양들에 따라, 1.1V 또는 1.0V의, 셀프 리프레시 모드 동안의 조정된 전압(VDD_SR)이 메모리 디바이스(110)에 공급될 수 있다. 동등하게 주목할만한, VDD_SR의 오차 허용 범위는 또한, 다시, 제작자 사양들에 따라 다듬어질 수 있다. 예를 들어, 하나의 사양 하에서, +/-4.0%의 오차 허용 범위를 갖는 1.0V의 VDD_SR이 메모리 디바이스(110)에 공급될 수 있고, 또 다른 사양 하에서, +/-3.0%의 오차 허용 범위를 갖는 0.98V의 VDD_SR이 메모리 디바이스(110)에 공급될 수 있다. 그러나, 전술한 VDD_SR 및 다듬어진 오차 허용 값들이 대표적일 수 있지만, 그것들은 어떠한 방식으로도 한정하도록 의도되지 않는다는 것이 이해되어야 한다.
전술한 바와 더불어, VDD_SR 및 다듬어진 오차 허용 값들은 동작 및/또는 구성 설정 정보를 저장하는 기존의 레지스터 리소스들을 활용함으로써 시스템(100)에서 구현될 수 있다. 특히, 메모리 디바이스(110)에 의해 구현된 DRAM 타입에 따라, 특정 연관된 레지스터 리소스들은 VDD_SR의 공급 및 다듬어진 오차 허용 값들을 가능하게 할 수 있다.
예를 들어, 특정한 한정하지 않는 실시예들에서, 시스템 구성 파라미터 설정들을 저장하는, 다목적 레지스터(160)는 DDR4 DRAM들에 대한 다듬어진 오차 허용 값들 및 VDD_SR을 특정하는 데 이용될 수 있다. 그외의 실시예들에서, 또한 시스템 구성 파라미터 설정들을 저장하는, 모드 레지스터(150)는 LPDDR DRAM들에 대한 다듬어진 오차 허용 값들 및 VDD_SR을 특정하는 데 이용될 수 있다. 또 다른 실시예들에서, 동작 정보를 저장하는, SPD 모듈(180)은 또한 VDD_SR 및 다듬어진 오차 허용 값들을 제공하는 데 이용될 수 있다.
그러한 구성을 이용하면, VDD_SR 및/또는 다듬어진 오차 허용 값들은 레지스터 리소스들, 즉, 모드 레지스터(150), 다목적 레지스터(160), 및 SPD 모듈(180)로부터 판독되고, 예를 들어, BIOS 프로세스 동안 전압 레귤레이터(130)에 공급되어, 셀프 리프레시 모드 동안 더 낮은 전압 및 더 엄격한 오차 허용 값을 제공할 수 있다. 그렇게 해서, 전력의 소비는 셀프 리프레시 모드 동안 감소되고, 따라서 메모리 디바이스(110)의 전체 전력 효율을 개선하게 된다.
예로서, 도 2는, 본 발명의 다양한 양태들에 따른, 다양한 메모리 디바이스(110) 신호들에 대한 타이밍 및 트리거 이벤트들을 예시하는, 타이밍도(200)를 도시한다. 명확함을 위해 전술한 한정하지 않는 예시와 일치하게, 메모리 디바이스(110)는 셀프 리프레시 모드를 실행할 수 있는 DDR4 DRAM 디바이스를 포함할 수 있다.
도 2에 예시된 바와 같이, 시스템(100)의 전체 타이밍을 제공하는, 차동 클록 신호들(CK_t, CK_c)은, T0, T1, T2...Ta0, Tb0...Tf0, TSRE, TSRX, TVDD, 및 TVDD_SR과 같은, 특정 타이밍 포인트들과 함께 도시된다. 클록 인에이블(CKE)은 메모리 디바이스(110)가 셀프 리프레시 모드에 진입하도록 트리거하기 위해 메모리 제어기(130)에 의해 제공되는 무지향성 신호이다.
도시된 바와 같이, 선택 해제 커맨드(DES) 신호는 T0에 발행되어, 메모리 디바이스(110)에 대한 뒤이은 활성 판독/기입 동작들이 없다는 것을 나타낸다; 다시 말해서, 메모리 디바이스(110)는 스탠바이 모드에 있게 된다. 그와 같이, 타이밍 T1에서의 로우 레벨로 천이하는 CKE 신호 및 타이밍 T1에서의 셀프 리프레시 인에이블(SRE) 커맨드에 따라, 메모리 디바이스(110)는 타이밍 TSRE 잠시 후에 셀프 리프레시 인에이블 클록 카운트(tCKSRE)와 함께 셀프 리프레시 모드에 진입한다.
SRE 커맨드 후의 특정 수의 클록 사이클들 이후, 타이밍 TVDD_SR에서, 전압 레귤레이터(170)는 메모리 디바이스(110)에 공급되는 조정된 전압을 VDD 전압으로부터 레지스터 리소스들에 의해 특정된 더 낮은 VDD_SR 전압으로 스위칭한다. 전술한 원리들과 일관되게, VDD는 활성 판독/기입 동작들에 대한 전압 신호 레벨이고, 예를 들어, DDR4 DRAM의 경우, VDD = 1.2V이며; VDD_SR은 VDD보다 낮은 전압 신호 레벨이고 여전히 셀프 리프레시 모드 동안 리프레시 동작들을 지원할 수 있고, 예를 들어, VDD_SR = 1.0V이다.
또한, 일부 실시예들에서, 전압 레귤레이터(170)에 의한 전압 신호 레벨들의 스위칭은 더 낮은 VDD_SR 전압을 출력하도록 전압 레귤레이터(170)를 조절함으로써 달성될 수 있다. 그외의 실시예들에서, 전압 레귤레이터(170)는, 하나는 VDD를 공급하고 다른 하나는 더 낮은 VDD_SR 을 공급하는, 두 개의 전압 신호 라인(즉, 전압 레일들)을 제공할 수 있다. 이러한 방식으로, 두 개의 전압 레일 사이의 전압 레귤레이터(170) 토글(toggle)을 가짐으로써 전압 신호 레벨들의 스위칭이 달성될 수 있다.
메모리 디바이스(110)는 더 낮은 전압 레벨 VDD_SR에서 리프레시 동작들을 실행할 것이고, 타이밍 TVDD로서 표기된, 셀프 리프레시 모드를 종료하기 직전까지, 계속 그렇게 할 것이다. 즉, 메모리 디바이스(110) 내의 데이터 손실의 임의의 잠재적인 리스크를 방지하기 위해, 셀프 리프레시 모드를 종료하기 전에, 셀프 리프레시 종료 클록 카운트(tCKSRX)가 메모리 제어기(130) 내부에 생성된다. 셀프 리프레시 종료(SRX) 커맨드가 발행되고 메모리 제어기(130)의 CKE 신호가 하이 레벨로 천이하는 것은 tCKSRX 클록 카운트 동안이고, 양쪽 모두는 셀프 리프레시 모드의 끝이 다가오는 것을 나타낸다. 따라서, 도 2에서 도시된 바와 같이, SRX 커맨드가 발행되고 CKE 신호가 천이하는 tCKSRX 클록 카운트 내의, 타이밍 TVDD에, 전압 레귤레이터(170)는 TSRX에서의 셀프 리프레시 모드의 종료 전에, 메모리 디바이스(110)에 공급되는 조정된 전압을 다시 VDD로 스위칭한다.
그와 같이, 전력의 소비는 셀프 리프레시 모드 동안 감소되고, 따라서 메모리 디바이스(110)의 전체 전력 효율을 개선하게 된다.
캐리어 복구 성능의 최적화의 새로운 개념들 및 원리들을 설명하였기 때문에, 상기한 상세한 설명은 예로서만 제시되도록 의도되고 한정하지 않는다는 것은 본 상세한 설명을 읽은 이후 당업자에게 명백해질 것이다. 본원에 명시적으로 서술되지는 않지만, 다양한 변형들, 개선들, 및 수정들이 발생할 것이고, 당업자에게 의도될 것이다. 변형들, 개선들, 및 수정들은 본 개시에 의해 제시되는 것으로 의도되고, 본 개시의 예시적인 양태들의 기술적 사상 및 범주에 속한다. 또한, 프로세싱 엘리먼트들 또는 시퀀스들의 나열된 순서, 또는 숫자들, 문자들, 또는 그외의 지정들의 이용은, 따라서 청구된 프로세스들 및 방법들을 특허청구범위에서 특정될 수 있는바를 제외한 임의의 순서로 한정하도록 의도되지 않는다. 이상의 개시는 본 발명의 다양한 유용한 양태들로 현재 고려되는 다양한 예시들을 통해 논의하지만, 그러한 상세는 그 목적만을 위한 것이고, 첨부된 특허청구범위는 개시된 양태들에 한정되지 않고, 반대로, 개시된 양태들의 기술적 사상 및 범주에 속하는 수정들 및 등가 배열들을 포함하도록 의도된다는 것은 당연하다.

Claims (22)

  1. 메모리 디바이스로서,
    메모리 어레이; 및
    회로
    를 포함하고,
    상기 회로는,
    제1 모드에서 제1 전압 레벨을 공급하기 위한 제1 전압 레일(voltage rail)로부터 동작하고 - 상기 제1 모드는 상기 메모리 어레이를 액세스하기 위하여 판독 및 기입 동작들을 제공함 -,
    레지스터에 기초하여 제2 모드에서 제2 전압 레벨을 공급하기 위한 제2 전압 레일로부터 동작 - 상기 메모리 디바이스는 상기 제2 모드에서 셀프 리프레시를 수행하고, 상기 레지스터는 상기 제2 전압 레벨을 특정함 -
    하도록 구성되는, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 전압 레일은 상기 제2 전압 레일보다 더 큰 전압을 제공하는, 메모리 디바이스.
  3. 제1항에 있어서,
    상기 메모리 디바이스가 상기 제1 전압 레일 또는 상기 제2 전압 레일로부터 동작하는지를 나타내는 값을 저장하는 상기 레지스터
    를 더 포함하는, 메모리 디바이스.
  4. 제1항에 있어서,
    상기 레지스터는 모드 레지스터 또는 다목적 레지스터를 포함하는, 메모리 디바이스.
  5. 제1항에 있어서,
    전압 레귤레이터가 상기 메모리 디바이스로의 상기 제1 전압 레일 및 제2 전압 레일에 전압을 공급하는 메모리 디바이스.
  6. 제1항에 있어서,
    상기 회로는 상기 제2 모드로의 천이에 부분적으로 기초하여 상기 제1 전압 레일에서 상기 제2 전압 레일로 스위칭되는, 메모리 디바이스.
  7. 제1항에 있어서,
    상기 회로는 상기 레지스터에 기초하여 상기 제1 전압 레일에서 상기 제2 전압 레일로 스위칭되는, 메모리 디바이스.
  8. 제1항에 있어서,
    상기 회로는 제2 레지스터에 기초하여 상기 제1 전압 레일에서 상기 제2 전압 레일로 스위칭되고,
    상기 제2 레지스터는 상기 제2 전압 레일로부터의 동작이 인에이블되어 있는지를 나타내는, 메모리 디바이스.
  9. 제1 모드에서 제1 전압 레벨을 공급하기 위한 제1 전압 레일로부터 메모리 디바이스의 회로를 동작시키는 단계 - 상기 제1 모드는 판독 및 기입 동작들을 제공함 -;
    제2 모드로 천이하는 단계 - 상기 메모리 디바이스는 상기 제2 모드에서 셀프 리프레시 동작들을 수행함 -; 및
    레지스터에 기초하여 상기 제2 모드에서 제2 전압 레벨을 공급하기 위한 제2 전압 레일로부터 상기 메모리 디바이스의 상기 회로를 동작시키는 단계 - 상기 레지스터는 상기 제2 전압 레벨을 특정함 -
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 제1 전압 레일로부터 상기 제2 전압 레일로의 스위치를 야기하는 것은 상기 제2 모드로의 천이에 적어도 부분적으로 기초하는, 방법.
  11. 제9항에 있어서,
    상기 제1 전압 레일로부터 상기 제2 전압 레일로의 스위치를 야기하는 것은 상기 레지스터에 기초하는, 방법.
  12. 제9항에 있어서,
    상기 제1 전압 레일로부터 상기 제2 전압 레일로의 스위치를 야기하는 것은 제2 레지스터에 기초하고,
    상기 제2 레지스터는 상기 제2 전압 레일로부터의 동작이 인에이블되어 있는지를 나타내는, 방법.
  13. 제9항에 있어서,
    상기 제1 전압 레일은 상기 제2 전압 레일보다 더 큰 전압을 제공하는, 방법.
  14. 제9항에 있어서,
    상기 메모리 디바이스가 상기 제1 전압 레일 또는 상기 제2 전압 레일로부터 동작하는지를 나타내기 위하여 상기 레지스터에 값을 저장하는 단계
    를 더 포함하는 방법.
  15. 제14항에 있어서,
    상기 레지스터는 모드 레지스터 또는 다목적 레지스터를 포함하는, 방법.
  16. 시스템으로서,
    프로세서; 및
    상기 프로세서 및 메모리 디바이스에 통신가능하게 결합되는 메모리 컨트롤러 - 상기 메모리 컨트롤러는 상기 메모리 디바이스로의 액세스를 제어하기 위하여 하드웨어 로직을 포함하고, 상기 제어는 상기 메모리 디바이스에 대한 복수의 전압 레일 중 하나를 나타내도록 레지스터를 프로그래밍하기 위하여 상기 메모리 디바이스에 커맨드를 전송하는 것을 포함함 -
    를 포함하고,
    상기 메모리 디바이스는, 상기 레지스터에 기초하여, 제1 모드에서 상기 복수의 전압 레일 중 하나의 전압 레일로부터 동작하고 제2 모드에서 상기 복수의 전압 레일 중 다른 하나의 전압 레일로부터 동작하고, 상기 제1 모드는 판독 및 기입 동작들을 제공하고, 상기 메모리 디바이스는 상기 제2 모드에서 셀프 리프레시 동작들을 수행하고, 상기 하나의 전압 레일은 제1 전압 레벨을 공급하기 위한 것이고, 상기 다른 하나의 전압 레일은 제2 전압 레벨을 공급하기 위한 것이고, 상기 레지스터는 상기 제2 전압 레벨을 특정하는, 시스템.
  17. 제16항에 있어서,
    상기 메모리 디바이스는, 상기 레지스터에 기초하고 상기 제2 모드로의 천이에 적어도 부분적으로 기초하여, 상기 제1 모드에서 더 높은 전압 레벨을 공급하기 위한 상기 하나의 전압 레일로부터 동작하고 상기 제2 모드에서 더 낮은 전압 레벨을 공급하기 위한 상기 다른 하나의 전압 레일로부터 동작하는, 시스템.
  18. 제17항에 있어서,
    상기 메모리 컨트롤러의 상기 하드웨어 로직은 또한 상기 제2 모드로의 상기 메모리 디바이스의 천이를 트리거하는, 시스템.
  19. 제16항에 있어서,
    상기 프로세서는 상기 메모리 컨트롤러를 포함하는, 시스템.
  20. 시스템으로서,
    메모리 디바이스로의 액세스를 제어하는 메모리 컨트롤러 - 상기 제어는 상기 메모리 디바이스에 대한 복수의 전압 레일 중 하나를 나타내도록 레지스터를 프로그래밍하기 위하여 상기 메모리 디바이스에 커맨드를 전송하는 것을 포함함 -; 및
    공급 라인 기반구조를 통해 상기 메모리 디바이스에 조정된 출력 전압들을 공급하는 전압 레귤레이터 - 상기 공급 라인 기반구조는 상기 복수의 전압 레일을 포함함 -
    를 포함하고,
    상기 메모리 디바이스는, 상기 레지스터에 기초하여, 제1 모드에서 상기 복수의 전압 레일 중 하나의 전압 레일로부터 동작하고 제2 모드에서 상기 복수의 전압 레일 중 다른 하나의 전압 레일로부터 동작하고, 상기 제1 모드는 판독 및 기입 동작들을 제공하고, 상기 메모리 디바이스는 상기 제2 모드에서 셀프 리프레시 동작들을 수행하고, 상기 하나의 전압 레일은 제1 전압 레벨을 공급하기 위한 것이고, 상기 다른 하나의 전압 레일은 제2 전압 레벨을 공급하기 위한 것이고, 상기 레지스터는 상기 제2 전압 레벨을 특정하는, 시스템.
  21. 제20항에 있어서,
    상기 메모리 디바이스는, 상기 레지스터에 기초하고 상기 제2 모드로의 천이에 적어도 부분적으로 기초하여, 상기 제1 모드에서 더 높은 전압 레벨을 공급하기 위한 상기 하나의 전압 레일로부터 동작하고 상기 제2 모드에서 더 낮은 전압 레벨을 공급하기 위한 상기 다른 하나의 전압 레일로부터 동작하는, 시스템.
  22. 제21항에 있어서,
    상기 전압 레귤레이터에 전압을 제공하는 전원(power supply)
    을 더 포함하는 시스템.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9323312B2 (en) 2012-09-21 2016-04-26 Atmel Corporation System and methods for delaying interrupts in a microcontroller system
US9507406B2 (en) 2012-09-21 2016-11-29 Atmel Corporation Configuring power domains of a microcontroller system
US9213388B2 (en) 2012-09-21 2015-12-15 Atmel Corporation Delaying reset signals in a microcontroller system
US9213397B2 (en) * 2012-09-21 2015-12-15 Atmel Corporation Changing power modes of a microcontroller system
US9299400B2 (en) 2012-09-28 2016-03-29 Intel Corporation Distributed row hammer tracking
US9383807B2 (en) 2013-10-01 2016-07-05 Atmel Corporation Configuring power domains of a microcontroller system
US9684367B2 (en) 2014-06-26 2017-06-20 Atmel Corporation Power trace port for tracing states of power domains
KR20170047468A (ko) 2015-10-22 2017-05-08 삼성전자주식회사 메모리 동작을 모니터링하는 메모리 모듈 및 그것의 전력 관리 방법
US10304501B1 (en) * 2017-12-20 2019-05-28 International Business Machines Corporation Implementing DRAM refresh power optimization during long idle mode
US10395721B1 (en) 2018-02-26 2019-08-27 Micron Technology, Inc. Memory devices configured to provide external regulated voltages
US10692560B2 (en) 2018-06-06 2020-06-23 Intel Corporation Periodic calibrations during memory device self refresh
US10424364B1 (en) * 2018-09-27 2019-09-24 Winbond Electronics Corp. Memory device and control method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5594699A (en) * 1993-09-20 1997-01-14 Fujitsu Limited DRAM with reduced electric power consumption
JP4056173B2 (ja) * 1999-04-14 2008-03-05 富士通株式会社 半導体記憶装置および該半導体記憶装置のリフレッシュ方法
US6646942B2 (en) 2001-10-09 2003-11-11 Micron Technology, Inc. Method and circuit for adjusting a self-refresh rate to maintain dynamic data at low supply voltages
US7266031B2 (en) * 2003-11-19 2007-09-04 Infineon Technologies Ag Internal voltage generator with temperature control
US7412614B2 (en) * 2004-04-29 2008-08-12 Hewlett-Packard Development Company, L.P. Power management using a pre-determined thermal characteristic of a memory module
KR100631953B1 (ko) 2005-01-31 2006-10-04 주식회사 하이닉스반도체 메모리 장치
KR100780624B1 (ko) * 2006-06-29 2007-11-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100791072B1 (ko) 2006-07-18 2008-01-02 삼성전자주식회사 반도체 장치의 승압 전압 발생기 및 이를 이용한 반도체메모리 장치
JP4869011B2 (ja) * 2006-09-29 2012-02-01 富士通セミコンダクター株式会社 メモリシステム
KR100899388B1 (ko) * 2006-12-29 2009-05-27 주식회사 하이닉스반도체 내부전압생성회로
US8004920B2 (en) * 2007-05-29 2011-08-23 Micron Technology, Inc. Power saving memory apparatus, systems, and methods
US7903477B2 (en) * 2008-02-29 2011-03-08 Mosaid Technologies Incorporated Pre-charge voltage generation and power saving modes
WO2012027250A1 (en) * 2010-08-27 2012-03-01 Rambus Inc. Memory methods and systems with adiabatic switching

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Publication number Publication date
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WO2013147746A1 (en) 2013-10-03
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