KR102376650B1 - 메모리 디바이스 - Google Patents

메모리 디바이스 Download PDF

Info

Publication number
KR102376650B1
KR102376650B1 KR1020210142498A KR20210142498A KR102376650B1 KR 102376650 B1 KR102376650 B1 KR 102376650B1 KR 1020210142498 A KR1020210142498 A KR 1020210142498A KR 20210142498 A KR20210142498 A KR 20210142498A KR 102376650 B1 KR102376650 B1 KR 102376650B1
Authority
KR
South Korea
Prior art keywords
memory cell
retention state
array
retention
voltage level
Prior art date
Application number
KR1020210142498A
Other languages
English (en)
Other versions
KR20210130683A (ko
Inventor
병찬 오
산둔말리 아베이라트네
주니어 로널드 쥐. 드레스린스키
트레버 무지
Original Assignee
더 리젠츠 오브 더 유니버시티 오브 미시건
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 더 리젠츠 오브 더 유니버시티 오브 미시건 filed Critical 더 리젠츠 오브 더 유니버시티 오브 미시건
Publication of KR20210130683A publication Critical patent/KR20210130683A/ko
Application granted granted Critical
Publication of KR102376650B1 publication Critical patent/KR102376650B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

여기에 기술된 다양한 실시예는 집적 회로에 관한 것이다. 이러한 집적 회로는 정적 리텐션 상태 및 동적 리텐션 상태를 포함하는 다수의 리텐션 상태로 동작하도록 구성된 메모리 셀을 포함할 수 있다. 이러한 집적 회로는 상기 메모리 셀의 리텐션 상태에 기초하여 상기 메모리 셀에 상이한 전압 레벨을 선택적으로 적용하도록 구성된 컨트롤러를 포함할 수 있다.

Description

메모리 디바이스{ENHANCED MEMORY DEVICE}
본 섹션은 여기에 기술된 다양한 기술을 이해하는 것과 관련된 정보를 제공하기 위한 것이다. 본 섹션의 제목이 암시하는 바와 같이, 이것은 종래기술이 아닌 관련 분야에 대한 것이다. 일반적으로, 관련 분야는 종래기술로 여겨지거나 여겨지지 않을 수 있다. 따라서, 본 섹션의 임의의 언급은 이러한 관점에서 읽어야 하고 종래기술의 임의의 허용으로 읽어서는 안된다는 것을 이해해야 한다.
집적 회로와 관련하여, 동적 랜덤 액세스 메모리(DRAM)는 트랜지스터를 통해 접근가능한 커패시터에 데이터 값을 저장하는 메모리의 타입에 관한 것이다. 이러한 커패시터의 충전 또는 방전 상태가 비트의 데이터 값(즉, 0 및 1)을 나타내는데 사용된다. 트랜지스터가 보통 시간이 지남에 따라 소량의 전하 또는 전압을 누설하기 때문에, 이러한 커패시터는 느리게 방전할 수 있고, 그래서, 커패시터 전하가 주기적으로 리프레쉬(refresh)되지 않으면 저장된 데이터 값은 희미해진다. 리프레쉬로 인해, DRAM은 정적 메모리와 반대로 동적 메모리로 부르고, DRAM은 전력이 제거될 때 데이터 값을 손실할 수 있기 때문에 휘발성 타입의 메모리로 부른다.
종래의 컴퓨터 시스템에서, DRAM은 보통 소비 전력이 크다. 일부 경우에, 유휴 상태 동안의 소비 전력을 줄이기 위해, 불필요한 소비 전력을 줄이도록 메모리 버스 클록 및 미사용 회로가 셀프 리프레쉬 모드에서 디스에이블될 수 있다. 그러나, DRAM 셀이 이들의 데이터를 셀프 리프레쉬 모드로 유지하기 위해 주기적으로 리프레쉬되기 때문에, 내부 리프레쉬 동작으로 인해 여전히 소비 전력이 존재한다.
다양한 기술의 실시예가 첨부된 도면을 참조하여 여기에 기술되어 있다. 그러나, 첨부된 도면은 여기에 기술된 다양한 실시예만을 설명하고 있고 여기에 기술된 다양한 기술의 실시예를 제한하는 것은 아니라는 것을 이해해야 한다.
도 1은 여기에 기술된 다양한 실시예에 따른 DRAM 메모리 디바이스의 도면이다.
도 2a 내지 도 2b는 여기에 기술된 다양한 실시예에 따른, 선택 워드라인 바이어스 회로를 갖는 메모리 디바이스의 도면이다.
도 3a 내지 도 3b는 여기에 기술된 다양한 실시예에 따른, 선택 바디 바이어스 회로를 갖는 메모리 디바이스의 도면이다.
도 4a 내지 도 4c는 여기에 기술된 다양한 실시예에 따른, 메모리 디바이스의 전력 소비량의 다양한 도면이다.
도 5는 여기에 기술된 다양한 실시예에 따른, 향상된 메모리 디바이스를 제공하기 위한 방법을 설명한다.
여기에 기술된 다양한 실시예는 누설 전류가 감소된 향상된 메모리 셀에 관한 것이다. 예를 들어, 실시예에는, 동적 랜덤 액세스 메모리(DRAM) 셀의 유휴 전력 감소를 위한 셀프 리프레쉬 모드를 개선하는 기술이 설명되어 있다. 이러한 기술은 DRAM 유휴 전력을 줄이는 누설 전류 제어 기술로서 구현될 수 있는데, 이러한 기술은 유휴 전력을 줄이도록 DRAM 셀에 적용될 수 있어서, 누설 전류를 줄일 수 있다.
도 1은 여기에 기술된 다양한 실시예에 따른 DRAM 메모리 디바이스(100)의 도면이다. 도 1에 도시된 바와 같이, DRAM 구조는 랭크, 칩(104), 뱅크(110), 서브어레이, MAT(114), 및 셀(예를 들어, 셀 0, 셀 1)을 포함하는 서브 구조로 나눌 수 있다. 일부 실시예에서, 랭크는 다수의 메모리 칩(104)을 포함할 수 있고, 각각의 칩은 독립적으로 접근가능한 셀 어레이로서 구현된 다수의 뱅크(210)를 포함할 수 있다. 각각의 뱅크(210)는 다수의 서브어레이로 나눌 수 있고, 각각의 서브어레이는 다수의 MAT(214)을 포함할 수 있다. 각각의 MAT(214)은 행(워드라인 WL) 및 열(비트라인 BL) 디멘션의 512×512 저장 셀과 같은, 다양한 구성에서 크기를 가질 수 있는 다수의 메모리 셀(셀 0, 셀 1)을 포함할 수 있다. 각각의 메모리 셀(셀 0, 셀 1)은 액세스 트랜지스터에 결합된 커패시터를 포함할 수 있고, 이러한 커패시터의 충전 또는 방전 상태에 따라, 각각의 메모리 셀은 '1'(예를 들어, VDD) 또는 '0'(예를 들어, VSS, GND, 또는 0V)의 데이터 논리 값을 유지할 수 있다.
일반적으로, DRAM 셀은 시간이 지남에 따라 커패시터 내의 저장된 전하를 누설할 수 있고 결국 데이터가 손실될 수 있다. 데이터 손실을 금하거나 방지하기 위해, DRAM 셀은 그 데이터 값을 지속하기 위해 데이터 리텐션(retention) 시간 안에 주기적으로 리프레쉬된다. 이러한 리텐션 시간(리프레쉬 주기)는 DRAM 셀로부터 전류 누설량에 의해 결정될 수 있다. DRAM 셀은 정적 리텐션 상태 및 동적 리텐션 상태를 포함하는 적어도 2개의 상이한 리텐션 상태를 갖고 있다. 도 1의 DRAM 메모리 디바이스에 대해 도시된 바와 같이, DRAM 셀이 프리차지될 때(150) (페이지-클로즈), DRAM 셀은 보통 정적 리텐션 상태에 머물고 작은 비트라인-저장 노드 전압을 갖는다. 또한, 도 1에 도시된 바와 같이, 적어도 하나의 DRAM 셀이 능동 또는 활성화될 때(152) (페이지-오픈), 동일한 서브어레이의 다른 DRAM 셀은 다른 DRAM 셀이 활성화된 DRAM 셀의 데이터로부터 상이한 데이터를 갖고 있는 경우 동적 리텐션 상태에서 동작할 수 있다. 또한, 동적 리텐션 상태와 관련하여, 비트라인과 노드 사이의 전압차는 정적 리텐션 상태에서의 전압차 보다 클 수 있다.
전위차는 각각의 리텐션 상태에서 상이한 양의 누설 전류를 유발할 수 있고, DRAM 셀의 리텐션 상태는 접근될 때 전환될 수 있다. 따라서, 워드라인 바이어스 및 바디 바이어스 모두에 최적의 전압 레벨을 적용함으로써 누설 전류를 줄이거나 적어도 최소화할 수 있다. 그러나, 일부 경우에, 워드라인 바이어스 및 바디 바이어스 전압 레벨은 리텐션 상태에도 불구하고 미변경 상태로 남을 수 있다. 이러한 셀 상태는 가변 트래픽 패턴으로 인해 정상 동작에서 예측하기 어려울 수 있기 때문에, 이러한 전압 레벨을 설정할 때 최악의 시나리오가 사용될 수 있다. 일부 경우에, DRAM의 내부 동작은 셀프 리프레쉬 동작 모드 동안 예측가능할 수 있다. DRAM이 셀프 리프레쉬 동안 메모리 컨트롤러로부터 분리될 수 있기 때문에, DRAM은 예정된 내부 동작을 외부 명령 없이 실행할 수 있고, 또는 다른 말로 하면, 리텐션 상태가 셀프 리프레쉬 동안 예측가능할 수 있다. 따라서, 본 발명의 일부 특징은 워드라인 및 바디 전압 레벨을 메모리 셀(예를 들어, DRAM 셀)의 리텐션 상태에 일치시키도록 되어 있다.
여기에 기술된 다양한 실시예에 따라, 선택 워드라인 바이어스(SWB) 기술 및 선택 바디 바이어스(SBB) 기술이 메모리 셀(예를 들어, DRAM 셀)을 개선하기 위해 제공되어 있다. 예를 들어, 이러한 SWB 기술 또는 방식은 적어도 2개의 상이한 전압 레벨을 정적 및 동적 리텐션 상태를 위해 워드라인에 적용할 수 있다. 또한, 다른 예에서, SBB 기술 또는 방식은 적어도 2개의 상이한 전압 레벨을 각각의 리텐션 상태를 위해 셀 트랜지스터의 바디 단자에 적용할 수 있다. 다양한 경우에, 상이한 전압 레벨을 워드라인 및/또는 바디 단자에 선택적으로 적용함으로써 메모리 셀의 누설 전류를 줄이거나 적어도 최소화할 수 있고, 그래서, 리텐션 시간 그리고 따라서 리프레쉬 주기가 셀프 리프레쉬 동작 모드 동안 증가될 수 있다. 이러한 특징 및 다른 특징은 아래의 단락에서 보다 상세하게 설명되어 있다.
또한, 여기에 기술된 다양한 실시예에 따라, 종래의 셀프 리프레쉬 모드의 전력 효율을 향상시키기 위해 적어도 2개의 개선된 셀프 리프레쉬 모드(예를 들어, 인핸스트 셀프 리프레쉬(ESR) 및 롱 레이턴시 셀프 리프레쉬(LSR) 모드)가 제공되어 있다. ESR 및 LSR 모드의 특징은 DRAM 셀이 셀 리프레쉬 모드 동안 리프레쉬되고(액티브) 유휴(프리차지) 상태로 남을 때 DRAM 셀 트랜지스터에 상이한 전압 레벨을 선택적으로 적용함으로써 DRAM 셀의 누설 전류를 최적화하도록 구성되어 있다. 이러한 ESR 모드는 다양한 접근 프로토콜 및/또는 타이밍 파라미터의 수정 없이 현존하는 셀프 리프레쉬 모드를 직접 교체할 수 있다. 또한, LSR 모드는 수용가능한 종료 레이턴시로 DRAM의 유휴 전력을 줄일 수 있다. 이러한 특징 및 다른 특징은 아래의 단락에서 보다 상세하게 설명되어 있다.
메모리 디바이스를 개선하는 다양한 실시예를 이제 도 2a 내지 도 5를 참조하여 여기에 보다 상세하게 설명할 것이다.
도 2a 내지 도 2b는 여기에 기술된 다양한 실시예에 따른, 선택 워드라인 바이어스 회로를 갖는 메모리 디바이스의 도면이다. 특히, 도 2a는 선택 워드라인 바이어스(SWB) 회로를 갖는 메모리 디바이스(200A)의 도면이고, 도 2b는 도 2a의 선택 워드라인 바이어스(SWB)에 사용되는 SWB 컨트롤(200B)의 도면이다.
여기에 기술된 바와 같이, 랭크는 다수의 메모리 칩을 포함할 수 있고, 각각의 칩은 독립적으로 접근가능한 셀 어레이(212A, 212B,...,212N)로서 구현된 다수의 뱅크(210)를 포함할 수 있다. 일부 실시예에서, 각각의 뱅크(210)는 다수의 서브어레이(212A, 212B,..,212N)로 나누어지고, 각각의 서브어레이(212A, 212B,...,212N)는 다수의 MAT(214)을 포함할 수 있다. 또한, 각각의 MAT(214)는 다양한 구성에서 크기가 규정될 수 있는 다수의 메모리 셀(220)을 포함할 수 있다. 도 2a에 도시된 바와 같이, 각각의 메모리 셀(220)은 액세스 트랜지스터에 결합된 적어도 하나의 커패시터를 포함할 수 있고, 커패시터의 충전 또는 방전 상태에 따라, 각각의 메모리 셀(220)은 '1' (예를 들어, VDD) 또는 '0'(예를 들어, VSS, GND, 또는 0V)의 데이터 논리값을 유지할 수 있다.
도 2a, 도 2b의 SWB에 있어서, 적어도 2개의 기존의 전압 레벨 VSS, VNWL이 (예를 들어, 제1 및 제2 트랜지스터(232, 234)를 사용하여) 스위치 로직(214)과 멀티플렉싱될 수 있고, 전압 레벨 VSS, VNWL중 적어도 하나가 워드라인 드라이버 회로(236A, 236B)를 통해 워드라인 WL에 적용될 수 있다. SWB를 구현하기 위해, (적어도 2개의 NMOS 트랜지스터(232, 234)에 의해 구현될 수 있는) 스위치 로직 디바이스(216A, 216B,...,216N)가 각각의 서브어레이(212A, 212B,...,212N)를 위해 사용될 수 있다. 행이 서브어레이(212A, 212B,...,212N)에서 리프레쉬되면, 이러한 서브어레이(212A, 212B,...,212N)의 행의 전압 레벨이 정적=로우(VSS) 및 동적=하이(CDD)인 VNWL일 수 있다. 그렇지 않으면, 다른 서브어레이(212A, 212B,...,212N)의 행의 전압 레벨이 정적=하이(VDD) 및 동적=로우(VSS)인 VSS일 수 있다. 이러한 제어에 더해, DRAM 디바이스가 셀프-리프레쉬 모드에 있지 않으면, 기존의 설계에 일치하도록 정적=로우(VSS) 및 동적=하이(VDD)가 유지될 수 있다. 일부 경우에, 이러한 정적 및 동적 신호는 각각의 서브어레이(212A, 212B,...,212N)가 자체 행 어드레스를 갖고 있기 때문에 용이하게 생성될 수 있다. 상술된 제어를 위해, 도 2b의 SWB 컨트롤러(230)는 행 디코더 영역에서 동적 및 정적 신호를 생성하기 위한 제어 로직을 제공하도록 구성될 수 있다. 일부 경우에, 제어 신호가 주변 영역에서 생성되고 사용되어 셀프 리프레쉬의 통지를 제공할 수 있고, 이러한 제어 신호는 셀프 리프레쉬 모드 동안 하나 이상의 뱅크에 전송될 수 있다.
동작 동안, 각각의 메모리 셀(220)은 정적 리텐션 상태 및 동적 리텐션 상태를 포함하는 다수의 리텐션 상태에서 동작하도록 구성되어 있고, SWB 컨트롤러(230)는 각각의 메모리 셀(220)의 리텐션 상태에 기초하여 각각의 메모리 셀(220)에 상이한 전압 레벨을 선택적으로 적용하도록 구성될 수 있다. 일부 경우에, SWB 컨트롤러(230)는 메모리 셀(220)의 동작 전압 레벨을 메모리 셀(220)의 리텐션 상태에 일치시키도록 구성되어 있다. 여기에 기술된 바와 같이, 각각의 메모리 셀(220)은 메모리 셀의 어레이를 포함할 수 있고, 이러한 어레이의 각각의 메모리 셀(220)은 예를 들어, 정적 및 동적 리텐션 상태를 포함하는 다수의 리텐션 상태에서 동작하도록 구성될 수 있다. 또한, 일부 실시예에서, SWB 컨트롤러(230)는 이러한 어레이의 각각의 메모리 셀(220)의 리텐션 상태에 기초하여 이러한 어레이의 각각의 메모리 셀(220)에 상이한 전압 레벨을 선택적으로 적용하도록 구성될 수 있다.
도 2b에서, 각각의 메모리 셀(220)을 선택적으로 워드라인 바이어스(SWB)하기 위해 (트랜지스터(232, 234)를 통해) 각각의 메모리 셀(220)의 워드라인에 상이한 전압 레벨이 적용될 수 있다. 이러한 SWB 컨트롤러(230)는 예를 들어, 셀프 리프레쉬 인에이블(242), 뱅크 실렉트(244), 및 행 어드레스(246)를 포함하는 다수의 입력 신호를 수신하도록 구성되어 있다. 이러한 SWB 컨트롤러(230)는 도 2a의 스위치 로직(214)에 의해 수신되는 정적(S) 및 동적(D) 신호(222, 224)에 상응하는 정적(S) 신호(222) 및 동적(D) 신호(224)를 포함하는 다수의 출력 신호를 제공하도록 구성되어 있다.
일부 실시예에서, 도 2b와 관련하여, 진리표(240)가 정적 신호 및 동적 신호(222, 224)를 위한 상태 신호 값을 결정하기 위해 SWB 컨트롤러(230)에 의해 사용될 수 있다. 예를 들어, 셀프 리프레쉬 인에이블(0), 뱅크 실렉트(X), 및 행 어드레스(X)에 대한 입력 신호값에 기초하여, SWB 컨트롤러(230)는 정적 신호값(0) 및 동적 신호값(1)을 출력할 수 있다. 일부 예에서, 셀프 리프레쉬 인에이블(1), 뱅크 실렉트(0), 및 행 어드레스(X)에 대한 입력 신호값에 기초하여, SWB 컨트롤러(230)는 정적 신호값(1) 및 동적 신호값(0)을 출력할 수 있다. 일부 예에서, 셀프 리프레쉬 인에이블(1), 뱅크 실렉트(1), 및 행 어드레스(상응)에 대한 입력 신호값에 기초하여, SWB 컨트롤러(230)는 정적 신호값(0) 및 동적 신호값(1)을 출력할 수 있다. 또한, 일부 예에서, 셀프 리프레쉬 인에이블(1), 뱅크 실렉트(1), 및 행 어드레스(비상응)에 대한 입력 신호값에 기초하여, SWB 컨트롤러(230)는 정적 신호값(1) 및 동적 신호값(0)을 출력할 수 있다.
도 2a와 관련하여 도시된 바와 같이, 정적 신호(222)가 제1 트랜지스터(232)(예를 들어, NMOS 트랜지스터)의 게이트에 제공되어, 활성화될 때, 워드라인 드라이버 회로(236a, 236b)에 VSS 신호를 제공할 수 있다. 이러한 동적 신호(234)는 제2 트랜지스터(224)(예를 들어, NMOS 트랜지스터)의 게이트에 제공되어, 활성화될 때, 워드라인 드라이버 회로(236a, 236b)에 VNWL 신호를 제공할 수 있다.
일부 실시예에서, 각각의 메모리 셀(220)은 정적 리텐션 상태에서 동작할 때 제1 사전결정된 전압 레벨(예를 들어, VSS)로 프리차지될 수 있고, 각각의 메모리 셀(220)은 동적 리텐션 상태에서 동작할 때 제1 사전결정된 전압 레벨(예를 들어, VSS)과 상이한 제2 사전결정된 전압 레벨(예를 들어, VNWL)로 활성화될 수 있다. 따라서, SWB 컨트롤러(230)는 메모리(220)가 정적 리텐션 상태에서 동작하고 있을 때 제1 사전결정된 전압 레벨(예를 들어, VSS)에 각각의 메모리 셀(220)의 동작 전압 레벨을 일치시키도록 구성될 수 있다. 또한, SWB 컨트롤러(230)는 각각의 메모리 셀(220)이 동적 리텐션 상태에서 동작하고 있을 때 제2 사전결정된 전압 레벨(예를 들어, VNWL)에 각각의 메모리 셀(220)의 동작 전압 레벨을 일치시키도록 구성될 수 있다.
일부 실시예에서, 각각의 메모리 셀(220)은 셀프 리프레쉬 동작 모드에서 동작하도록 구성될 수 있어서, SWB 컨트롤러(230)는 셀프 리프레쉬 동작 모드 동안 각각의 메모리 셀(220)에 상이한 전압 레벨을 선택적으로 적용하도록 구성될 수 있다. 또한, 일부 실시예에서, 데이터 리텐션 시간은 각각의 메모리 셀(220)로부터의 전류 누설량에 의해 결정될 수 있고, 그래서, SWB 컨트롤러(230)는 셀프 리프레쉬 동작 모드 동안 데이터 리텐션 시간 안에 각각의 메모리 셀(220)에 상이한 전압 레벨을 선택적으로 적용하도록 구성될 수 있다. 따라서, 여기에 기술된 다양한 실시예에 따라, SWB 컨트롤러(230)는 각각의 메모리 셀(220)의 리텐션 상태에 기초하여 어레이에서 (트랜지스터(232, 234)를 통해) 각각의 메모리 셀(220)에 상이한 전압 레벨을 선택적으로 적용함으로써 셀프 리프레쉬 동작 모드 동안 이러한 어레이의 각각의 메모리 셀(220)의 데이터 리텐션 시간을 증가시키도록 구성될 수 있다.
도 3a 내지 도 3b는 여기에 기술된 다양한 실시예에 따른, 선택 바디 바이어스 회로를 갖는 메모리 디바이스의 도면이다. 특히, 도 3a는 선택 바디 바이어스(SBB) 회로를 갖는 메모리 디바이스(300A)의 도면이고, 도 3b는 도 3a의 선택 바디 바이어스(SBB) 회로와 함께 사용되는 SBB 컨트롤(300B)의 도면이다.
여기에 기술된 바와 같이, 랭크는 다수의 메모리 칩을 포함할 수 있고, 각각의 칩은 독립적으로 접근가능한 셀 어레이(312)로서 구현된 다수의 뱅크(310)를 포함할 수 있다. 일부 실시예에서, 각각의 뱅크(310)는 다수의 서브어레이(312)로 분할될 수 있고, 각각의 서브어레이(312)는 다수의 MAT을 포함할 수 있다. 또한, 각각의 MAT는 다양한 구성에서 크기를 가질 수 있는 다수의 메모리 셀(320)(예를 들어, 다수의 DRAM 셀)을 포함할 수 있다. 도 3a에 도시된 바와 같이, 각각의 메모리 셀(320)은 액세스 트랜지스터에 결합된 적어도 하나의 커패시터를 포함할 수 있고, 이러한 커패시터의 충전 또는 방전 상태에 따라, 각각의 메모리 셀(320)은 '1'(예를 들어, VDD) 또는 '0'(예를 들어, VSS, GND, 또는 0V)의 데이터 논리값을 유지할 수 있다.
도 3a 및 도 3b와 관련하여, 바디 바이어스를 위한 출력 전압 레벨 VBB는 SBB 컨트롤러로 부를 수 있는 VBB 발생기(330)에 의해 제어될 수 있다. 도 3a에 도시된 바와 같이, 출력 전압 레벨 VBB는 각각의 메모리 셀(320)의 바이어싱 단자에 적용될 수 있다. 바디 바이어스 전압을 각각의 메모리 셀(320)을 위한 트랜지스터에 공급하기 위해, 바디 바이어스 컨트롤을 위한 VBB 발생기(330)는 주변 영역(302)에서 제공될 수 있다. 다양한 실시예에서, 메모리 디바이스(300A)는 하나 이상의 VBB 발생기(330)를 포함할 수 있다. 또한, SBB를 인에이블하기 위해, 제어 로직 및 신호가 VBB 발생기(330)에 의해 제공되고 사용되어 각각의 메모리 셀(320)의 리텐션 상태에 기초하여 각각의 메모리 셀(320)의 바디 바이어스 전압 레벨을 변경한다. 따라서, VBB 발생기(330)의 출력 전압 레벨 VBB는 메모리 셀(320)의 리텐션 영역에 기초하여 제어될 수 있다.
일부 실시예에서, SBB는 바디 바이어스 전압(VBB) 레벨을 정상 VBB 레벨로부터 접지 레벨로 그리고 그 반대로 전환하도록 구성될 수 있다. DRAM은 깊은 파워 다운 모드 때문에 바디 전압 제어 로직을 포함하고 있다. 일부 경우에, 깊은 파워 다운 모드 동안, VBB 레벨은 전력 게이팅 기술을 통해 접지 레벨로 전이된다. 여기에 기술된 SBB 기술은 DRAM의 깊은 전력 다운 제어 로직을 재사용하도록 구성되어 있다. 예를 들어, 버스트 리프레쉬가 (예를 들어, 도 4c와 관련하여 기술된 바와 같이, LSR 모드에서) 인에이블될 때, VBB는 접지 레벨로 전이된다. 다른 예에서, 버스트 리프레쉬가 디스에이블될 때, VBB는 그 정상 레벨로 돌아간다.
도 3b와 관련하여, 각각의 메모리 셀(320)을 선택적으로 바디 바이어스(SBB)하기 위해 각각의 메모리 셀(320)의 바디 바이어스 단자에 상이한 전압 레벨이 적용될 수 있다. 예를 들어, 파워 다운 컨트롤러(340)는 예를 들어, 버스트 리프레쉬 인에이블(342) 및 파워 다운 인에이블(344)을 포함하는 다수의 입력 신호를 수신하도록 구성되어 있다. 파워 다운 컨트롤러(340)는 예를 들어, 파워 다운 인에이블(342) 및 하나 이상의 다른 제어 신호(348)를 포함하는 다수의 출력 신호를 제공하도록 구성되어 있다. 또한, VBB 발생기(330)(또는 SBB 컨트롤러)는 예를 들어, 파워 다운 인에이블 신호(346) 및 하나 이상의 다른 제어 신호(350)를 포함하는 다수의 입력 신호를 수신하도록 구성될 수 있다. VBB 발생기(330)(또는 SBB 컨트롤러)는 또한, 예를 들어, 도 3a에 도시된 바와 같이, 각각의 메모리 셀(320)의 바이어싱 단자에 적용되는 출력 전압 레벨 VBB를 포함하는 다수의 출력 신호를 제공하도록 구성될 수 있다.
도 4a 내지 도 4c는 여기에 기술된 다양한 실시예에 따른 다양한 메모리 디바이스의 전력 소비량의 도면이다. 특히, 도 4a는 정상 셀프 리프레쉬를 위한 메모리 디바이스의 전력 소비량의 도면(400A)이고, 도 4b는 개선된 셀프 리프레쉬(ESR)를 위한 메모리 디바이스의 전력 소비량의 도면(400B)이고, 도 4c는 롱 레이턴시 셀프 리프레쉬(LSR)를 위한 메모리 디바이스의 전력 소비량의 도면(400C)이다. 또한, 이러한 도면(400A, 400B, 400C) 역시 셀 동작을 나타낼 수 있다.
여기에 기술된 SWB 및 SBB 기술과 관련하여, 개선된 셀프 리프레쉬(ESR) 및 롱 레이턴시(LSR) 모드를 포함하는 2개의 개선된 셀프 리프레쉬 모드가 제공된다. 이러한 ESR 및 LSR 모드는 종래의 셀프 리프레쉬 모드의 전력 효율을 향상시키는데 사용될 수 있다. 이러한 ESR 및 LSR 모드 뒤의 강화된 특징은 DRAM 셀이 셀프 리프레쉬 모드 동안 리프레쉬되고(액티브) 및 유휴(프리차지) 상태로 남아 있을 때 DRAM 셀 트랜지스터에 상이한 전압 레벨을 선택적으로 적용함으로써 DRAM 셀의 누설 전류량을 최적화하는 것이다.
일부 실시예에서, ESR 모드에서, 오직 SWB가 채택될 수 있다. 도 4b와 관련하여 도시된 바와 같이, SWB는 행 액세스 경로에 레이턴시를 추가하지 않아서, SWB는 셀프 리프레쉬 진입 및 종료와 관련된 액세스 프로토콜 및/또는 타이밍 파라미터에 대한 임의의 변화 없이 셀프 리프레쉬 모드에 채택될 수 있다. 즉, SWB 기술은 메모리 컨트롤러의 수정을 유발하지 않을 수 있다. 따라서, ESR 모드가 메모리 컨트롤러 및/또는 DRAM 사양의 임의의 변화 없이 현존하는 셀프 리프레쉬 모드를 대체하는데 사용될 수 있다.
일부 실시예에서, SWB와 달리, SBB는 긴 스위칭 레이턴시를 유발할 수 있다. 따라서, 바디 바이어스 전압 레벨 VBB의 느린 전이를 극복하기 위해, LSR 모드가 제공된다. 일부 경우에, 전력 절감량을 증가시키기 위해, SWB가 LSR 모드에서 SBB와 함께 적용될 수 있다. SWB가 레이턴시를 갖고 있지 않기 때문에, SWB를 LSR 모드에 적용하는 것은 추가 레이턴시를 유발하지 않을 수 있다. 또한, LSR 모드에서, 이러한 리프레쉬 동작은 도 4c와 관련하여 도시된 바와 같이 분배 리프레쉬로부터 버스트 리프레쉬로 변경될 수 있다. 버스트 리프레쉬는 하나의 리프레쉬 명령에 의해 하나 이상 또는 모든 행의 리프레쉬를 실행할 수 있다. 이러한 하나 이상 또는 모든 행에 대한 버스트 리프레쉬는 버스트 리프레쉬가 시작하고 종료할 때 오직 2개의 VBB 전이를 수반하기 때문에, VBB 전이의 타임 오버헤드가 감소될 수 있다. 또한, 일부 경우에, LSR 모드는 현존 셀프 리프레쉬 모드를 대체하지 않을 수 있어서, 다른 셀프 리프레쉬 모드가 JEDEC 규격(Joint Electron Device Engineering Council Standard)에 추가될 수 있다.
도 5는 여기에 기술된 다양한 실시예에 따른 향상된 메모리 디바이스를 제공하기 위한 방법 500을 도시한다.
방법 500이 특정 동작 실행 순서를 나타내고 있지만, 일부 예에서, 다양한 동작의 특정 부분이 상이한 순서로 그리고, 상이한 시스템에서 실행될 수 있다. 일부 다른 예에서, 추가 동작 또는 단계가 방법 500에 추가되고 및/또는 생략될 수 있다. 방법 500은 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 하드웨어로 구현된다면, 방법 500은 도 2a 내지 도 4와 관련하여 위에서 기술된 바와 같이, 다양한 회로 구성요소에 의해 구현될 수 있다. 소프트웨어로 구현되면, 방법 500은 메모리 디바이스를 개선하도록 구성될 수 있는 프로그램 또는 소프트웨어 명령어 프로세스로서 구현될 수 있다. 또한, 소프트웨어로 구현되면, 방법 500을 구현나는 것과 관련된 명령어는 메모리 및/또는 데이터베이스에 저장될 수 있다. 예를 들어, 프로세서 및 메모리를 갖는 컴퓨터 또는 다양한 다른 컴퓨팅 디바이스가 방법 500을 실행하기 위해 구성될 수 있다.
다양한 실시예에서, 방법 500은 향상된 메모리 디바이스를 제공하도록 되어 있다. 일부 경우에, 이러한 메모리 셀은 예를 들어, 하나 이상의 DRAM 셀과 같은 일부 또는 보다 많은 메모리 셀을 포함할 수 있다. 일부 다른 경우에, 이러한 메모리 셀은 메모리 셀의 어레이를 포함할 수 있는데, 이러한 어레이의 각각의 메모리 셀은 정적 그리고 동적 리텐션 상태를 포함하는 다수의 리텐션 상태에서 동작하도록 구성되어 있다. 이러한 경우에, 컨트롤러는 이러한 리텐션 상태에 기초하여 어레이의 각각의 메모리 셀에 상이한 전압 레벨을 선택적으로 적용하도록 구성될 수 있다.
예를 들어, 블록 510에서, 방법 500은 다수의 리텐션 상태에서 동작하기 위한 복수의 메모리 셀을 어레이에 제공할 수 있다. 이러한 리텐션 상태는 정적 리텐션 상태 및 동적 리텐션 상태를 포함할 수 있다. 블록 520에서, 이러한 어레이의 각각의 메모리 셀의 동작 동안, 방법 500은 어레이의 각각의 메모리 셀의 리텐션 상태에 기초하여 어레이의 각각의 메모리 셀에 상이한 전압 레벨을 선택적으로 적용할 수 있다. 블록 530A에서, 방법 500은 어레이의 각각의 메모리 셀을 선택적으로 워드라인 바이어스(SWB)하기 위해 어레이의 각각의 메모리 셀의 워드라인에 상이한 전압 레벨을 적용할 수 있다. 그렇지 않으면, 방법 500은 어레이의 각각의 메모리 셀을 선택적으로 바디 바이어스(SBB)하기 위해 어레이의 각각의 메모리 셀의 바디 단자에 상이한 전압 레벨을 적용할 수 있다.
일부 실시예에서, 방법 500은 어레이의 각각의 메모리 셀의 동작 전압 레벨을 그 리텐션 상태에 일치시킬 수 있다. 예를 들어, 방법 500은 메모리 셀이 정적 리텐션 상태에서 동작하고 있는 경우에, 어레이의 메모리 셀의 동작 전압 레벨을 정적 리텐션 상태에 일치시킬 수 있다. 다른 예에서, 방법 500은 메모리 셀이 동적 리텐션 상태에서 동작하고 있는 경우에, 어레이의 메모리 셀의 동작 전압 레벨을 동적 리텐션 상태에 일치시킬 수 있다.
여기에 기술된 다양한 실시예는 내부 리프레쉬 동작으로 인해 여전히 남아 있는, 메모리 셀(예를 들어, DRAM 셀)의 사소하지 않은 전력 소비량을 처리하기 위한 것이다. 따라서, 여기에 기술된 SWB 및 SBB 기술은 메모리 컨트롤의 광범위한 오버헤드 및 수정 없이 리프레쉬 주기를 증가시켜 리프레쉬 전력을 줄이는데 사용된다. 예를 들어, DRAM 셀의 누설 전류가 이들 셀의 리텐션 상태에 따라 변하기 때문에, 이러한 전압차는 상이한 누설 전류량을 유발할 수 있다. 또한, 워드라인 및 바디 바이어스 전압 레벨은 리텐션 상태에 관계없이 변경되지 않은 상태로 남아서, DRAM 셀의 리텐션 상태는 접근될 때 전환될 수 있다. 일부 경우에, 워드라인 및 바디 바이어스에 최적의 전압 레벨을 적용함으로써 누설 전류량을 줄이거나 최소화할 수 있다. 또한, DRAM의 내부 동작은 셀프 리프레쉬 모드 동안 예측가능하고, DRAM 셀이 셀프 리프레쉬 동안 메모리 컨트롤러로부터 분리되어 있기 때문에, DRAM 셀은 외부 접근 없이 단지 예정된 내부 동작을 실행할 수 있다. 즉, 리텐션 상태는 셀프 리프레쉬 동안 예측가능하다. 따라서, 여기에 기술된 다양한 실시예는 DRAM 셀의 상태에 전압 레벨을 일치시키기 위한 것이다. 셀 트랜지스터의 전압 레벨이 셀의 상태에 따라 상이하지만, 워드라인 및 바디 바이어스는 셀 상태를 예측하는 어려움 때문에 리텐션 상태에 관계없이 미변경된 상태로 남을 수 있다. 따라서, 이러한 부당함을 제거하기 위해, SWB 및 SBB 기술은 셀의 리텐션 상태가 주기적으로 변경될 수 있는 셀프 리프레쉬 모드의 특징을 활용함으로써 각각의 셀 리텐션 상태에 상이한 최적의 전압 레벨을 선택적으로 적용한다.
집적 회로의 다양한 실시예가 여기에 기술되어 있다. 이러한 집적 회로는 정적 리텐션 상태 및 동적 리텐션 상태를 포함하는 다수의 리텐션 상태에서 동작하도록 구성된 메모리 셀을 포함할 수 있다. 이러한 집적 회로는 메모리 셀의 리텐션 상태에 기초하여 메모리 셀에 상이한 전압 레벨을 선택적으로 적용하도록 구성된 컨트롤러를 포함할 수 있다.
디바이스의 다양한 실시예가 여기에 기술되어 있다. 이러한 디바이스는 메모리 셀의 어레이를 포함할 수 있는데, 각각의 메모리 셀은 정적 그리고 동적 리텐션 상태를 포함하는 다수의 리텐션 상태에서 동작하도록 구성되어 있다. 이러한 디바이스는 이러한 어레이의 각각의 메모리 셀의 리텐션 상태에 기초하여 어레이의 각각의 메모리 셀에 상이한 전압 레벨을 선택적으로 적용하도록 구성된 컨트롤러를 포함할 수 있다.
방법의 다양한 실시예가 여기에 기술되어 있다. 이러한 방법은 정적 리텐션 상태 및 동적 리텐션 상태를 포함하는 다수의 리텐션 상태에서 동작하기 위한 어레이의 복수의 메모리 셀을 제공하는 단계를 포함할 수 있다. 이러한 어레이의 각각의 메모리 셀의 동작 동안, 이러한 방법은 어레이의 각각의 메모리 셀의 리텐션 상태에 기초하여 어레이의 각각의 메모리 셀에 상이한 전압 레벨을 선택적으로 적용하는 단계를 포함할 수 있다.
여기에 기술된 다양한 실시예는 ESR 모드 및 LSR 모드를 포함하는, 2개의 새로운 셀프 리프레쉬 모드를 제공한다. 여기에 기술된 바와 같이, 이러한 ESR 모드는 선택 워드라인 바이어스(SWB) 기술을 사용하고, ESR 모드는 액세스 프로토콜 및 타이밍 파라미터의 수정 없이 현존 셀프 리프레쉬 모드를 직접 대체할 수 있다. 또한, 여기에 기술된 바와 같이, LSR 모드는 SWB와 함께 선택 바디 바이어스(SBB) 기술을 사용하고, LSR 모드는 수용가능한 종료 레이턴시로 유휴 상태에서 전력 감소량을 보다 크게 할 수 있다.
여기에 기술된 다양한 기술의 구현은 다수의 범용 또는 전용 컴퓨팅 시스템 환경 또는 구성으로 동작될 수 있다. 여기에 기술된 다양한 기술과 함께 사용되기에 적절할 수 있는 컴퓨팅 시스템, 환경, 및/또는 구성의 예는 퍼스널 컴퓨터, 서버 컴퓨터, 휴대형 또는 랩톱 디바이스, 멀티프로세서 시스템, 마이크로프로세서 기반 시스템, 셋톱 박스, 프로그래머블 가전제품, 네트워크 PC, 미니컴퓨터, 메인프레임 컴퓨터, 스마트폰, 태블릿, 웨어러블 컴퓨터, 클라우드 컴퓨팅 시스템, 가상 컴퓨터, 해양 전자 디바이스 등을 포함하지만 이에 제한되지 않는다.
여기에 기술된 다양한 기술이 컴퓨터에 의해 실행되는, 프로그램 모듈과 같은, 컴퓨터 실행가능 명령어의 일반적인 맥락에서 구현될 수 있다. 프로그램 모듈은 특정 태스크를 실행하거나 특정 추상 데이터 타입을 구현하는 라우틴, 프로그램, 오브젝트, 컴포넌트, 데이터 구조등을 포함하고 있다. 또한, 각각의 프로그램 모듈은 자체 방식으로 구현될 수 있고 모두 동일한 방식으로 구현될 필요는 없다. 프로그램 모듈이 단일 컴퓨팅 시스템에서 실행될 수 있지만, 일부 실시예에서, 프로그램 모듈이 서로 통신하도록 적용된 별개의 컴퓨팅 시스템 또는 디바이스에서 구현될 수 있다. 프로그램 모듈은 또한 프로그램 모듈에 의해 실행되는 특정 태스크가 하드웨어, 소프트웨어, 또는 이들의 임의의 조합을 통해 이루어질 수 있는 하드웨어 및 소프트웨어의 임의의 결합일 수 있다.
여기에 기술된 다양한 기술이 예를 들어, 유선 링크, 무선 링크 또는 이들의 다양한 조합에 의한 통신망을 통해 링크되는 원격 처리 디바이스에 의해 태스크가 실행되는 분산 컴퓨팅 환경에서 구현될 수 있다. 분산 컴퓨팅 환경에서, 프로그램 모듈은 예를 들어, 메모리 저장 디바이스 등을 포함하는 로컬 및 원격 컴퓨터 저장 매체 모두에 위치될 수 있다.
또한, 여기에 제공된 설명은 특정 실시예에 관한 것이다. 여기에 제공된 설명은 당업자가 청구범위의 주제에 의해 여기에 규정된 임의의 주제를 만들고 사용할 수 있도록 제공되어 있다는 것을 이해해야 한다.
청구범위의 주제는 여기에 제공된 실시예 및 설명에 제한되지 않고 청구범위에 따른 실시예의 일부 및 상이한 실시예의 요소의 조합을 포함하는 수정된 형태의 실시예를 포함한다는 것을 이해해야 한다. 이러한 임의의 실시예의 개발에서, 임의의 공학 또는 설계 프로젝트에서와 같이, 다수의 실시 특정 판단이 실시예마다 다를 수 있는, 시스템 관련 및 사업 관련 제한을 따르는 것과 같은 개발자의 특정 목표를 달성하도록 이루어질 수 있다는 것을 이해해야 한다. 또한, 이러한 개발 노력은 복잡하고 시간이 많이 소요되지만, 이러한 개시를 통해 이익을 취하는 당업자를 위한 설계 및 제조의 일상적인 일이라는 것을 이해해야 한다.
첨부된 도면에서 설명된 다양한 실시예에 대해 상세하게 설명하였다. 다음의 상세한 설명에서, 다수의 특정 상세가 여기에 제공된 개시의 완전한 이해를 위해 제공되어 있다. 그러나, 여기에 기술된 개시는 이러한 특정 세부사항 없이 실시될 수 있다. 일부 다른 예에서, 주지된 방법, 프로시져, 요소, 회로 및 네트워크는 실시예의 세부사항을 불필요하게 흐리지 않도록 상세히 설명되지 않았다.
또한, 용어 제1, 제2 등이 다양한 실시 요소를 설명하기 위해 여기에 사용되지만, 이러한 요소는 이러한 용어에 제한되지 않는다는 것을 이해해야 한다. 이러한 용어는 단지 하나의 요소를 다른 요소와 구별하기 위한 것이다. 예를 들어, 제1 요소는 제2 요소로 부를 수도 있고, 마찬가지로, 제2 요소는 제1 요소로도 부를 수 있다. 제1 요소 및 제2 요소는 모두 각각 요소이지만, 동일한 요소는 아니다.
여기에 제공된 설명에서 사용된 용어는 특정 실시예를 설명하기 위한 것이고 여기에 제공된 것을 제한하기 위한 것은 아니다. 여기에 제공된 상세한 설명 및 첨부된 청구범위에 사용된 바와 같이, 단수 형태는 문맥상 분명히 지시하지 않으면 복수의 형태 역시 포함하고 있다. 여기에 사용된 용어 "및/또는"는 하나 이상의 연관된 아이템의 어느 하나 및 모든 가능한 조합을 가리키고 포함하고 있다. 용어 "포함한다", "포함하는", "구비한다" 및/또는 "구비하는"은 본 명세서에서 사용될 때, 기술된 특징, 정수, 단계, 동작, 요소 및/또는 구성요소의 존재를 특정하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성요소 및/또는 그 그룹의 존재 또는 추가를 제외하지 않는다.
여기에 사용된 바와 같이, 용어 "한다면"은 문맥에 따라, "할 때" 또는 "결정에 응답하여" 또는 "검출에 응답하여"를 의미하는 것으로 해석할 수 있다. 마찬가지로, 구 "결정된다면" 또는 "[언급된 상태 또는 이벤트]가 검출된다면"은 문맥에 따라, "결정시에" 또는 "결정에 응답하여" 또는 "[언급된 상태 또는 이벤트] 검출시에' 또는 "[언급된 상태 또는 이벤트]의 검출에 응답하여"를 의미하는 것으로 해석할 수 있다. 용어 "위" 및 "아래"; "상위" 및 "하위"; "상방으로" 및 "하방으로"; "아래에" 및 "위에"; 주어진 포인트 또는 요소 위 또는 아래의 상대적 위치를 나타내는 다른 유사한 용어가 여기에 기술된 다앙한 기술의 일부 실시예와 함께 사용될 수 있다.
상기는 여기에 기술된 다양한 기술의 실시예에 관한 것이지만, 다음의 청구범위에 의해 결정될 수 있는 다른 그리고 추가 실시예가 본 발명에 따라 가능할 수 있다.
본 발명이 구조적 특징 및/또는 방법 동작에 특정된 언어로 기술되었지만, 첨부된 청구범위에 규정된 주제는 상술된 특정 특징 또는 동작에 반드시 제한되는 것은 아니다. 오히려, 상술된 특정 특징 및 동작은 청구범위를 구현하는 형태의 예로서 개시되어 있다.

Claims (20)

  1. 집적 회로에 있어서,
    정적 리텐션 상태 및 동적 리텐션 상태를 포함하는 다수의 리텐션 상태에서 동작하도록 구성된 메모리 셀;
    워드라인을 가진 상기 메모리 셀에 직접 연결된 워드라인 드라이버;
    제1 트랜지스터의 상기 정적 리텐션 상태 및 제2 트랜지스터의 상기 동적 리텐션 상태를 포함하는 상기 다수의 리텐션 상태를 선택하기 위해 워드라인 드라이버에 직접 연결된 다수의 트랜지스터; 및
    상기 메모리 셀의 리텐션 상태에 기초하여 상기 메모리 셀의 상기 워드라인에 상이한 전압 레벨을 선택적으로 적용하도록 구성된 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 정적 리텐션 상태를 선택하기위한 제1 신호에 기초하여 활성화된 상기 제1 트랜지스터를 사용하고 상기 동적 리텐션 상태를 선택하기위한 제2 신호에 기초하여 활성화된 상기 제2 트랜지스터를 별도로 사용하여 상기 메모리 셀을 선택적으로 워드라인 바이어스(SWB)하도록 구성되는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 컨트롤러는 상기 메모리 셀의 리텐션 상태에 상기 메모리 셀의 동작 전압 레벨을 일치시키도록 구성되어 있는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 상기 제2 신호는 상기 제1 신호와 상이한 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 상기 상이한 전압 레벨은 상기 메모리 셀을 선택적으로 바디 바이어스(SBB)하도록 상기 메모리 셀의 바디 단자에 적용되는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서, 상기 메모리 셀은 상기 정적 리텐션 상태에서 동작할 때 제1 사전결정된 전압 레벨로 프리차지되고, 상기 메모리 셀은 동적 리텐션 상태에서 동작할 때 상기 제1 사전결정된 전압 레벨과 상이한 제2 사전결정된 전압 레벨로 활성화되고, 상기 제1 사전결정된 전압 레벨은 VSS을 포함하는 것을 특징으로 하는 집적 회로.
  6. 제5항에 있어서, 상기 컨트롤러는 상기 메모리 셀이 정적 리텐션 상태에서 동작하고 있을 때 상기 제1 사전결정된 전압 레벨에 상기 메모리 셀의 동작 전압 레벨을 일치시키도록 구성되어 있는 것을 특징으로 하는 집적 회로.
  7. 제5항에 있어서, 상기 컨트롤러는 상기 메모리 셀이 동적 리텐션 상태에서 동작하고 있을 때 상기 제2 사전결정된 전압 레벨에 상기 메모리 셀의 동작 전압 레벨을 일치시키도록 구성되어 있는 것을 특징으로 하는 집적 회로.
  8. 제1항에 있어서,
    상기 메모리 셀은 셀프 리프레쉬 동작 모드에서 동작하도록 구성되어 있고,
    상기 컨트롤러는 상기 셀프 리프레쉬 동작 모드 동안 상기 메모리 셀에 상이한 전압 전압 레벨을 선택적으로 적용하는 것을 특징으로 하는 집적 회로.
  9. 제8항에 있어서,
    상기 컨트롤러는 상기 셀프 리프레쉬 동작 모드 동안 데이터 리텐션 시간 안에 상기 메모리 셀에 상기 상이한 전압 레벨을 선택적으로 적용하도록 구성되어 있고, 상기 데이터 리텐션 시간은 상기 메모리 셀로부터의 누설 전류량에 의해 결정되는 것을 특징으로 하는 집적 회로.
  10. 제9항에 있어서, 상기 컨트롤러는 상기 메모리 셀의 리텐션 상태에 기초하여 상기 메모리 셀에 상기 상이한 전압 레벨을 선택적으로 적용함으로써 상기 셀프 리프레쉬 동작 모드 동안 상기 메모리 셀의 데이터 리텐션 시간을 증가시키도록 구성되어 있는 것을 특징으로 하는 집적 회로.
  11. 제1항에 있어서, 상기 메모리 셀은 동적 랜덤 액세스 메모리(DRAM) 셀을 포함하는 것을 특징으로 하는 집적 회로.
  12. 제1항에 있어서,
    상기 메모리 셀은 메모리 셀의 어레이를 포함하고,
    상기 어레이의 각각의 메모리 셀은 정적 리텐션 상태 및 동적 리텐션 상태를 포함하는 다수의 리텐션 상태에서 동작하도록 구성되어 있고,
    상기 컨트롤러는 상기 어레이의 각각의 메모리 셀의 리텐션 상태에 기초하여 상기 어레이의 각각의 메모리 셀에 상이한 전압 레벨을 선택적으로 적용하도록 구성되어 있는 것을 특징으로 하는 집적 회로.
  13. 디바이스에 있어서,
    각각의 메모리 셀이 정적 리텐션 상태 및 동적 리텐션 상태를 포함하는 다수의 리텐션 상태로 동작하도록 구성되어 있는 메모리 셀의 어레이;
    워드라인들을 가진 상기 메모리 셀의 어레이에 연결된 워드라인 드라이버들 - 각각의 워드라인 드라이버는 각 행에 대한 대응하는 워드라인을 가진 메모리 셀의 행에 직접 연결됨-;
    제1 트랜지스터의 상기 정적 리텐션 상태 및 제2 트랜지스터의 상기 동적 리텐션 상태를 포함하는 다수의 리텐션 상태를 선택하기 위해 워드라인 드라이버들에 직접 연결된 다수의 트랜지스터; 및
    상기 어레이의 각각의 메모리 셀의 리텐션 상태에 기초하여 상기 어레이의 각각의 메모리 셀의 워드라인에 상이한 전압 레벨을 선택적으로 적용하도록 구성된 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 정적 리텐션 상태를 선택하기위한 제1 신호에 기초하여 활성화된 제1 트랜지스터를 사용하고 상기 동적 리텐션 상태를 선택하기위한 제2 신호에 기초하여 활성화된 제2 트랜지스터를 별도로 사용하여 상기 어레이의 각 메모리 셀을 선택적으로 워드라인 바이어스(SWB)하는 것을 특징으로 하는 디바이스.
  14. 제13항에 있어서, 상기 컨트롤러는 상기 어레이의 각각의 메모리 셀의 동작 전압 레벨을 상기 리텐션 상태에 일치시키도록 구성되어 있는 것을 특징으로 하는 디바이스.
  15. 제13항에 있어서, 상기 제2 신호는 상기 제1 신호와 상이한 것을 특징으로 하는 디바이스.
  16. 제13항에 있어서, 상기 상이한 전압 레벨은 상기 어레이의 각각의 메모리 셀을 선택적으로 바디 바이어스(SBB) 하도록 상기 어레이의 각각의 메모리 셀의 바디 단자에 적용되는 것을 특징으로 하는 디바이스.
  17. 방법에 있어서,
    정적 리텐션 상태 및 동적 리텐션 상태를 포함하는 다수의 리텐션 상태에서 동작하기 위한 어레이의 복수의 메모리 셀을 제공하는 단계;
    워드라인들을 가진 상기 메모리 셀의 어레이에 워드라인 드라이버들을 연결하는 단계 - 각각의 워드라인 드라이버는 각 행에 대한 대응하는 워드라인을 가진 메모리 셀의 행에 직접 연결됨 -;
    제1 트랜지스터의 상기 정적 리텐션 상태 및 제2 트랜지스터의 상기 동적 리텐션 상태를 포함하는 다수의 리텐션 상태를 선택하기 위해 워드라인 드라이버들에 다수의 트랜지스터를 직접 연결하는 단계; 및
    상기 어레이의 각각의 메모리 셀의 동작 동안, 상기 어레이의 각각의 메모리 셀의 리텐션 상태에 기초하여 상기 어레이의 각각의 메모리 셀의 워드라인에 상이한 전압 레벨을 선택적으로 적용하는 단계를 포함하고,
    상기 어레이의 각 메모리 셀은 상기 정적 리텐션 상태를 선택하기위한 제1 신호에 기초하여 활성화된 상기 제1 트랜지스터를 사용하고 상기 동적 리텐션 상태를 선택하기위한 제2 신호에 기초하여 활성화된 상기 제2 트랜지스터를 별도로 사용하여 선택적으로 워드라인 바이어스(SWB)되는 것을 특징으로 하는 디바이스.
  18. 제17항에 있어서, 상기 어레이의 각각의 메모리 셀의 동작 전압 레벨을 상기 리텐션 상태에 일치시키는 단계를 더 포함하는 것을 특징으로 하는 디바이스.
  19. 제17항에 있어서, 상기 제2 신호는 상기 제1 신호와 상이한 것을 특징으로 하는 디바이스.
  20. 제17항에 있어서, 상기 상이한 전압 레벨은 상기 어레이의 각각의 메모리 셀을 선택적으로 바디 바이어스(SBB) 하도록 상기 어레이의 각각의 메모리 셀의 바디 단자에 적용되는 것을 특징으로 하는 디바이스.
KR1020210142498A 2016-03-25 2021-10-25 메모리 디바이스 KR102376650B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/081,811 2016-03-25
US15/081,811 US10002657B2 (en) 2016-03-25 2016-03-25 Enhanced memory device
KR1020170036830A KR20170113206A (ko) 2016-03-25 2017-03-23 메모리 디바이스

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020170036830A Division KR20170113206A (ko) 2016-03-25 2017-03-23 메모리 디바이스

Publications (2)

Publication Number Publication Date
KR20210130683A KR20210130683A (ko) 2021-11-01
KR102376650B1 true KR102376650B1 (ko) 2022-03-21

Family

ID=59899127

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020170036830A KR20170113206A (ko) 2016-03-25 2017-03-23 메모리 디바이스
KR1020210142498A KR102376650B1 (ko) 2016-03-25 2021-10-25 메모리 디바이스

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020170036830A KR20170113206A (ko) 2016-03-25 2017-03-23 메모리 디바이스

Country Status (2)

Country Link
US (1) US10002657B2 (ko)
KR (2) KR20170113206A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180047778A (ko) * 2016-11-01 2018-05-10 삼성전자주식회사 단계별 저전력 상태들을 갖는 메모리 장치
US10304501B1 (en) 2017-12-20 2019-05-28 International Business Machines Corporation Implementing DRAM refresh power optimization during long idle mode
CN110058793B (zh) 2018-01-19 2020-04-28 华为技术有限公司 一种刷新处理方法、装置、系统及内存控制器
US10923171B2 (en) * 2018-10-17 2021-02-16 Micron Technology, Inc. Semiconductor device performing refresh operation in deep sleep mode
KR102615012B1 (ko) 2018-11-12 2023-12-19 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
TR201917243A2 (tr) * 2019-11-07 2021-05-21 Tobb Ekonomi Ve Teknoloji Ueniversitesi Hücreleri̇n eri̇şi̇m örüntüsüne göre uyarlanabi̇li̇r alttaş kutuplama (body bias) geri̇li̇mli̇ bi̇r di̇nami̇k rastgele eri̇şi̇m belleği̇ (dram) yapisi

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080279017A1 (en) 2007-05-10 2008-11-13 Renesas Technology Corp. Semiconductor memory device
US20080291762A1 (en) 2007-05-25 2008-11-27 Elpida Memory, Inc. Semiconductor memory device for precharging bit lines except for specific reading and writing periods
US20160064056A1 (en) 2014-08-26 2016-03-03 Samsung Electronics Co., Ltd. Semiconductor memory devices and memory systems including the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564418B1 (ko) * 1998-12-30 2006-06-08 주식회사 하이닉스반도체 Dram의 음전위 워드라인 전압 공급회로
JP4326127B2 (ja) * 2000-07-07 2009-09-02 株式会社ルネサステクノロジ 半導体記憶装置
JP2012123893A (ja) * 2010-11-19 2012-06-28 Elpida Memory Inc 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080279017A1 (en) 2007-05-10 2008-11-13 Renesas Technology Corp. Semiconductor memory device
US20080291762A1 (en) 2007-05-25 2008-11-27 Elpida Memory, Inc. Semiconductor memory device for precharging bit lines except for specific reading and writing periods
US20160064056A1 (en) 2014-08-26 2016-03-03 Samsung Electronics Co., Ltd. Semiconductor memory devices and memory systems including the same

Also Published As

Publication number Publication date
US20170278561A1 (en) 2017-09-28
KR20210130683A (ko) 2021-11-01
US10002657B2 (en) 2018-06-19
KR20170113206A (ko) 2017-10-12

Similar Documents

Publication Publication Date Title
KR102376650B1 (ko) 메모리 디바이스
EP3662475B1 (en) Partial refresh technique to save memory refresh power
US10529405B2 (en) Refresh control device with plurality of oscillator circuits
US7936624B2 (en) Reduced power bitline precharge scheme for low power applications in memory devices
US20060221748A1 (en) Method and system for reducing the peak current in refreshing dynamic random access memory devices
KR101692128B1 (ko) 리프레시 모드들 동안의 메모리 디바이스들에서의 전력 소비의 감소
KR100655288B1 (ko) 셀프-리프레쉬 동작을 제어하는 로직 엠베디드 메모리 및그것을 포함하는 메모리 시스템
KR20200063124A (ko) 1t1d dram 셀과, 액세스 방법 및 dram에 대한 연관 장치
Oh et al. Enhancing dram self-refresh for idle power reduction
US20100027367A1 (en) Row mask addressing
US20040177210A1 (en) Method and apparatus for multi-functional inputs of a memory device
US20200402568A1 (en) Methods for adjusting memory device refresh rates based on memory device temperature, and related memory devices and systems
CN107799137B (zh) 存储器存储装置及其操作方法
US6778455B2 (en) Method and apparatus for saving refresh current
US20210035614A1 (en) Control of dual-voltage memory operation
US10740188B2 (en) Volatile memory device and method for efficient bulk data movement, backup operation in the volatile memory device
JP4225223B2 (ja) メモリ制御装置および方法
KR20090128607A (ko) 개선된 라이트 동작 스피드를 갖는 반도체 메모리 장치
US20080228950A1 (en) Memory power down mode exit method and system
Han et al. A study on analyzing and modeling dynamic random access memory power under burn-in test condition
US20070086259A1 (en) Apparatus and method for controlling active period of semiconductor memory apparatus
KR20070034784A (ko) 셀 데이터 레벨 전원 드라이버
JPH07287979A (ja) メモリリフレッシュ制御回路

Legal Events

Date Code Title Description
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant