JPH07287979A - メモリリフレッシュ制御回路 - Google Patents
メモリリフレッシュ制御回路Info
- Publication number
- JPH07287979A JPH07287979A JP6081227A JP8122794A JPH07287979A JP H07287979 A JPH07287979 A JP H07287979A JP 6081227 A JP6081227 A JP 6081227A JP 8122794 A JP8122794 A JP 8122794A JP H07287979 A JPH07287979 A JP H07287979A
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- Japan
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- signal
- refresh
- memory modules
- memory
- memory module
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Dram (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】省電力のメモリ装置を提供する。
【構成】このメモリリフレッシュ制御回路は、ダイナミ
ックＲＡＭで構成される複数のメモリモジュール５〜８
と、この各々のメモリモジュール５〜８単位にＲＡＭタ
イミング信号１Ａ〜１Ｄを供給するＲＡＭタイミング発
生回路１と、全てのメモリモジュール５〜８にリフレッ
シュタイミング信号２Ａを供給するリフレッシュタイミ
ング発生回路２とを備える。また、存在するメモリモジ
ュール５〜８までのメモリモジュール対応スイッチ信号
３Ａ〜３Ｄを論理“１”にするスイッチ制御回路３と、
リフレッシュタイミング信号２Ａとメモリモジュール対
応スイッチ信号３Ａ〜３Ｄとの論理積信号９Ａ〜１２Ａ
と各々のメモリモジュール５〜８対応のＲＡＭタイミン
グ信号１Ａ〜１Ｄとをリフレッシュ制御信号１３により
選択するセレクタ４とを備える。
ックＲＡＭで構成される複数のメモリモジュール５〜８
と、この各々のメモリモジュール５〜８単位にＲＡＭタ
イミング信号１Ａ〜１Ｄを供給するＲＡＭタイミング発
生回路１と、全てのメモリモジュール５〜８にリフレッ
シュタイミング信号２Ａを供給するリフレッシュタイミ
ング発生回路２とを備える。また、存在するメモリモジ
ュール５〜８までのメモリモジュール対応スイッチ信号
３Ａ〜３Ｄを論理“１”にするスイッチ制御回路３と、
リフレッシュタイミング信号２Ａとメモリモジュール対
応スイッチ信号３Ａ〜３Ｄとの論理積信号９Ａ〜１２Ａ
と各々のメモリモジュール５〜８対応のＲＡＭタイミン
グ信号１Ａ〜１Ｄとをリフレッシュ制御信号１３により
選択するセレクタ４とを備える。
Description
【０００１】
【産業上の利用分野】本発明はメモリリフレッシュ制御
回路に関し、特にＤＲＡＭで構成される複数メモリモジ
ュールに対してリフレッシュを行うメモリリフレッシュ
制御回路に関する。
回路に関し、特にＤＲＡＭで構成される複数メモリモジ
ュールに対してリフレッシュを行うメモリリフレッシュ
制御回路に関する。
【０００２】
【従来の技術】メモリモジュール内のＤＲＡＭは揮発性
であるため、一定周期毎にリフレッシュする必要があ
る。そのため、一定周期毎に全てのＤＲＡＭに対し一度
にリフレッシュを実行する一括リフレッシュ方式、ある
いは全てのＤＲＡＭをいくつかのグループに分割し各々
のグループ時間差を設定してリフレッシュを実行する分
割リフレッシュ方式などにより、リフレッシュを実行す
る。すなわち、ＤＲＡＭで構成されるメモリモジュール
全てに対し、一定周期毎にリフレッシュが実行される。
であるため、一定周期毎にリフレッシュする必要があ
る。そのため、一定周期毎に全てのＤＲＡＭに対し一度
にリフレッシュを実行する一括リフレッシュ方式、ある
いは全てのＤＲＡＭをいくつかのグループに分割し各々
のグループ時間差を設定してリフレッシュを実行する分
割リフレッシュ方式などにより、リフレッシュを実行す
る。すなわち、ＤＲＡＭで構成されるメモリモジュール
全てに対し、一定周期毎にリフレッシュが実行される。
【０００３】
【発明が解決しようとする課題】従来のように全てのメ
モリモジュールに一定周期でリフレッシュが実行される
と、ＤＲＡＭ個数分全て電力が消費される。そのため、
物理的、論理的にも切り離され、記憶内容を保証しなく
ても良いメモリ領域も、リフレッシュが実行され、無駄
な電力を消費する。
モリモジュールに一定周期でリフレッシュが実行される
と、ＤＲＡＭ個数分全て電力が消費される。そのため、
物理的、論理的にも切り離され、記憶内容を保証しなく
ても良いメモリ領域も、リフレッシュが実行され、無駄
な電力を消費する。
【０００４】
【課題を解決するための手段】本発明のメモリリフレッ
シュ制御回路は、ダイナミックＲＡＭ（以下ＤＲＡＭ）
で構成される複数のメモリモジュールと、この各々のメ
モリモジュール単位にＲＡＭタイミング信号を供給する
ＲＡＭタイミング発生回路と、全ての前記メモリモジュ
ールにリフレッシュタイミング信号を供給するリフレッ
シュタイミング発生回路と、存在する前記メモリモジュ
ールまでのメモリモジュール対応スイッチ信号を論理
“１”にするスイッチ制御回路と、前記リフレッシュタ
イミング信号と前記メモリモジュール対応スイッチ信号
との論理積をとり、この論理積信号と各々の前記メモリ
モジュール対応の前記ＲＡＭタイミング信号とをリフレ
ッシュ制御信号により選択するセレクタと、このセレク
タによって選択された信号を各々の前記メモリモジュー
ルに供給する手段とを備える。
シュ制御回路は、ダイナミックＲＡＭ（以下ＤＲＡＭ）
で構成される複数のメモリモジュールと、この各々のメ
モリモジュール単位にＲＡＭタイミング信号を供給する
ＲＡＭタイミング発生回路と、全ての前記メモリモジュ
ールにリフレッシュタイミング信号を供給するリフレッ
シュタイミング発生回路と、存在する前記メモリモジュ
ールまでのメモリモジュール対応スイッチ信号を論理
“１”にするスイッチ制御回路と、前記リフレッシュタ
イミング信号と前記メモリモジュール対応スイッチ信号
との論理積をとり、この論理積信号と各々の前記メモリ
モジュール対応の前記ＲＡＭタイミング信号とをリフレ
ッシュ制御信号により選択するセレクタと、このセレク
タによって選択された信号を各々の前記メモリモジュー
ルに供給する手段とを備える。
【０００５】また、本発明のメモリリフレッシュ制御回
路は、構成制御信号を出力するメモリモジュール構成制
御回路と、この構成制御信号と前記メモリモジュール対
応スイッチ信号との第１の論理積をとり、この第１の論
理積信号と前記リフレッシュタイミング信号との第２の
論理積をとり、この第２の論理積信号と各々の前記メモ
リモジュール対応の前記ＲＡＭタイミング信号とを前記
リフレッシュ制御信号によって選択し、各々の前記メモ
リモジュールに供給する手段とを備える。
路は、構成制御信号を出力するメモリモジュール構成制
御回路と、この構成制御信号と前記メモリモジュール対
応スイッチ信号との第１の論理積をとり、この第１の論
理積信号と前記リフレッシュタイミング信号との第２の
論理積をとり、この第２の論理積信号と各々の前記メモ
リモジュール対応の前記ＲＡＭタイミング信号とを前記
リフレッシュ制御信号によって選択し、各々の前記メモ
リモジュールに供給する手段とを備える。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。本発明の第１の実施例をブロックで示す図１を参照
すると、この実施例のメモリリフレッシュ制御回路は、
ダイナミックＲＡＭ（以下ＤＲＡＭ）で構成される複数
のメモリモジュール５〜８と、この各々のメモリモジュ
ール５〜８単位にＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓｓｔ
ｒｏｂｅ），ＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ
ｓｔｒｏｂｅ）およびＷＥ（ｗｒｉｔｅ ｅｎａｂｌ
ｅ）等のＲＡＭタイミング信号１Ａ〜１Ｄを供給するＲ
ＡＭタイミング発生回路１と、全てのメモリモジュール
５〜８にリフレッシュタイミング信号２Ａを供給するリ
フレッシュタイミング発生回路２と、存在するメモリモ
ジュール５〜８までのメモリモジュール対応スイッチ信
号３Ａ〜３Ｄを論理“１”にするスイッチ制御回路３
と、リフレッシュタイミング信号２Ａとメモリモジュー
ル対応スイッチ信号３Ａ〜３Ｄとの論理積をとり、この
論理積信号９Ａ〜１２Ａと各々のメモリモジュール５〜
８対応のＲＡＭタイミング信号１Ａ〜１Ｄとをリフレッ
シュ制御信号１３により選択するセレクタ４と、このセ
レクタ４によって選択された信号を各々のメモリモジュ
ール５〜８に供給する信号線４Ａ〜４Ｄとから構成され
る。
る。本発明の第１の実施例をブロックで示す図１を参照
すると、この実施例のメモリリフレッシュ制御回路は、
ダイナミックＲＡＭ（以下ＤＲＡＭ）で構成される複数
のメモリモジュール５〜８と、この各々のメモリモジュ
ール５〜８単位にＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓｓｔ
ｒｏｂｅ），ＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ
ｓｔｒｏｂｅ）およびＷＥ（ｗｒｉｔｅ ｅｎａｂｌ
ｅ）等のＲＡＭタイミング信号１Ａ〜１Ｄを供給するＲ
ＡＭタイミング発生回路１と、全てのメモリモジュール
５〜８にリフレッシュタイミング信号２Ａを供給するリ
フレッシュタイミング発生回路２と、存在するメモリモ
ジュール５〜８までのメモリモジュール対応スイッチ信
号３Ａ〜３Ｄを論理“１”にするスイッチ制御回路３
と、リフレッシュタイミング信号２Ａとメモリモジュー
ル対応スイッチ信号３Ａ〜３Ｄとの論理積をとり、この
論理積信号９Ａ〜１２Ａと各々のメモリモジュール５〜
８対応のＲＡＭタイミング信号１Ａ〜１Ｄとをリフレッ
シュ制御信号１３により選択するセレクタ４と、このセ
レクタ４によって選択された信号を各々のメモリモジュ
ール５〜８に供給する信号線４Ａ〜４Ｄとから構成され
る。
【０００７】次に、この実施例の動作を説明する。記憶
装置の読出書込動作等通常動作の場合、ＲＡＭタイミン
グ発生回路１からアクセスされるメモリモジュール５〜
８のＲＡＭタイミング信号１Ａ〜１Ｄが発生される。リ
フレッシュ動作でないため、リフレッシュ制御信号１３
（リフレッシュ制御信号１３を発生する回路は図示して
いない）は論理“０”である。したがって、ＲＡＭタイ
ミング信号１Ａ〜１Ｄがセレクタ４を介してメモリモジ
ュール５〜８に供給され通常動作が実行される。リフレ
ッシュ動作の場合、リフレッシュタイミング発生回路２
からリフレッシュタイミング信号２Ａが発生される。ス
イッチ制御回路３の出力であるスイッチ信号３Ａ〜３Ｄ
は全て論理“１”とする。また、リフレッシュ動作であ
るため、リフレッシュ制御信号１３は論理“１”であ
る。したがって、リフレッシュタイミング信号２Ａが、
アンドゲート９〜１２およびセレクタ４を介してメモリ
モジュール５〜８に供給され、全てのメモリモジュール
５〜８のリフレッシュ動作が実行される。以上は全ての
メモリモジュール５〜８がアクセス可能の場合である。
装置の読出書込動作等通常動作の場合、ＲＡＭタイミン
グ発生回路１からアクセスされるメモリモジュール５〜
８のＲＡＭタイミング信号１Ａ〜１Ｄが発生される。リ
フレッシュ動作でないため、リフレッシュ制御信号１３
（リフレッシュ制御信号１３を発生する回路は図示して
いない）は論理“０”である。したがって、ＲＡＭタイ
ミング信号１Ａ〜１Ｄがセレクタ４を介してメモリモジ
ュール５〜８に供給され通常動作が実行される。リフレ
ッシュ動作の場合、リフレッシュタイミング発生回路２
からリフレッシュタイミング信号２Ａが発生される。ス
イッチ制御回路３の出力であるスイッチ信号３Ａ〜３Ｄ
は全て論理“１”とする。また、リフレッシュ動作であ
るため、リフレッシュ制御信号１３は論理“１”であ
る。したがって、リフレッシュタイミング信号２Ａが、
アンドゲート９〜１２およびセレクタ４を介してメモリ
モジュール５〜８に供給され、全てのメモリモジュール
５〜８のリフレッシュ動作が実行される。以上は全ての
メモリモジュール５〜８がアクセス可能の場合である。
【０００８】次に、メモリモジュール５および６がアク
セス可能で、メモリモジュール７および８がアクセス不
可でメモリ内容を保証しなくて良い場合を説明する。通
常動作の場合、ＲＡＭタイミング信号１Ａまたは１Ｂが
発生され、セレクタ４を介してメモリモジュール５また
は６に供給され、メモリモジュール５または６の通常動
作が実行される。ＲＡＭタイミング信号１Ｃおよび１Ｄ
が発生されることはないため、メモリモジュール７およ
び８の通常動作が実行されることはない。リフレッシュ
動作の場合は、スイッチ信号３Ａ〜３Ｄが論理“１１０
０”に設定されているため、リフレッシュタイミング信
号２Ａはアンドゲート９および１０とセレクタ４とを介
してメモリモジュール５および６に供給され、メモリモ
ジュール５および６のリフレッシュ動作が実行される。
リフレッシュタイミング信号２Ａがメモリモジュール７
および８に供給されることはないためメモリモジュール
７および８のリフレッシュ動作が実行されることはな
い。
セス可能で、メモリモジュール７および８がアクセス不
可でメモリ内容を保証しなくて良い場合を説明する。通
常動作の場合、ＲＡＭタイミング信号１Ａまたは１Ｂが
発生され、セレクタ４を介してメモリモジュール５また
は６に供給され、メモリモジュール５または６の通常動
作が実行される。ＲＡＭタイミング信号１Ｃおよび１Ｄ
が発生されることはないため、メモリモジュール７およ
び８の通常動作が実行されることはない。リフレッシュ
動作の場合は、スイッチ信号３Ａ〜３Ｄが論理“１１０
０”に設定されているため、リフレッシュタイミング信
号２Ａはアンドゲート９および１０とセレクタ４とを介
してメモリモジュール５および６に供給され、メモリモ
ジュール５および６のリフレッシュ動作が実行される。
リフレッシュタイミング信号２Ａがメモリモジュール７
および８に供給されることはないためメモリモジュール
７および８のリフレッシュ動作が実行されることはな
い。
【０００９】本発明の第２の実施例をブロックで示す図
２を参照すると、この実施例のメモリリフレッシュ制御
回路は、図１の構成要素に加えて、構成制御信号１４Ａ
〜１４Ｄを出力するメモリモジュール構成制御回路１４
と、この構成制御信号１４Ａ〜１４Ｄとメモリモジュー
ル対応スイッチ信号３Ａ〜３Ｄとの第１の論理積をと
り、この第１の論理積信号１５Ａ〜１８Ａとリフレッシ
ュタイミング信号２Ａとの第２の論理積をとり、この第
２の論理積信号１９Ａ〜２２Ａと各々のメモリモジュー
ル５〜８対応のＲＡＭタイミング信号１Ａ〜１Ｄとをリ
フレッシュ制御信号１３によって選択し、各々のメモリ
モジュール５〜８に供給する信号線４Ａ〜４Ｄとから構
成される。
２を参照すると、この実施例のメモリリフレッシュ制御
回路は、図１の構成要素に加えて、構成制御信号１４Ａ
〜１４Ｄを出力するメモリモジュール構成制御回路１４
と、この構成制御信号１４Ａ〜１４Ｄとメモリモジュー
ル対応スイッチ信号３Ａ〜３Ｄとの第１の論理積をと
り、この第１の論理積信号１５Ａ〜１８Ａとリフレッシ
ュタイミング信号２Ａとの第２の論理積をとり、この第
２の論理積信号１９Ａ〜２２Ａと各々のメモリモジュー
ル５〜８対応のＲＡＭタイミング信号１Ａ〜１Ｄとをリ
フレッシュ制御信号１３によって選択し、各々のメモリ
モジュール５〜８に供給する信号線４Ａ〜４Ｄとから構
成される。
【００１０】次に、この実施例の動作を説明する。メモ
リジュール７および８がアクセス不可であるためスイッ
チ信号３Ａ〜３Ｄが論理“１１００”に設定されてい
る。メモリモジュール構成制御回路１４の出力１４Ａ〜
１４Ｄの初期状態は全て論理“１”である。従って、通
常動作およびリフレッシュ動作の場合ともメモリモジュ
ール５および６が動作実行される。メモリモジュール７
および８が動作実行されることはない。さて、通常動作
でメモリモジュール５アクセス中エラーが発生すると、
メモリモジュール５が切り離される。また、構成制御信
号１４Ａ〜１４Ｄが論理“０１１１”に設定される。そ
の後の通常動作は、ＲＡＭタイミング信号１Ｂのみ発生
され、メモリモジュール６のみが実行される。リフレッ
シュ動作の場合、スイッチ信号３Ａ〜３Ｄが論理“１１
００”，構成制御信号１４Ａ〜１４Ｄが論理“０１１
１”であるため、リフレッシュタイミング信号２Ａはア
ンドゲート２０およびセレクタ４を介してメモリモジュ
ール６に供給され、メモリモジュール６のみのリフレッ
シュ動作が実行される。
リジュール７および８がアクセス不可であるためスイッ
チ信号３Ａ〜３Ｄが論理“１１００”に設定されてい
る。メモリモジュール構成制御回路１４の出力１４Ａ〜
１４Ｄの初期状態は全て論理“１”である。従って、通
常動作およびリフレッシュ動作の場合ともメモリモジュ
ール５および６が動作実行される。メモリモジュール７
および８が動作実行されることはない。さて、通常動作
でメモリモジュール５アクセス中エラーが発生すると、
メモリモジュール５が切り離される。また、構成制御信
号１４Ａ〜１４Ｄが論理“０１１１”に設定される。そ
の後の通常動作は、ＲＡＭタイミング信号１Ｂのみ発生
され、メモリモジュール６のみが実行される。リフレッ
シュ動作の場合、スイッチ信号３Ａ〜３Ｄが論理“１１
００”，構成制御信号１４Ａ〜１４Ｄが論理“０１１
１”であるため、リフレッシュタイミング信号２Ａはア
ンドゲート２０およびセレクタ４を介してメモリモジュ
ール６に供給され、メモリモジュール６のみのリフレッ
シュ動作が実行される。
【００１１】
【発明の効果】以上説明したように、本発明によれば、
ＤＲＡＭで構成される複数のメモリモジュール単位にＲ
ＡＭタイミング信号を供給し、全てのメモリモジュール
にリフレッシュタイミング信号を供給し、存在するメモ
リモジュールまでのメモリモジュール対応スイッチ信号
を論理“１”にし、リフレッシュタイミング信号とメモ
リモジュール対応スイッチ信号との論理積をとり、この
論理積信号と各々のメモリモジュール対応のＲＡＭタイ
ミング信号とをリフレッシュ制御信号により選択し、こ
の選択された信号を各々のメモリモジュールに供給する
ことにより、物理的に切り離されたメモリモジュールだ
けではなく、論理的に切り離されたメモリモジュールに
対しても、リフレッシュ動作を禁止することができる制
御にしたので、無駄な電力消費をダイナミックに押さえ
ることができる。
ＤＲＡＭで構成される複数のメモリモジュール単位にＲ
ＡＭタイミング信号を供給し、全てのメモリモジュール
にリフレッシュタイミング信号を供給し、存在するメモ
リモジュールまでのメモリモジュール対応スイッチ信号
を論理“１”にし、リフレッシュタイミング信号とメモ
リモジュール対応スイッチ信号との論理積をとり、この
論理積信号と各々のメモリモジュール対応のＲＡＭタイ
ミング信号とをリフレッシュ制御信号により選択し、こ
の選択された信号を各々のメモリモジュールに供給する
ことにより、物理的に切り離されたメモリモジュールだ
けではなく、論理的に切り離されたメモリモジュールに
対しても、リフレッシュ動作を禁止することができる制
御にしたので、無駄な電力消費をダイナミックに押さえ
ることができる。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】本発明の第２の実施例の構成を示すブロック図
である。
である。
１ ＲＡＭタイミング発生回路 １Ａ〜１Ｄ ＲＡＭタイミング信号 ２ リフレッシュタイミング発生回路 ２Ａ リフレッシュタイミング信号 ３ スイッチ制御回路 ３Ａ〜３Ｄ モジュール対応スイッチ信号 ４ セレクタ ５〜８ メモリモジュール ９〜１２ 論理積 １３ リフレッシュ制御信号 １４ メモリモジュール構成制御回路 １４Ａ〜１４Ｄ 構成制御信号 １５〜２２ 論理積
Claims (2)
- 【請求項１】 ダイナミックＲＡＭ（以下ＤＲＡＭ）で
構成される複数のメモリモジュールと、この各々のメモ
リモジュール単位にＲＡＭタイミング信号を供給するＲ
ＡＭタイミング発生回路と、全ての前記メモリモジュー
ルにリフレッシュタイミング信号を供給するリフレッシ
ュタイミング発生回路と、存在する前記メモリモジュー
ルまでのメモリモジュール対応スイッチ信号を論理
“１”にするスイッチ制御回路と、前記リフレッシュタ
イミング信号と前記メモリモジュール対応スイッチ信号
との論理積をとり、この論理積信号と各々の前記メモリ
モジュール対応の前記ＲＡＭタイミング信号とをリフレ
ッシュ制御信号により選択するセレクタと、このセレク
タによって選択された信号を各々の前記メモリモジュー
ルに供給する手段とを備えることを特徴とするメモリリ
フレッシュ制御回路。 - 【請求項２】 構成制御信号を出力するメモリモジュー
ル構成制御回路と、この構成制御信号と前記メモリモジ
ュール対応スイッチ信号との第１の論理積をとり、この
第１の論理積信号と前記リフレッシュタイミング信号と
の第２の論理積をとり、この第２の論理積信号と各々の
前記メモリモジュール対応の前記ＲＡＭタイミング信号
とを前記リフレッシュ制御信号によって選択し、各々の
前記メモリモジュールに供給する手段とを備えることを
特徴とする請求項１記載のメモリリフレッシュ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081227A JP2758828B2 (ja) | 1994-04-20 | 1994-04-20 | メモリリフレッシュ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081227A JP2758828B2 (ja) | 1994-04-20 | 1994-04-20 | メモリリフレッシュ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07287979A true JPH07287979A (ja) | 1995-10-31 |
| JP2758828B2 JP2758828B2 (ja) | 1998-05-28 |
Family
ID=13740589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6081227A Expired - Lifetime JP2758828B2 (ja) | 1994-04-20 | 1994-04-20 | メモリリフレッシュ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758828B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435360U (ja) * | 1987-08-25 | 1989-03-03 | ||
| JPH0384794A (ja) * | 1989-08-29 | 1991-04-10 | Nec Corp | 選択的メモリリフレッシュ装置 |
-
1994
- 1994-04-20 JP JP6081227A patent/JP2758828B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435360U (ja) * | 1987-08-25 | 1989-03-03 | ||
| JPH0384794A (ja) * | 1989-08-29 | 1991-04-10 | Nec Corp | 選択的メモリリフレッシュ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2758828B2 (ja) | 1998-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980210 |