JP2758828B2 - メモリリフレッシュ制御回路 - Google Patents
メモリリフレッシュ制御回路Info
- Publication number
- JP2758828B2 JP2758828B2 JP6081227A JP8122794A JP2758828B2 JP 2758828 B2 JP2758828 B2 JP 2758828B2 JP 6081227 A JP6081227 A JP 6081227A JP 8122794 A JP8122794 A JP 8122794A JP 2758828 B2 JP2758828 B2 JP 2758828B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- refresh
- memory
- memory module
- memory modules
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明はメモリリフレッシュ制御
回路に関し、特にＤＲＡＭで構成される複数メモリモジ
ュールに対してリフレッシュを行うメモリリフレッシュ
制御回路に関する。
回路に関し、特にＤＲＡＭで構成される複数メモリモジ
ュールに対してリフレッシュを行うメモリリフレッシュ
制御回路に関する。
【０００２】
【従来の技術】メモリモジュール内のＤＲＡＭは揮発性
であるため、一定周期毎にリフレッシュする必要があ
る。そのため、一定周期毎に全てのＤＲＡＭに対し一度
にリフレッシュを実行する一括リフレッシュ方式、ある
いは全てのＤＲＡＭをいくつかのグループに分割し各々
のグループ時間差を設定してリフレッシュを実行する分
割リフレッシュ方式などにより、リフレッシュを実行す
る。すなわち、ＤＲＡＭで構成されるメモリモジュール
全てに対し、一定周期毎にリフレッシュが実行される。
であるため、一定周期毎にリフレッシュする必要があ
る。そのため、一定周期毎に全てのＤＲＡＭに対し一度
にリフレッシュを実行する一括リフレッシュ方式、ある
いは全てのＤＲＡＭをいくつかのグループに分割し各々
のグループ時間差を設定してリフレッシュを実行する分
割リフレッシュ方式などにより、リフレッシュを実行す
る。すなわち、ＤＲＡＭで構成されるメモリモジュール
全てに対し、一定周期毎にリフレッシュが実行される。
【０００３】
【発明が解決しようとする課題】従来のように全てのメ
モリモジュールに一定周期でリフレッシュが実行される
と、ＤＲＡＭ個数分全て電力が消費される。そのため、
物理的、論理的にも切り離され、記憶内容を保証しなく
ても良いメモリ領域も、リフレッシュが実行され、無駄
な電力を消費する。
モリモジュールに一定周期でリフレッシュが実行される
と、ＤＲＡＭ個数分全て電力が消費される。そのため、
物理的、論理的にも切り離され、記憶内容を保証しなく
ても良いメモリ領域も、リフレッシュが実行され、無駄
な電力を消費する。
【０００４】
【課題を解決するための手段】本発明のメモリリフレッ
シュ制御回路は、ダイナミックＲＡＭ（以下ＤＲＡＭ）
で構成される複数のメモリモジュールと、この各々のメ
モリモジュール単位にＲＡＭタイミング信号を供給する
ＲＡＭタイミング発生回路と、全ての前記メモリモジュ
ールにリフレッシュタイミング信号を供給するリフレッ
シュタイミング発生回路と、存在する前記メモリモジュ
ールまでのメモリモジュール対応スイッチ信号を論理
“１”にするスイッチ制御回路と、構成制御信号を出力
するメモリモジュール構成制御回路と、この構成制御信
号と前記メモリモジュール対応スイッチ信号との第１の
論理積をとり、この第１の論理積信号と前記リフレッシ
ュタイミング信号との第２の論理積をとり、この第２の
論理積信号と各々の前記メモリモジュール対応の前記Ｒ
ＡＭタイミング信号とをリフレッシュ制御信号により選
択するセレクタと、このセレクタによって選択された信
号を各々の前記メモリモジュールに供給する手段とを備
える。
シュ制御回路は、ダイナミックＲＡＭ（以下ＤＲＡＭ）
で構成される複数のメモリモジュールと、この各々のメ
モリモジュール単位にＲＡＭタイミング信号を供給する
ＲＡＭタイミング発生回路と、全ての前記メモリモジュ
ールにリフレッシュタイミング信号を供給するリフレッ
シュタイミング発生回路と、存在する前記メモリモジュ
ールまでのメモリモジュール対応スイッチ信号を論理
“１”にするスイッチ制御回路と、構成制御信号を出力
するメモリモジュール構成制御回路と、この構成制御信
号と前記メモリモジュール対応スイッチ信号との第１の
論理積をとり、この第１の論理積信号と前記リフレッシ
ュタイミング信号との第２の論理積をとり、この第２の
論理積信号と各々の前記メモリモジュール対応の前記Ｒ
ＡＭタイミング信号とをリフレッシュ制御信号により選
択するセレクタと、このセレクタによって選択された信
号を各々の前記メモリモジュールに供給する手段とを備
える。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。本発明の一実施例をブロックで示す図１を参照する
と、この実施例のメモリリフレッシュ制御回路は、ダイ
ナミックＲＡＭ（以下ＤＲＡＭ）で構成される複数のメ
モリモジュール５〜８と、この各々のメモリモジュール
５〜８単位にＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒ
ｏｂｅ），ＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓ
ｔｒｏｂｅ）およびＷＥ（ｗｒｉｔｅ ｅｎａｂｌｅ）
等のＲＡＭタイミング信号１Ａ〜１Ｄを供給するＲＡＭ
タイミング発生回路１と、全てのメモリモジュール５〜
８にリフレッシュタイミング信号２Ａを供給するリフレ
ッシュタイミング発生回路２と、存在するメモリモジュ
ール５〜８までのメモリモジュール対応スイッチ信号３
Ａ〜３Ｄを論理“１”にするスイッチ制御回路３と、構
成制御信号１４Ａ〜１４Ｄを出力するメモリモジュール
構成制御回路１４と、この構成制御信号１４Ａ〜１４Ｄ
とメモリモジュール対応スイッチ信号３Ａ〜３Ｄとの第
１の論理積をとり、この第１の論理積信号１５Ａ〜１８
Ａとリフレッシュタイミング信号２Ａとの第２の論理積
をとり、この第２の論理積信号１９Ａ〜２２Ａと各々の
メモリモジュール５〜８対応のＲＡＭタイミング信号１
Ａ〜１Ｄとをリフレッシュ制御信号１３によって選択
し、各々のメモリモジュール５〜８に供給する信号線４
Ａ〜４Ｄとから構成される。
る。本発明の一実施例をブロックで示す図１を参照する
と、この実施例のメモリリフレッシュ制御回路は、ダイ
ナミックＲＡＭ（以下ＤＲＡＭ）で構成される複数のメ
モリモジュール５〜８と、この各々のメモリモジュール
５〜８単位にＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒ
ｏｂｅ），ＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓ
ｔｒｏｂｅ）およびＷＥ（ｗｒｉｔｅ ｅｎａｂｌｅ）
等のＲＡＭタイミング信号１Ａ〜１Ｄを供給するＲＡＭ
タイミング発生回路１と、全てのメモリモジュール５〜
８にリフレッシュタイミング信号２Ａを供給するリフレ
ッシュタイミング発生回路２と、存在するメモリモジュ
ール５〜８までのメモリモジュール対応スイッチ信号３
Ａ〜３Ｄを論理“１”にするスイッチ制御回路３と、構
成制御信号１４Ａ〜１４Ｄを出力するメモリモジュール
構成制御回路１４と、この構成制御信号１４Ａ〜１４Ｄ
とメモリモジュール対応スイッチ信号３Ａ〜３Ｄとの第
１の論理積をとり、この第１の論理積信号１５Ａ〜１８
Ａとリフレッシュタイミング信号２Ａとの第２の論理積
をとり、この第２の論理積信号１９Ａ〜２２Ａと各々の
メモリモジュール５〜８対応のＲＡＭタイミング信号１
Ａ〜１Ｄとをリフレッシュ制御信号１３によって選択
し、各々のメモリモジュール５〜８に供給する信号線４
Ａ〜４Ｄとから構成される。
【０００６】次に、この実施例の動作を説明する。記憶
装置の読出書込動作等通常動作の場合、ＲＡＭタイミン
グ発生回路１からアクセスされるメモリモジュール５〜
８のＲＡＭタイミング信号１Ａ〜１Ｄが発生される。リ
フレッシュ動作でないため、リフレッシュ制御信号１３
（リフレッシュ制御信号１３を発生する回路は図示して
いない）は論理“０”である。したがって、ＲＡＭタイ
ミング信号１Ａ〜１Ｄがセレクタ４を介してメモリモジ
ュール５〜８に供給され通常動作が実行される。リフレ
ッシュ動作の場合、リフレッシュタイミング発生回路２
からリフレッシュタイミング信号２Ａが発生される。ス
イッチ制御回路３の出力であるスイッチ信号３Ａ〜３
Ｄ、及びメモリモジュール構成制御回路の出力である構
成制御信号１４Ａ〜１４Ｄは全て論理“１”とする。ま
た、リフレッシュ動作であるため、リフレッシュ制御信
号１３は論理“１”である。従って、リフレッシュタイ
ミング信号２Ａが、アンドゲート１９〜２２およびセレ
クタ４を介してメモリモジュール５〜８に供給され、全
てのメモリモジュール５〜８のリフレッシュ動作が実行
される。以上は全てのメモリモジュール５〜８がアクセ
ス可能の場合である。
装置の読出書込動作等通常動作の場合、ＲＡＭタイミン
グ発生回路１からアクセスされるメモリモジュール５〜
８のＲＡＭタイミング信号１Ａ〜１Ｄが発生される。リ
フレッシュ動作でないため、リフレッシュ制御信号１３
（リフレッシュ制御信号１３を発生する回路は図示して
いない）は論理“０”である。したがって、ＲＡＭタイ
ミング信号１Ａ〜１Ｄがセレクタ４を介してメモリモジ
ュール５〜８に供給され通常動作が実行される。リフレ
ッシュ動作の場合、リフレッシュタイミング発生回路２
からリフレッシュタイミング信号２Ａが発生される。ス
イッチ制御回路３の出力であるスイッチ信号３Ａ〜３
Ｄ、及びメモリモジュール構成制御回路の出力である構
成制御信号１４Ａ〜１４Ｄは全て論理“１”とする。ま
た、リフレッシュ動作であるため、リフレッシュ制御信
号１３は論理“１”である。従って、リフレッシュタイ
ミング信号２Ａが、アンドゲート１９〜２２およびセレ
クタ４を介してメモリモジュール５〜８に供給され、全
てのメモリモジュール５〜８のリフレッシュ動作が実行
される。以上は全てのメモリモジュール５〜８がアクセ
ス可能の場合である。
【０００７】次に、メモリモジュール５および６がアク
セス可能で、メモリモジュール７および８がアクセス不
可でメモリ内容を保証しなくて良い場合を説明する。通
常動作の場合、ＲＡＭタイミング信号１Ａまたは１Ｂが
発生され、セレクタ４を介してメモリモジュール５また
は６に供給され、メモリモジュール５または６の通常動
作が実行される。ＲＡＭタイミング信号１Ｃおよび１Ｄ
が発生されることはないため、メモリモジュール７およ
び８の通常動作が実行されることはない。リフレッシュ
動作の場合は、スイッチ信号３Ａ〜３Ｄが論理“１１０
０”に設定されており、また、メモリモジュール構成制
御回路１４の出力１４Ａ〜１４Ｄの初期状態は全て論理
“１”である。従って、通常動作およびリフレッシュ動
作の場合ともメモリモジュール５および６が動作実行さ
れる。メモリモジュール７および８が動作実行されるこ
とはない。さて、通常動作でメモリモジュール５アクセ
ス中エラーが発生すると、メモリモジュール５が切り離
される。また、構成制御信号１４Ａ〜１４Ｄが論理“０
１１１”に設定される。その後の通常動作は、ＲＡＭタ
イミング信号１Ｂのみ発生され、メモリモジュール６の
みが実行される。リフレッシュ動作の場合、スイッチ信
号３Ａ〜３Ｄが論理“１１００”，構成制御信号１４Ａ
〜１４Ｄが論理“０１１１”であるため、リフレッシュ
タイミング信号２Ａはアンドゲート２０およびセレクタ
４を介してメモリモジュール６に供給され、メモリモジ
ュール６のみのリフレッシュ動作が実行される。
セス可能で、メモリモジュール７および８がアクセス不
可でメモリ内容を保証しなくて良い場合を説明する。通
常動作の場合、ＲＡＭタイミング信号１Ａまたは１Ｂが
発生され、セレクタ４を介してメモリモジュール５また
は６に供給され、メモリモジュール５または６の通常動
作が実行される。ＲＡＭタイミング信号１Ｃおよび１Ｄ
が発生されることはないため、メモリモジュール７およ
び８の通常動作が実行されることはない。リフレッシュ
動作の場合は、スイッチ信号３Ａ〜３Ｄが論理“１１０
０”に設定されており、また、メモリモジュール構成制
御回路１４の出力１４Ａ〜１４Ｄの初期状態は全て論理
“１”である。従って、通常動作およびリフレッシュ動
作の場合ともメモリモジュール５および６が動作実行さ
れる。メモリモジュール７および８が動作実行されるこ
とはない。さて、通常動作でメモリモジュール５アクセ
ス中エラーが発生すると、メモリモジュール５が切り離
される。また、構成制御信号１４Ａ〜１４Ｄが論理“０
１１１”に設定される。その後の通常動作は、ＲＡＭタ
イミング信号１Ｂのみ発生され、メモリモジュール６の
みが実行される。リフレッシュ動作の場合、スイッチ信
号３Ａ〜３Ｄが論理“１１００”，構成制御信号１４Ａ
〜１４Ｄが論理“０１１１”であるため、リフレッシュ
タイミング信号２Ａはアンドゲート２０およびセレクタ
４を介してメモリモジュール６に供給され、メモリモジ
ュール６のみのリフレッシュ動作が実行される。
【０００８】
【発明の効果】以上説明したように、本発明によれば、
ＤＲＡＭで構成される複数のメモリモジュール単位にＲ
ＡＭタイミング信号を供給し、全てのメモリモジュール
にリフレッシュタイミング信号を供給し、存在するメモ
リモジュールまでのメモリモジュール対応スイッチ信号
及びメモリモジュール構成制御信号を論理“１”にし、
この対応スイッチ信号とこの構成制御信号との論理積信
号がリフレッシュタイミング信号との論理積がとられ、
この論理積信号と各々のメモリモジュール対応のＲＡＭ
タイミング信号とをリフレッシュ制御信号により選択
し、この選択された信号を各々のメモリモジュールに供
給することにより、物理的に切り離されたメモリモジュ
ールだけではなく、論理的に切り離されたメモリモジュ
ールに対しても、リフレッシュ動作を禁止することがで
きる制御にしたので、無駄な電力をダ イナミックに押さ
えることが出来る。また、スイッチ制御回路で先ずリフ
レッシュが必要なメモリモジュールを選択した後に、エ
ラーしたメモリモジュールをメモリモジュール構成制御
回路で切り離すという２段階切り換え制御を行っている
ため、メモリの通常動作とリフレッシュ動作が非同期で
あっても、特別な論理追加、ＨＷ量の増加なしでメモリ
モジュールのリフレッシュ選択を行うことが出来るとい
う効果がある。
ＤＲＡＭで構成される複数のメモリモジュール単位にＲ
ＡＭタイミング信号を供給し、全てのメモリモジュール
にリフレッシュタイミング信号を供給し、存在するメモ
リモジュールまでのメモリモジュール対応スイッチ信号
及びメモリモジュール構成制御信号を論理“１”にし、
この対応スイッチ信号とこの構成制御信号との論理積信
号がリフレッシュタイミング信号との論理積がとられ、
この論理積信号と各々のメモリモジュール対応のＲＡＭ
タイミング信号とをリフレッシュ制御信号により選択
し、この選択された信号を各々のメモリモジュールに供
給することにより、物理的に切り離されたメモリモジュ
ールだけではなく、論理的に切り離されたメモリモジュ
ールに対しても、リフレッシュ動作を禁止することがで
きる制御にしたので、無駄な電力をダ イナミックに押さ
えることが出来る。また、スイッチ制御回路で先ずリフ
レッシュが必要なメモリモジュールを選択した後に、エ
ラーしたメモリモジュールをメモリモジュール構成制御
回路で切り離すという２段階切り換え制御を行っている
ため、メモリの通常動作とリフレッシュ動作が非同期で
あっても、特別な論理追加、ＨＷ量の増加なしでメモリ
モジュールのリフレッシュ選択を行うことが出来るとい
う効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
１ ＲＡＭタイミング発生回路 １Ａ〜１Ｄ ＲＡＭタイミング信号 ２ リフレッシュタイミング発生回路 ２Ａ リフレッシュタイミング信号 ３ スイッチ制御回路 ３Ａ〜３Ｄ モジュール対応スイッチ信号 ４ セレクタ５〜８ メモリモジュール １３ リフレッシュ制御信号 １４ メモリモジュール構成制御回路 １４Ａ〜１４Ｄ 構成制御信号 １５〜２２ 論理積
Claims (1)
- 【請求項１】 ダイナミックＲＡＭ（以下ＤＲＡＭ）で
構成される複数のメモリモジュールと、この各々のメモ
リモジュール単位にＲＡＭタイミング信号を供給するＲ
ＡＭタイミング発生回路と、全ての前記メモリモジュー
ルにリフレッシュタイミング信号を供給するリフレッシ
ュタイミング発生回路と、存在する前記メモリモジュー
ルまでのメモリモジュール対応スイッチ信号を論理
“１”にするスイッチ制御回路と、構成制御信号を出力
するメモリモジュール構成制御回路と、この構成制御信
号と前記メモリモジュール対応スイッチ信号との第１の
論理積をとり、この第１の論理積信号と前記リフレッシ
ュタイミング信号との第２の論理積をとり、この第２の
論理積信号と各々の前記メモリモジュール対応の前記Ｒ
ＡＭタイミング信号とをリフレッシュ制御信号により選
択するセレクタと、このセレクタによって選択された信
号を各々の前記メモリモジュールに供給する手段とを備
えることを特徴とするメモリリフレッシュ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081227A JP2758828B2 (ja) | 1994-04-20 | 1994-04-20 | メモリリフレッシュ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6081227A JP2758828B2 (ja) | 1994-04-20 | 1994-04-20 | メモリリフレッシュ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07287979A JPH07287979A (ja) | 1995-10-31 |
| JP2758828B2 true JP2758828B2 (ja) | 1998-05-28 |
Family
ID=13740589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6081227A Expired - Lifetime JP2758828B2 (ja) | 1994-04-20 | 1994-04-20 | メモリリフレッシュ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758828B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0413563Y2 (ja) * | 1987-08-25 | 1992-03-30 | ||
| JPH0384794A (ja) * | 1989-08-29 | 1991-04-10 | Nec Corp | 選択的メモリリフレッシュ装置 |
-
1994
- 1994-04-20 JP JP6081227A patent/JP2758828B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07287979A (ja) | 1995-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980210 |