JP2001043677A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 メモリアレイが複数のブロックまたはメモリ
マットで構成されたＤＲＡＭもしくは複数のメモリチッ
プを内蔵したメモリモジュールにおいて、各メモリブロ
ックまたはメモリマットもしくはメモリチップごとに最
適な周期でリフレッシュを行なえるようにして、チップ
全体の消費電力を低減するとともにチップ間の消費電力
のばらつきを減少させる。 【解決手段】 複数のブロックもしくはメモリマット
（１０Ａ，１０Ｂ，１０Ｃ……）のそれぞれに対応して
リフレッシュ周期の設定回路（３５）とタイマ（３３）
とアドレスカウンタ（３４）を用意してブロックもしく
はメモリマットごとに異なる周期でリフレッシュ制御を
行なえるように構成しておいて、各ブロックもしくはメ
モリマットごとに最適なリフレッシュ周期をリフレッシ
ュ周期設定回路にセットしてリフレッシュを行なわせる
ようにした。
マットで構成されたＤＲＡＭもしくは複数のメモリチッ
プを内蔵したメモリモジュールにおいて、各メモリブロ
ックまたはメモリマットもしくはメモリチップごとに最
適な周期でリフレッシュを行なえるようにして、チップ
全体の消費電力を低減するとともにチップ間の消費電力
のばらつきを減少させる。 【解決手段】 複数のブロックもしくはメモリマット
（１０Ａ，１０Ｂ，１０Ｃ……）のそれぞれに対応して
リフレッシュ周期の設定回路（３５）とタイマ（３３）
とアドレスカウンタ（３４）を用意してブロックもしく
はメモリマットごとに異なる周期でリフレッシュ制御を
行なえるように構成しておいて、各ブロックもしくはメ
モリマットごとに最適なリフレッシュ周期をリフレッシ
ュ周期設定回路にセットしてリフレッシュを行なわせる
ようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
おけるリフレッシュ技術に関し、例えば複数のメモリブ
ロックもしくはメモリマットからなるメモリアレイを備
えたダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）などの半導体メモリあるいは複数の半導体メモリを
備えたメモリモジュールに利用して有効な技術に関す
る。
おけるリフレッシュ技術に関し、例えば複数のメモリブ
ロックもしくはメモリマットからなるメモリアレイを備
えたダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）などの半導体メモリあるいは複数の半導体メモリを
備えたメモリモジュールに利用して有効な技術に関す
る。
【０００２】
【従来の技術】電荷蓄積用のキャパシタと選択ＭＯＳＦ
ＥＴとからなるメモリセルを記憶素子とするダイナミッ
ク型ＲＡＭ（以下、ＤＲＡＭと称する）においては、時
間を経過するとリークによりメモリセルのキャパシタか
ら電荷が抜けて正しいデータを保証できなくなるため、
一定の周期でメモリセルのリフレッシュすなわちデータ
読出しと再書込みを行なうようにしている。一般に、Ｄ
ＲＡＭにおけるリフレッシュは、ワード線を順番に立ち
上げて、選択ワードに接続されているメモリセルよりビ
ット線上にデータを読み出しその微小電位差をセンスア
ンプ回路で増幅し、記憶データに応じてビット線の電位
を電源電圧レベルまたは接地電位まで広げてもともと電
荷がチャージされていたメモリセルに対しては電荷を再
チャージして行なうようにしている。
ＥＴとからなるメモリセルを記憶素子とするダイナミッ
ク型ＲＡＭ（以下、ＤＲＡＭと称する）においては、時
間を経過するとリークによりメモリセルのキャパシタか
ら電荷が抜けて正しいデータを保証できなくなるため、
一定の周期でメモリセルのリフレッシュすなわちデータ
読出しと再書込みを行なうようにしている。一般に、Ｄ
ＲＡＭにおけるリフレッシュは、ワード線を順番に立ち
上げて、選択ワードに接続されているメモリセルよりビ
ット線上にデータを読み出しその微小電位差をセンスア
ンプ回路で増幅し、記憶データに応じてビット線の電位
を電源電圧レベルまたは接地電位まで広げてもともと電
荷がチャージされていたメモリセルに対しては電荷を再
チャージして行なうようにしている。
【０００３】また、従来のＤＲＡＭにおいては、一般
に、ＲＡＳと呼ばれるロウ・アドレス・ストローブ信号
を立ち下げるとともにリフレッシュすべきワード線のロ
ウアドレスを外部から与えてリフレッシュを行なうＲＡ
Ｓオンリリフレッシュと呼ばれるモードと、ＲＡＳ信号
を立ち下げる前にＣＡＳと呼ばれるカラム・アドレス・
ストローブ信号を立ち下げると、内部のアドレスカウン
タからリフレッシュすべきワード線のロウアドレスを与
えられ、そのワード線を立ち上げてリフレッシュを行な
うＣＢＲ（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ）と呼ばれる
モードと、ＣＡＳ信号に続いてＲＡＳ信号を立ち下げ、
その状態が所定時間（例えば１００μ秒）以上継続する
と内部アドレスカウンタを自動的にインクリメントして
次々とワード線を立ち上げてリフレッシュを行うセルフ
リフレッシュモードの３つのリフレッシュモードのいず
れでも動作できるように構成されている。
に、ＲＡＳと呼ばれるロウ・アドレス・ストローブ信号
を立ち下げるとともにリフレッシュすべきワード線のロ
ウアドレスを外部から与えてリフレッシュを行なうＲＡ
Ｓオンリリフレッシュと呼ばれるモードと、ＲＡＳ信号
を立ち下げる前にＣＡＳと呼ばれるカラム・アドレス・
ストローブ信号を立ち下げると、内部のアドレスカウン
タからリフレッシュすべきワード線のロウアドレスを与
えられ、そのワード線を立ち上げてリフレッシュを行な
うＣＢＲ（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ）と呼ばれる
モードと、ＣＡＳ信号に続いてＲＡＳ信号を立ち下げ、
その状態が所定時間（例えば１００μ秒）以上継続する
と内部アドレスカウンタを自動的にインクリメントして
次々とワード線を立ち上げてリフレッシュを行うセルフ
リフレッシュモードの３つのリフレッシュモードのいず
れでも動作できるように構成されている。
【０００４】
【発明が解決しようとする課題】従来のＤＲＡＭにおい
ては、メモリ毎に全部のメモリセルに所定のデータ（電
荷蓄積状態に対応されたデータで通常は論理“１”）を
書き込んで適当な時間放置した後、データを読み出して
データが変化していないかチェックする検査を繰り返し
てリフレッシュ周期を決定し、メモリアレイ全体をその
決定された周期でリフレッシュするように構成されてい
た。かかるリフレッシュ方式にあってはワーストビット
によってリフレッシュ周期が規定されてしまい、極端に
電荷のリークが多いメモリセルが１つでもあるとメモリ
アレイ全体のリフレッシュ周期が短くなってしまう。そ
して、リフレッシュ周期はそれが短いほどチップの消費
電力を増加させるという特徴を有しているため、チップ
間の消費電力のばらつきを大きくする原因となってい
た。
ては、メモリ毎に全部のメモリセルに所定のデータ（電
荷蓄積状態に対応されたデータで通常は論理“１”）を
書き込んで適当な時間放置した後、データを読み出して
データが変化していないかチェックする検査を繰り返し
てリフレッシュ周期を決定し、メモリアレイ全体をその
決定された周期でリフレッシュするように構成されてい
た。かかるリフレッシュ方式にあってはワーストビット
によってリフレッシュ周期が規定されてしまい、極端に
電荷のリークが多いメモリセルが１つでもあるとメモリ
アレイ全体のリフレッシュ周期が短くなってしまう。そ
して、リフレッシュ周期はそれが短いほどチップの消費
電力を増加させるという特徴を有しているため、チップ
間の消費電力のばらつきを大きくする原因となってい
た。
【０００５】この発明の目的は、上記のような問題点に
着目してなされたもので、メモリアレイが複数のブロッ
クまたはメモリマットで構成されたＤＲＡＭ、もしくは
複数のメモリチップを内蔵したメモリモジュールにおい
て、各メモリブロックまたはメモリマットもしくはメモ
リチップごとに最適な周期でリフレッシュを行なえるよ
うにして、チップ全体の消費電力を低減するとともにチ
ップ間の消費電力のばらつきを減少させることができる
リフレッシュ方式を提供することにある。
着目してなされたもので、メモリアレイが複数のブロッ
クまたはメモリマットで構成されたＤＲＡＭ、もしくは
複数のメモリチップを内蔵したメモリモジュールにおい
て、各メモリブロックまたはメモリマットもしくはメモ
リチップごとに最適な周期でリフレッシュを行なえるよ
うにして、チップ全体の消費電力を低減するとともにチ
ップ間の消費電力のばらつきを減少させることができる
リフレッシュ方式を提供することにある。
【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００８】すなわち、メモリアレイが複数のブロック
もしくはメモリマットで構成されている半導体メモリに
おいて、複数のブロックもしくはメモリマットのそれぞ
れに対応してリフレッシュ周期の設定回路とタイマとア
ドレスカウンタを用意して、ブロックもしくはメモリマ
ットごとに異なる周期でリフレッシュ制御を行なえるよ
うに構成しておいて、各ブロックもしくはメモリマット
ごとに最適なリフレッシュ周期を検査によって求めてリ
フレッシュ周期設定回路にセットしてリフレッシュを行
なわせるようにしたものである。
もしくはメモリマットで構成されている半導体メモリに
おいて、複数のブロックもしくはメモリマットのそれぞ
れに対応してリフレッシュ周期の設定回路とタイマとア
ドレスカウンタを用意して、ブロックもしくはメモリマ
ットごとに異なる周期でリフレッシュ制御を行なえるよ
うに構成しておいて、各ブロックもしくはメモリマット
ごとに最適なリフレッシュ周期を検査によって求めてリ
フレッシュ周期設定回路にセットしてリフレッシュを行
なわせるようにしたものである。
【０００９】上記した手段によれば、各メモリブロック
またはメモリマットごとに最適な周期でリフレッシュを
行なえるようになり、これによって、チップ全体の消費
電力を低減するとともにチップ間の消費電力のばらつき
を減少させることができる。
またはメモリマットごとに最適な周期でリフレッシュを
行なえるようになり、これによって、チップ全体の消費
電力を低減するとともにチップ間の消費電力のばらつき
を減少させることができる。
【００１０】また、複数のメモリチップを内蔵したメモ
リモジュールにおいては、外部から入力されるリフレッ
シュ制御に関する信号に基づいてリフレッシュモードを
判定するモード判定回路と、各メモリチップに対応され
た複数のリフレッシュ周期設定回路とタイマとアドレス
カウンタを有するリフレッシュコントロール回路を用意
して、メモリチップごとに異なる周期でリフレッシュ制
御を行なえるように構成しておいて、各メモリチップご
とに最適なリフレッシュ周期を検査によって求めてリフ
レッシュ周期設定回路にセットしてリフレッシュを行な
わせるようにしたものである。
リモジュールにおいては、外部から入力されるリフレッ
シュ制御に関する信号に基づいてリフレッシュモードを
判定するモード判定回路と、各メモリチップに対応され
た複数のリフレッシュ周期設定回路とタイマとアドレス
カウンタを有するリフレッシュコントロール回路を用意
して、メモリチップごとに異なる周期でリフレッシュ制
御を行なえるように構成しておいて、各メモリチップご
とに最適なリフレッシュ周期を検査によって求めてリフ
レッシュ周期設定回路にセットしてリフレッシュを行な
わせるようにしたものである。
【００１１】上記した手段によれば、モジュール内の各
チップの実力に応じたリフレッシュが可能になり、モジ
ュール全体の消費電力を減らすことができるとともに、
モジュールの信頼性を向上させることができる。
チップの実力に応じたリフレッシュが可能になり、モジ
ュール全体の消費電力を減らすことができるとともに、
モジュールの信頼性を向上させることができる。
【００１２】また、上記モジュールに内蔵されたメモリ
チップが各々複数のモードのリフレッシュ制御が可能な
リフレッシュ制御回路を内蔵している通常のメモリの場
合には、外部から入力されたリフレッシュ制御に関する
信号に基づいてリフレッシュモード判定回路がＲＡＳオ
ンリリフレッシュモードまたはＣＢＲリフレッシュモー
ドと判定したときは、リフレッシュ制御信号（リフレッ
シュアドレスを含む）をそのままリフレッシュコントロ
ール回路を素通りさせて各メモリチップに供給する。一
方、リフレッシュモード判定回路がセルフリフレッシュ
モードと判定したときは、リフレッシュ制御回路でＲＡ
ＳオンリリフレッシュモードまたはＣＢＲリフレッシュ
モードのリフレッシュ制御信号（リフレッシュアドレス
を含む）を生成して各チップに最適のリフレッシュ周期
でリフレッシュを行なわせるようにする。これによっ
て、各チップの実力に応じたリフレッシュが可能になる
とともに、全チップを制御するリフレッシュコントロー
ル回路の構成を簡略化することができる。
チップが各々複数のモードのリフレッシュ制御が可能な
リフレッシュ制御回路を内蔵している通常のメモリの場
合には、外部から入力されたリフレッシュ制御に関する
信号に基づいてリフレッシュモード判定回路がＲＡＳオ
ンリリフレッシュモードまたはＣＢＲリフレッシュモー
ドと判定したときは、リフレッシュ制御信号（リフレッ
シュアドレスを含む）をそのままリフレッシュコントロ
ール回路を素通りさせて各メモリチップに供給する。一
方、リフレッシュモード判定回路がセルフリフレッシュ
モードと判定したときは、リフレッシュ制御回路でＲＡ
ＳオンリリフレッシュモードまたはＣＢＲリフレッシュ
モードのリフレッシュ制御信号（リフレッシュアドレス
を含む）を生成して各チップに最適のリフレッシュ周期
でリフレッシュを行なわせるようにする。これによっ
て、各チップの実力に応じたリフレッシュが可能になる
とともに、全チップを制御するリフレッシュコントロー
ル回路の構成を簡略化することができる。
【００１３】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１４】図１は本発明を適用して好適なダイナミッ
ク型ＲＡＭの一実施例を示す概略構成図である。
ク型ＲＡＭの一実施例を示す概略構成図である。
【００１５】図１において、１０は電荷蓄積用のキャパ
シタと選択ＭＯＳＦＥＴとからなる複数のメモリセルが
マトリックス状に配置され、同一行のメモリセルの選択
端子が接続された複数のワード線と同一列のメモリセル
の入出力端子が接続された複数のビット線とを有するメ
モリアレイ、１１は入力されたＸ系のアドレス信号をロ
ウ・アドレス・ストローブ信号ＲＡＳの立ち下がりに同
期して取り込むＸアドレスバッファ、１２は取り込まれ
たアドレス信号をデコードして上記メモリアレイ１０内
の対応するワード線を選択するための信号を形成するＸ
アドレスデコーダ、１３はデコードされた信号に基づい
てメモリアレイ１０内の対応するワード線を選択レベル
に駆動するワードドライバである。
シタと選択ＭＯＳＦＥＴとからなる複数のメモリセルが
マトリックス状に配置され、同一行のメモリセルの選択
端子が接続された複数のワード線と同一列のメモリセル
の入出力端子が接続された複数のビット線とを有するメ
モリアレイ、１１は入力されたＸ系のアドレス信号をロ
ウ・アドレス・ストローブ信号ＲＡＳの立ち下がりに同
期して取り込むＸアドレスバッファ、１２は取り込まれ
たアドレス信号をデコードして上記メモリアレイ１０内
の対応するワード線を選択するための信号を形成するＸ
アドレスデコーダ、１３はデコードされた信号に基づい
てメモリアレイ１０内の対応するワード線を選択レベル
に駆動するワードドライバである。
【００１６】また、１４は入力されたＹ系のアドレス信
号をカラム・アドレス・ストローブ信号ＣＡＳの立ち下
がりに同期して取り込むＹアドレスバッファ、１５は取
り込まれたアドレス信号をデコードして上記メモリアレ
イ１０内の対応するビット線を選択するための信号を形
成するＹアドレスデコーダ、１６はメモリセルが接続さ
れた各ビット線対ごとに設けられ、デコードされた信号
に基づき選択されたビット線の電位差を増幅する複数の
センスアンプ回路および該センスアンプをコモンデータ
線に接続させるカラムスイッチからなるセンスアンプ＆
カラムスイッチ回路、１７はセンスアンプ回路により増
幅されたリードデータをさらに増幅するメインアンプ、
１８はメインアンプ１７により増幅されたリードデータ
をチップ外部へ出力するデータ出力バッファ、１９はチ
ップ外部より入力された書込みデータを取り込むデータ
入力バッファ、２０は取り込まれた書込みデータに基づ
いてメモリアレイ１０内のビット線の電位差を広げるラ
イト回路である。３０は本発明に係るリフレッシュ制御
回路、５０は基準となるクロック信号を発生する発振器
と分周器等からなるクロック発生回路である。
号をカラム・アドレス・ストローブ信号ＣＡＳの立ち下
がりに同期して取り込むＹアドレスバッファ、１５は取
り込まれたアドレス信号をデコードして上記メモリアレ
イ１０内の対応するビット線を選択するための信号を形
成するＹアドレスデコーダ、１６はメモリセルが接続さ
れた各ビット線対ごとに設けられ、デコードされた信号
に基づき選択されたビット線の電位差を増幅する複数の
センスアンプ回路および該センスアンプをコモンデータ
線に接続させるカラムスイッチからなるセンスアンプ＆
カラムスイッチ回路、１７はセンスアンプ回路により増
幅されたリードデータをさらに増幅するメインアンプ、
１８はメインアンプ１７により増幅されたリードデータ
をチップ外部へ出力するデータ出力バッファ、１９はチ
ップ外部より入力された書込みデータを取り込むデータ
入力バッファ、２０は取り込まれた書込みデータに基づ
いてメモリアレイ１０内のビット線の電位差を広げるラ
イト回路である。３０は本発明に係るリフレッシュ制御
回路、５０は基準となるクロック信号を発生する発振器
と分周器等からなるクロック発生回路である。
【００１７】この実施例は、メモリアレイ１０が、図２
（Ａ）に示すように、４つのメモリマット１０Ａ，１０
Ｂ，１０Ｃ，１０Ｄにより構成されている場合を想定し
たものである。リフレッシュ制御回路３０は、外部から
入力されるＲＡＳ信号とＣＡＳ信号とからリフレッシュ
モードを判定するリフレッシュモード判定回路３１と、
各メモリマットに対応して設けられたセルフリフレッシ
ュ制御回路３２Ａ，３２Ｂ，３２Ｃ，３２Ｄとで構成さ
れている。各リフレッシュ制御回路３２Ａ，３２Ｂ，３
２Ｃ，３２Ｄは、各々がタイマ３３とアドレスカウンタ
３４とタイマの計時時間を設定するためのリフレッシュ
周期設定回路３５とを備えている。リフレッシュ周期設
定回路３５は内部にヒューズや抵抗などのプログラム素
子を有しそのプログラム素子をレーザー等で切断もしく
はトリミングすることで任意のリフレッシュ周期を設定
できるように構成されている。
（Ａ）に示すように、４つのメモリマット１０Ａ，１０
Ｂ，１０Ｃ，１０Ｄにより構成されている場合を想定し
たものである。リフレッシュ制御回路３０は、外部から
入力されるＲＡＳ信号とＣＡＳ信号とからリフレッシュ
モードを判定するリフレッシュモード判定回路３１と、
各メモリマットに対応して設けられたセルフリフレッシ
ュ制御回路３２Ａ，３２Ｂ，３２Ｃ，３２Ｄとで構成さ
れている。各リフレッシュ制御回路３２Ａ，３２Ｂ，３
２Ｃ，３２Ｄは、各々がタイマ３３とアドレスカウンタ
３４とタイマの計時時間を設定するためのリフレッシュ
周期設定回路３５とを備えている。リフレッシュ周期設
定回路３５は内部にヒューズや抵抗などのプログラム素
子を有しそのプログラム素子をレーザー等で切断もしく
はトリミングすることで任意のリフレッシュ周期を設定
できるように構成されている。
【００１８】また、セルフリフレッシュ制御回路３２
Ａ，３２Ｂ，３２Ｃ，３２Ｄのうち一つ（例えば３２
Ａ）は、図２（Ｂ）に示すように、アドレスカウンタを
使用したセルフリフレッシュ制御のほかに、ＲＡＳオン
リリフレッシュ制御およびＣＢＲリフレッシュ制御も行
なえるように構成されている。リフレッシュモード判定
回路３１がＲＡＳオンリリフレッシュモードまたはＣＢ
Ｒリフレッシュモードと判定したときは、リフレッシュ
モード判定回路３１からＲＡＳオンリリフレッシュまた
はＣＢＲリフレッシュの制御信号６０がセルフリフレッ
シュ回路３２Ａのみに供給され、セルフリフレッシュ制
御回路３２Ａが４つのメモリマット１０Ａ，１０Ｂ，１
０Ｃ，１０Ｄに対してＲＡＳオンリリフレッシュ制御お
よびＣＢＲリフレッシュ制御を行なうように構成されて
いる。また、セルフリフレッシュ制御回路３２Ａには、
ＣＢＲリフレッシュ用のアドレスカウンタ３６が備えら
れている。
Ａ，３２Ｂ，３２Ｃ，３２Ｄのうち一つ（例えば３２
Ａ）は、図２（Ｂ）に示すように、アドレスカウンタを
使用したセルフリフレッシュ制御のほかに、ＲＡＳオン
リリフレッシュ制御およびＣＢＲリフレッシュ制御も行
なえるように構成されている。リフレッシュモード判定
回路３１がＲＡＳオンリリフレッシュモードまたはＣＢ
Ｒリフレッシュモードと判定したときは、リフレッシュ
モード判定回路３１からＲＡＳオンリリフレッシュまた
はＣＢＲリフレッシュの制御信号６０がセルフリフレッ
シュ回路３２Ａのみに供給され、セルフリフレッシュ制
御回路３２Ａが４つのメモリマット１０Ａ，１０Ｂ，１
０Ｃ，１０Ｄに対してＲＡＳオンリリフレッシュ制御お
よびＣＢＲリフレッシュ制御を行なうように構成されて
いる。また、セルフリフレッシュ制御回路３２Ａには、
ＣＢＲリフレッシュ用のアドレスカウンタ３６が備えら
れている。
【００１９】すなわち、チップ外部から図３（Ａ）に示
されているように、ＲＡＳ信号の立ち下がりに同期して
ロウアドレス信号ＸＡＤＤが入力されると、リフレッシ
ュモード判定回路３１はＲＡＳオンリリフレッシュモー
ドと判定してセルフリフレッシュ制御回路３２Ａにその
ことを知らせると共に入力されたロウアドレスＸＡＤＤ
をセルフリフレッシュ制御回路３２Ａに渡す。すると、
セルフリフレッシュ制御回路３２Ａは、メモリマット１
０Ａ〜１０Ｄのうち対応するメモリマット内の１本のワ
ード線を選択レベルにして、そのワード線に接続されて
いるメモリセルのリフレッシュを行なわせる。
されているように、ＲＡＳ信号の立ち下がりに同期して
ロウアドレス信号ＸＡＤＤが入力されると、リフレッシ
ュモード判定回路３１はＲＡＳオンリリフレッシュモー
ドと判定してセルフリフレッシュ制御回路３２Ａにその
ことを知らせると共に入力されたロウアドレスＸＡＤＤ
をセルフリフレッシュ制御回路３２Ａに渡す。すると、
セルフリフレッシュ制御回路３２Ａは、メモリマット１
０Ａ〜１０Ｄのうち対応するメモリマット内の１本のワ
ード線を選択レベルにして、そのワード線に接続されて
いるメモリセルのリフレッシュを行なわせる。
【００２０】また、チップ外部から図３（Ｂ）に示され
ているように、ＣＡＳ信号の立ち下がりに続いてＲＡＳ
信号が立ち下がるとともにその状態が１００μ秒以上継
続しないような入力があると、リフレッシュモード判定
回路３１はＣＢＲリフレッシュモードと判定してセルフ
リフレッシュ制御回路３２Ａにそのことを知らせる。す
ると、セルフリフレッシュ制御回路３２Ａは、ＣＢＲ用
アドレスカウンタ３６を使用してメモリマット１０Ａ〜
１０Ｄ内の１本のワード線を選択レベルにして、そのワ
ード線に接続されているメモリセルのリフレッシュを行
なわせる。
ているように、ＣＡＳ信号の立ち下がりに続いてＲＡＳ
信号が立ち下がるとともにその状態が１００μ秒以上継
続しないような入力があると、リフレッシュモード判定
回路３１はＣＢＲリフレッシュモードと判定してセルフ
リフレッシュ制御回路３２Ａにそのことを知らせる。す
ると、セルフリフレッシュ制御回路３２Ａは、ＣＢＲ用
アドレスカウンタ３６を使用してメモリマット１０Ａ〜
１０Ｄ内の１本のワード線を選択レベルにして、そのワ
ード線に接続されているメモリセルのリフレッシュを行
なわせる。
【００２１】一方、チップ外部から図３（Ｃ）に示され
ているように、ＣＡＳ信号の立ち下がりに続いてＲＡＳ
信号の立ち下がるとともにその状態が１００μ秒以上継
続するような入力があると、リフレッシュモード判定回
路３１はセルフリフレッシュモードと判定して、セルフ
リフレッシュ制御回路３２Ａ〜３２Ｄにセルフリフレッ
シュ制御信号７０を供給する。すると、セルフリフレッ
シュ制御回路３２Ａ〜３２Ｄは、それぞれが自己のアド
レスカウンタ３４を使用して対応するメモリマット１０
Ａ〜１０Ｄ内の１本のワード線を選択レベルにして、そ
のワード線に接続されているメモリセルのリフレッシュ
を行なわせる。ここで、各セルフリフレッシュ制御回路
３２Ａ〜３２Ｄ内のリフレッシュ周期設定回路３５に予
め対応するメモリマットに最適なリフレッシュ周期を設
定しておくと、各セルフリフレッシュ制御回路３２Ａ〜
３２Ｄ内のタイマ３３はそれぞれリフレッシュ周期設定
回路３５に設定された周期でアドレスカウンタ３４を更
新動作させる。そのため、各メモリマット１０Ａ〜１０
Ｄはそれぞれ最適のリフレッシュ周期でリフレッシュが
行なわれるようになる。
ているように、ＣＡＳ信号の立ち下がりに続いてＲＡＳ
信号の立ち下がるとともにその状態が１００μ秒以上継
続するような入力があると、リフレッシュモード判定回
路３１はセルフリフレッシュモードと判定して、セルフ
リフレッシュ制御回路３２Ａ〜３２Ｄにセルフリフレッ
シュ制御信号７０を供給する。すると、セルフリフレッ
シュ制御回路３２Ａ〜３２Ｄは、それぞれが自己のアド
レスカウンタ３４を使用して対応するメモリマット１０
Ａ〜１０Ｄ内の１本のワード線を選択レベルにして、そ
のワード線に接続されているメモリセルのリフレッシュ
を行なわせる。ここで、各セルフリフレッシュ制御回路
３２Ａ〜３２Ｄ内のリフレッシュ周期設定回路３５に予
め対応するメモリマットに最適なリフレッシュ周期を設
定しておくと、各セルフリフレッシュ制御回路３２Ａ〜
３２Ｄ内のタイマ３３はそれぞれリフレッシュ周期設定
回路３５に設定された周期でアドレスカウンタ３４を更
新動作させる。そのため、各メモリマット１０Ａ〜１０
Ｄはそれぞれ最適のリフレッシュ周期でリフレッシュが
行なわれるようになる。
【００２２】図４には、本発明を複数のメモリチップを
内蔵したメモリモジュールに適用した場合の第１の実施
例が示されている。
内蔵したメモリモジュールに適用した場合の第１の実施
例が示されている。
【００２３】図において、１００Ａ，１００Ｂ，１００
Ｃ，……はそれぞれＤＲＡＭのようなメモリチップ、２
５０はこれらのメモリチップに対するリフレッシュ制御
を行なうリフレッシュ制御回路である。なお、この実施
例では各メモリチップ１００Ａ，１００Ｂ，１００Ｃ，
……はそれぞれが通常のＤＲＡＭと同様に、ＲＡＳオン
リリフレッシュモードと、ＣＢＲリフレッシュモード
と、セルフリフレッシュモードの３つのリフレッシュモ
ードでリフレッシュ制御可能なリフレッシュ制御回路を
内蔵しているものとする。
Ｃ，……はそれぞれＤＲＡＭのようなメモリチップ、２
５０はこれらのメモリチップに対するリフレッシュ制御
を行なうリフレッシュ制御回路である。なお、この実施
例では各メモリチップ１００Ａ，１００Ｂ，１００Ｃ，
……はそれぞれが通常のＤＲＡＭと同様に、ＲＡＳオン
リリフレッシュモードと、ＣＢＲリフレッシュモード
と、セルフリフレッシュモードの３つのリフレッシュモ
ードでリフレッシュ制御可能なリフレッシュ制御回路を
内蔵しているものとする。
【００２４】この実施例では、モジュール内にクロック
発生回路２００と、リフレッシュモードの判定回路２１
０と、各メモリチップに対応された複数のタイマ２２
１，２２２，２２３……とアドレスカウンタ２３１，２
３２，２３３……とタイマの計時時間を設定するリフレ
ッシュ周期設定回路２４１，２４２，２４３……を有す
るリフレッシュ制御回路２５０が設けられており、メモ
リチップごとに異なる周期でリフレッシュ制御を行なえ
るように構成されている。また、リフレッシュ周期設定
回路２４１，２４２，２４３……は外部入力により各メ
モリチップのリフレッシュ周期を設定できるように構成
される。
発生回路２００と、リフレッシュモードの判定回路２１
０と、各メモリチップに対応された複数のタイマ２２
１，２２２，２２３……とアドレスカウンタ２３１，２
３２，２３３……とタイマの計時時間を設定するリフレ
ッシュ周期設定回路２４１，２４２，２４３……を有す
るリフレッシュ制御回路２５０が設けられており、メモ
リチップごとに異なる周期でリフレッシュ制御を行なえ
るように構成されている。また、リフレッシュ周期設定
回路２４１，２４２，２４３……は外部入力により各メ
モリチップのリフレッシュ周期を設定できるように構成
される。
【００２５】なお、この実施例においては、各メモリチ
ップ１００Ａ，１００Ｂ，１００Ｃ，……が各々複数の
モードのリフレッシュ制御が可能なリフレッシュ制御回
路を内蔵しているので、モジュール外部から供給される
ＣＡＳ信号とＲＡＳ信号に基づいて、リフレッシュ制御
回路２５０が例えばＲＡＳオンリリフレッシュモードま
たはＣＢＲリフレッシュモードと判定したときは、リフ
レッシュ制御信号（リフレッシュアドレスを含む）をそ
のままリフレッシュ制御回路２５０を素通りさせて各メ
モリチップ１００Ａ，１００Ｂ，１００Ｃ……に供給す
るように動作する。これによって、各チップは、ＲＡＳ
オンリリフレッシュモードまたはＣＢＲリフレッシュモ
ードでリフレッシュを行なう。
ップ１００Ａ，１００Ｂ，１００Ｃ，……が各々複数の
モードのリフレッシュ制御が可能なリフレッシュ制御回
路を内蔵しているので、モジュール外部から供給される
ＣＡＳ信号とＲＡＳ信号に基づいて、リフレッシュ制御
回路２５０が例えばＲＡＳオンリリフレッシュモードま
たはＣＢＲリフレッシュモードと判定したときは、リフ
レッシュ制御信号（リフレッシュアドレスを含む）をそ
のままリフレッシュ制御回路２５０を素通りさせて各メ
モリチップ１００Ａ，１００Ｂ，１００Ｃ……に供給す
るように動作する。これによって、各チップは、ＲＡＳ
オンリリフレッシュモードまたはＣＢＲリフレッシュモ
ードでリフレッシュを行なう。
【００２６】一方、モジュール外部から供給されるＣＡ
Ｓ信号とＲＡＳ信号に基づいて、リフレッシュ制御回路
２５０内のモード判定回路２１０がセルフリフレッシュ
モードと判定したときは、各メモリチップ１００Ａ，１
００Ｂ，１００Ｃ……に対応するタイマ２２１，２２
２，２２３……とアドレスカウンタ２３１，２３２，２
３３……を使用して、ＲＡＳオンリリフレッシュモード
またはＣＢＲリフレッシュモードのリフレッシュ制御信
号（リフレッシュアドレスを含む）を生成して各チップ
に供給し、それぞれチップにおいて最適のリフレッシュ
周期でリフレッシュを行なわせるようにする。
Ｓ信号とＲＡＳ信号に基づいて、リフレッシュ制御回路
２５０内のモード判定回路２１０がセルフリフレッシュ
モードと判定したときは、各メモリチップ１００Ａ，１
００Ｂ，１００Ｃ……に対応するタイマ２２１，２２
２，２２３……とアドレスカウンタ２３１，２３２，２
３３……を使用して、ＲＡＳオンリリフレッシュモード
またはＣＢＲリフレッシュモードのリフレッシュ制御信
号（リフレッシュアドレスを含む）を生成して各チップ
に供給し、それぞれチップにおいて最適のリフレッシュ
周期でリフレッシュを行なわせるようにする。
【００２７】リフレッシュ制御回路を内蔵しているＲＡ
Ｍにおいては一般に、各々のメモリアレイ内のワースト
ビットに合わせてそれよりも充分に余裕をもってつまり
安全度を持たせてリフレッシュ周期を設定してある。例
えばメモリチップの本当の実力からするとリフレッシュ
周期は２ｍ秒と設定して良いＲＡＭであっても、実際に
はリフレッシュ周期を例えば半分の１ｍ秒と設定するよ
うなことが行なわれる。本実施例に従うと、モジュール
内の各チップのリフレッシュ周期が上記のように実際の
実力に比較して余裕を持った値に設定されている場合に
も、各チップ毎に本来の実力に合わせたリフレッシュ周
期をリフレッシュ周期設定回路２４１，２４２，２４３
……に設定し、それぞれのメモリチップに合わせてＣＡ
Ｓ信号とＲＡＳ信号を生成して供給することでモジュー
ル全体の消費電力を低減することができるようになる。
Ｍにおいては一般に、各々のメモリアレイ内のワースト
ビットに合わせてそれよりも充分に余裕をもってつまり
安全度を持たせてリフレッシュ周期を設定してある。例
えばメモリチップの本当の実力からするとリフレッシュ
周期は２ｍ秒と設定して良いＲＡＭであっても、実際に
はリフレッシュ周期を例えば半分の１ｍ秒と設定するよ
うなことが行なわれる。本実施例に従うと、モジュール
内の各チップのリフレッシュ周期が上記のように実際の
実力に比較して余裕を持った値に設定されている場合に
も、各チップ毎に本来の実力に合わせたリフレッシュ周
期をリフレッシュ周期設定回路２４１，２４２，２４３
……に設定し、それぞれのメモリチップに合わせてＣＡ
Ｓ信号とＲＡＳ信号を生成して供給することでモジュー
ル全体の消費電力を低減することができるようになる。
【００２８】また、各ＲＡＭ内に設定されているリフレ
ッシュ周期は絶対的なものでなく、使用条件の違いや経
時変化等でリフレッシュ周期を長くしなければならない
チップもある。従来のメモリモジュールではそのような
チップは不良品として排除しなくてはならなかったが、
本実施例に従うと、モジュール内の各チップが上記のよ
うにＲＡＭ内部に設定されているリフレッシュ周期では
データを保証できなくなったような場合にも、そのチッ
プの本来の実力に合わせたリフレッシュ周期をリフレッ
シュ周期設定回路２４１，２４２，２４３……に設定
し、それぞれのメモリチップに合わせてＣＡＳ信号とＲ
ＡＳ信号を生成して供給することで不良品となるチップ
を減らしてコストを低減することができるとともに、モ
ジュールの信頼性も高めることができるようになる。
ッシュ周期は絶対的なものでなく、使用条件の違いや経
時変化等でリフレッシュ周期を長くしなければならない
チップもある。従来のメモリモジュールではそのような
チップは不良品として排除しなくてはならなかったが、
本実施例に従うと、モジュール内の各チップが上記のよ
うにＲＡＭ内部に設定されているリフレッシュ周期では
データを保証できなくなったような場合にも、そのチッ
プの本来の実力に合わせたリフレッシュ周期をリフレッ
シュ周期設定回路２４１，２４２，２４３……に設定
し、それぞれのメモリチップに合わせてＣＡＳ信号とＲ
ＡＳ信号を生成して供給することで不良品となるチップ
を減らしてコストを低減することができるとともに、モ
ジュールの信頼性も高めることができるようになる。
【００２９】図５には、本発明を複数のメモリチップを
内蔵したメモリモジュールに適用した場合の第２の実施
例が示されている。
内蔵したメモリモジュールに適用した場合の第２の実施
例が示されている。
【００３０】この実施例は、リフレッシュ制御回路２５
０に各メモリチップに対応されたタイマ２２１，２２
２，２２３……のみを持たせ、モジュール外部から供給
されるＣＡＳ信号とＲＡＳ信号に基づいて、リフレッシ
ュモード判定回路２１０がセルフリフレッシュモードと
判定したときは、各メモリチップの実力に応じた周期で
それぞれＣＢＲリフレッシュ方式でＣＡＳ信号とＲＡＳ
信号をそれぞれのメモリチップに与えるように構成され
ている。
０に各メモリチップに対応されたタイマ２２１，２２
２，２２３……のみを持たせ、モジュール外部から供給
されるＣＡＳ信号とＲＡＳ信号に基づいて、リフレッシ
ュモード判定回路２１０がセルフリフレッシュモードと
判定したときは、各メモリチップの実力に応じた周期で
それぞれＣＢＲリフレッシュ方式でＣＡＳ信号とＲＡＳ
信号をそれぞれのメモリチップに与えるように構成され
ている。
【００３１】一方、リフレッシュモード判定回路２１０
がＲＡＳオンリリフレッシュモードまたはＣＢＲリフレ
ッシュモードと判定したときは、外部からのＣＡＳ信号
とＲＡＳ信号（ＲＡＳオンリリフレッシュのときはアド
レス信号を含む）をそのまま各メモリチップ１００Ａ，
１００Ｂ，１００Ｃ……に供給して各チップ内のリフレ
ッシュ制御回路によってリフレッシュを行なわせるよう
に構成されている。
がＲＡＳオンリリフレッシュモードまたはＣＢＲリフレ
ッシュモードと判定したときは、外部からのＣＡＳ信号
とＲＡＳ信号（ＲＡＳオンリリフレッシュのときはアド
レス信号を含む）をそのまま各メモリチップ１００Ａ，
１００Ｂ，１００Ｃ……に供給して各チップ内のリフレ
ッシュ制御回路によってリフレッシュを行なわせるよう
に構成されている。
【００３２】この第２の実施例が第１の実施例のモジュ
ールと異なる点は、第２の実施例のモジュールではアド
レスカウンタがないため、セルフリフレッシュモードと
判定した時に各チップに対してＲＡＳオンリリフレッシ
ュモードでのリフレッシュ動作を行なわせることができ
ない点にある。
ールと異なる点は、第２の実施例のモジュールではアド
レスカウンタがないため、セルフリフレッシュモードと
判定した時に各チップに対してＲＡＳオンリリフレッシ
ュモードでのリフレッシュ動作を行なわせることができ
ない点にある。
【００３３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記モジュールの第１の実施例では、リフレッシュ制御回
路２５０に各メモリチップに対応されたアドレスカウン
タ２３１，２３２，２３３……を持たせると説明した
が、アドレスカウンタの代わりに演算器を持たせてその
演算器でアドレスを生成したり、リフレッシュ制御回路
２５０をシングルチップマイクロコンピュータなどで構
成してそのタイマ機能を利用してリフレッシュ周期を監
視するとともに演算機能を利用して各メモリチップのリ
フレッシュアドレスを生成するようにしても良い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、前
記モジュールの第１の実施例では、リフレッシュ制御回
路２５０に各メモリチップに対応されたアドレスカウン
タ２３１，２３２，２３３……を持たせると説明した
が、アドレスカウンタの代わりに演算器を持たせてその
演算器でアドレスを生成したり、リフレッシュ制御回路
２５０をシングルチップマイクロコンピュータなどで構
成してそのタイマ機能を利用してリフレッシュ周期を監
視するとともに演算機能を利用して各メモリチップのリ
フレッシュアドレスを生成するようにしても良い。
【００３４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるダイナ
ミック型ＲＡＭに適用した場合について説明したが、こ
の発明はそれに限定されるものでなく、疑似スタティッ
クＲＡＭその他、リフレッシュ動作を必要とするメモリ
セルを有する半導体メモリに広く利用することができ
る。
なされた発明をその背景となった利用分野であるダイナ
ミック型ＲＡＭに適用した場合について説明したが、こ
の発明はそれに限定されるものでなく、疑似スタティッ
クＲＡＭその他、リフレッシュ動作を必要とするメモリ
セルを有する半導体メモリに広く利用することができ
る。
【００３５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３６】すなわち、本発明に従うと、メモリアレイ
が複数のブロックまたはメモリマットで構成されたＤＲ
ＡＭもしくは複数のメモリチップを内蔵したメモリモジ
ュールにおいて、各メモリブロックまたはメモリマット
もしくはメモリチップごとに最適な周期でリフレッシュ
を行なえるようにして、チップ全体の消費電力を低減す
るとともにチップ間の消費電力のばらつきを減少させる
ことができるという効果が得られる。
が複数のブロックまたはメモリマットで構成されたＤＲ
ＡＭもしくは複数のメモリチップを内蔵したメモリモジ
ュールにおいて、各メモリブロックまたはメモリマット
もしくはメモリチップごとに最適な周期でリフレッシュ
を行なえるようにして、チップ全体の消費電力を低減す
るとともにチップ間の消費電力のばらつきを減少させる
ことができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明を適用して好適なダイナミック型ＲＡＭ
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【図２】本発明に係るリフレッシュ制御回路の一実施例
を示す回路構成図である。
を示す回路構成図である。
【図３】それぞれのリフレッシュモードでのＲＡＳ信号
とＣＡＳ信号のタイミングを示すタイミングチャートで
ある。
とＣＡＳ信号のタイミングを示すタイミングチャートで
ある。
【図４】本発明をメモリモジュールに適用した第１の実
施例を示す回路構成図である。
施例を示す回路構成図である。
【図５】本発明をメモリモジュールに適用した第２の実
施例を示す回路構成図である。
施例を示す回路構成図である。
１０ メモリアレイ １１ Ｘアドレスバッファ回路 １２ ロウアドレスデコーダ回路 １３ ワードドライバ １４ Ｙアドレスバッファ回路 １５ カラムアドレスデコーダ回路 １６ センスアンプ列＆カラムスイッチ回路 １７ メインアンプ １８ データ出力バッファ １９ データ入力バッファ ２０ ライト回路 ３０ リフレッシュ制御回路 ５０ クロック発生回路
フロントページの続き (72)発明者 菊地 浩二 秋田県南秋田郡天王町字長沼64 アキタ電 子株式会社内 (72)発明者 河野 史 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B024 AA01 BA20 BA21 CA16 DA08 DA10 DA18
Claims (5)
- 【請求項１】 メモリアレイが複数のブロックもしくは
メモリマットで構成されているとともに、上記メモリア
レイ内のワード線を順次選択することで周期的にメモリ
セルのリフレッシュを行なうリフレッシュ制御回路を備
えた半導体記憶装置において、上記リフレッシュ制御回
路は、上記複数のブロックもしくはメモリマットのそれ
ぞれに対応してリフレッシュ周期の設定回路とタイマと
アドレスカウンタを備え、上記ブロックもしくはメモリ
マットごとに異なる周期でリフレッシュ制御を行なえる
ように構成されていることを特徴とする半導体記憶装
置。 - 【請求項２】 上記メモリアレイ内のブロックもしくは
メモリマットごとにそれぞれのブロックもしくはメモリ
マット内のメモリセルのリフレッシュを行なう複数のリ
フレッシュ制御回路が設けられ、各リフレッシュ制御回
路には外部から入力されるリフレッシュ制御に関する信
号が共通に入力され、セルフリフレッシュモードが指定
されたときは各リフレッシュ制御回路が設定されている
リフレッシュ周期に従って各々対応するブロックもしく
はメモリマットのリフレッシュ制御を独自に行なうよう
に構成されていることを特徴とする請求項１に記載の半
導体記憶装置。 - 【請求項３】 上記メモリアレイ内のブロックもしくは
メモリマットごとにそれぞれのブロックもしくはメモリ
マット内のメモリセルのリフレッシュを行なう複数のリ
フレッシュ制御回路が設けられ、外部から入力されるリ
フレッシュ制御に関する信号に基づいてリフレッシュの
モードを判定するモード判定回路を備え、判定されたモ
ードに従って、セルフリフレッシュモードのときは各リ
フレッシュ制御回路が設定されているリフレッシュ周期
に従って各々対応するブロックもしくはメモリマットの
リフレッシュ制御を独自に行なう一方、セルフリフレッ
シュ以外のモードのときはいずれか１つのリフレッシュ
制御回路によって複数のブロックもしくはメモリマット
に対するリフレッシュ制御が実行されるように構成され
ていることを特徴とする請求項１に記載の半導体記憶装
置。 - 【請求項４】 リフレッシュ動作が必要な複数のメモリ
チップを内蔵したメモリモジュールにおいて、外部から
入力されるリフレッシュ制御に関する信号に基づいてリ
フレッシュモードを判定するモード判定回路と、各メモ
リチップに対応された複数のリフレッシュ周期の設定回
路とタイマとアドレスカウンタを有するリフレッシュコ
ントロール回路とを備え、メモリチップごとに異なる周
期でリフレッシュ制御が実行可能に構成されていること
を特徴とするメモリモジュール。 - 【請求項５】 上記各メモリチップが各々複数のモード
のリフレッシュ制御が可能なリフレッシュ制御回路を内
蔵しているメモリである場合に、上記モード判定回路が
セルフリフレッシュモード以外のリフレッシュモードと
判定したときには外部からのリフレッシュ制御信号をそ
のままリフレッシュコントロール回路を素通りさせて各
メモリチップに供給するように構成されていることを特
徴とする請求項４に記載のメモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11219431A JP2001043677A (ja) | 1999-08-03 | 1999-08-03 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11219431A JP2001043677A (ja) | 1999-08-03 | 1999-08-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001043677A true JP2001043677A (ja) | 2001-02-16 |
Family
ID=16735302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11219431A Pending JP2001043677A (ja) | 1999-08-03 | 1999-08-03 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001043677A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693838B2 (en) * | 2002-04-15 | 2004-02-17 | Renesas Technology Corp. | Semiconductor memory device equipped with refresh timing signal generator |
| WO2004093089A1 (ja) * | 2003-04-15 | 2004-10-28 | International Business Machines Corporation | ダイナミック型半導体記憶装置 |
| US7543106B2 (en) | 2005-11-04 | 2009-06-02 | Samsung Electronics Co., Ltd. | Apparatus and method for controlling refresh of semiconductor memory device according to positional information of memory chips |
| US8750068B2 (en) | 2011-05-24 | 2014-06-10 | Samsung Electronics Co., Ltd. | Memory system and refresh control method thereof |
| US9318185B2 (en) | 2014-02-25 | 2016-04-19 | Samsung Electronics Co., Ltd. | Memory module and memory system including the same |
-
1999
- 1999-08-03 JP JP11219431A patent/JP2001043677A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693838B2 (en) * | 2002-04-15 | 2004-02-17 | Renesas Technology Corp. | Semiconductor memory device equipped with refresh timing signal generator |
| WO2004093089A1 (ja) * | 2003-04-15 | 2004-10-28 | International Business Machines Corporation | ダイナミック型半導体記憶装置 |
| US7543106B2 (en) | 2005-11-04 | 2009-06-02 | Samsung Electronics Co., Ltd. | Apparatus and method for controlling refresh of semiconductor memory device according to positional information of memory chips |
| US8750068B2 (en) | 2011-05-24 | 2014-06-10 | Samsung Electronics Co., Ltd. | Memory system and refresh control method thereof |
| US9318185B2 (en) | 2014-02-25 | 2016-04-19 | Samsung Electronics Co., Ltd. | Memory module and memory system including the same |
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