JP3181456B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭのリ
フレッシュに関わり、特にバッテリバックアップ時にお
いてリフレッシュ動作（メモリセルの再書き込動作）を
自律的かつ周期的に実行するセルフリフレッシュモード
を有する半導体記憶装置に関する。
フレッシュに関わり、特にバッテリバックアップ時にお
いてリフレッシュ動作（メモリセルの再書き込動作）を
自律的かつ周期的に実行するセルフリフレッシュモード
を有する半導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミックＲＡＭでは、記憶素子とし
てキャパシタを使用している。このキャパシタは経時的
に電荷量が低減し、保持データを失う。そこで、ＤＲＡ
Ｍでは、任意の時間にリフレッシュ動作を行ない、デー
タをリストアする。特に最近は、例えば、バッテリバッ
クアップ時においてリフレッシュ動作を自律的かつ周期
的に実行するセルフリフレッシュモードを有するＤＲＡ
Ｍがある。
てキャパシタを使用している。このキャパシタは経時的
に電荷量が低減し、保持データを失う。そこで、ＤＲＡ
Ｍでは、任意の時間にリフレッシュ動作を行ない、デー
タをリストアする。特に最近は、例えば、バッテリバッ
クアップ時においてリフレッシュ動作を自律的かつ周期
的に実行するセルフリフレッシュモードを有するＤＲＡ
Ｍがある。
【０００３】図４はセルフリフレッシュ動作を有する従
来のＤＲＡＭの回路ブロック図であり、図５は図４のリ
フレッシュ動作のタイミングを示す波形図である。な
お、信号表示の先頭に付けた“/ ”は図面で上にバーを
付すのと同様、その信号の反転信号を意味する。
来のＤＲＡＭの回路ブロック図であり、図５は図４のリ
フレッシュ動作のタイミングを示す波形図である。な
お、信号表示の先頭に付けた“/ ”は図面で上にバーを
付すのと同様、その信号の反転信号を意味する。
【０００４】メモリセルアレイ1 は図示しないワード
線、ビット線のマトリクスに各々トランスファトランジ
スタとキャパシタからなるメモリセルが配備されてな
る。ロウデコーダ2 はロウアドレスバッファ3 からのア
ドレス信号でワード線を駆動する。カラムデコーダ4 は
カラムアドレスバッファ5 からのアドレス信号でビット
線を駆動する。
線、ビット線のマトリクスに各々トランスファトランジ
スタとキャパシタからなるメモリセルが配備されてな
る。ロウデコーダ2 はロウアドレスバッファ3 からのア
ドレス信号でワード線を駆動する。カラムデコーダ4 は
カラムアドレスバッファ5 からのアドレス信号でビット
線を駆動する。
【０００５】第１クロックジェネレータ6 は /RAS 信号
を受けてロウアドレス入力トリガを発生する。上記ロウ
アドレスバッファ3 は外部から入力されるロウアドレス
をこの入力トリガによりラッチする。
を受けてロウアドレス入力トリガを発生する。上記ロウ
アドレスバッファ3 は外部から入力されるロウアドレス
をこの入力トリガによりラッチする。
【０００６】第２クロックジェネレータ7 は /CAS 信号
を受けてカラムアドレス入力トリガを発生する。上記カ
ラムアドレスバッファ5 は外部から入力されるカラムア
ドレスをこの入力トリガによりラッチする。
を受けてカラムアドレス入力トリガを発生する。上記カ
ラムアドレスバッファ5 は外部から入力されるカラムア
ドレスをこの入力トリガによりラッチする。
【０００７】センスアンプ・Ｉ／Ｏゲート8 はメモリセ
ルアレイ1 内のビット線の信号を増幅してデータ線、出
力バッファ9 を介して外部へデータ出力を行ったり、外
部からのデータ入力を入力バッファ10、データ線を介し
てメモリセルアレイ1 内に取込む。入力バッファ10の動
作のタイミングはライトイネーブル信号/WE と第２クロ
ックジェネレータ7 で、出力バッファ9 の動作のタイミ
ングはアウトプットイネーブル信号/OE と第２クロック
ジェネレータ7 で制御される。
ルアレイ1 内のビット線の信号を増幅してデータ線、出
力バッファ9 を介して外部へデータ出力を行ったり、外
部からのデータ入力を入力バッファ10、データ線を介し
てメモリセルアレイ1 内に取込む。入力バッファ10の動
作のタイミングはライトイネーブル信号/WE と第２クロ
ックジェネレータ7 で、出力バッファ9 の動作のタイミ
ングはアウトプットイネーブル信号/OE と第２クロック
ジェネレータ7 で制御される。
【０００８】リフレッシュタイマ回路11では決められた
リフレッシュ周期をメモリセルアレイ内のワード線本数
で割った時間と同等の周期Ｔが発生される。リフレッシ
ュコントローラ12は、外部よりリフレッシュ動作の信号
/REFが印加されると、上記リフレッシュタイマ回路11で
発生される周期に同期してリフレッシュカウンタ13を動
作制御する。リフレッシュカウンタ13では上記周期に同
期してリフレッシュ動作を実行すべきアドレスを順次指
定する信号がロウアドレスバファ3 に供給し、メモリセ
ルアレイ1 内においてワード線が順次立ち上がり、ビッ
ト線にデータが読み出されリストアされる。
リフレッシュ周期をメモリセルアレイ内のワード線本数
で割った時間と同等の周期Ｔが発生される。リフレッシ
ュコントローラ12は、外部よりリフレッシュ動作の信号
/REFが印加されると、上記リフレッシュタイマ回路11で
発生される周期に同期してリフレッシュカウンタ13を動
作制御する。リフレッシュカウンタ13では上記周期に同
期してリフレッシュ動作を実行すべきアドレスを順次指
定する信号がロウアドレスバファ3 に供給し、メモリセ
ルアレイ1 内においてワード線が順次立ち上がり、ビッ
ト線にデータが読み出されリストアされる。
【０００９】上記セルフリフレッシュ動作を有するＤＲ
ＡＭで、同時に動作状態とされるメモリアレイまたは同
時に選択されるワード線の数は、許容しうる消費電力な
らびに必要とされるリフレッシュ時間などに律速され
る。
ＡＭで、同時に動作状態とされるメモリアレイまたは同
時に選択されるワード線の数は、許容しうる消費電力な
らびに必要とされるリフレッシュ時間などに律速され
る。
【００１０】上記リフレッシュ時間とは、メモリセルが
リフレッシュ後、次のリフレッシュが必要になるまでの
時間である。このリフレッシュ時間が極端に短い不良セ
ルは、初期テスト（ダイソート）等でスクリーニングさ
れる。リフレッシュ周期はこのスクリーニング後、残り
の全てのセルについてカバーできるようにある程度余裕
を持って短く設定するとよい。
リフレッシュ後、次のリフレッシュが必要になるまでの
時間である。このリフレッシュ時間が極端に短い不良セ
ルは、初期テスト（ダイソート）等でスクリーニングさ
れる。リフレッシュ周期はこのスクリーニング後、残り
の全てのセルについてカバーできるようにある程度余裕
を持って短く設定するとよい。
【００１１】ところで、セルフリフレッシュモードは、
バッテリーバックアップ等の低消費電力製品に適用され
ることが多い。よって消費電流の低減化のためそのリフ
レッシュ周期は汎用ＤＲＡＭに比べて長い傾向がある。
従って、テストではリフレッシュ周期を長くする。従っ
て、リフレッシュ漏れしたわずかなセル、つまりリテン
ション不良を起こしたセルのためだけに不良と判定され
る製品が多くなり、汎用品より製品歩留まりは低くな
る。
バッテリーバックアップ等の低消費電力製品に適用され
ることが多い。よって消費電流の低減化のためそのリフ
レッシュ周期は汎用ＤＲＡＭに比べて長い傾向がある。
従って、テストではリフレッシュ周期を長くする。従っ
て、リフレッシュ漏れしたわずかなセル、つまりリテン
ション不良を起こしたセルのためだけに不良と判定され
る製品が多くなり、汎用品より製品歩留まりは低くな
る。
【００１２】
【発明が解決しようとする課題】リフレッシュモードが
適用される製品は、低消費電力実現のためにそのＤＲＡ
Ｍのリフレッシュ周期が長めで、セルが有するリフレッ
シュ特性の余裕度があまりない。従って、初期テスト
（ダイソート）でスクリーニングしたリフレッシュ時間
とリフレッシュ動作の周期時間との間にリテンション不
良を起こすセルが発生し、この不良が発生した製品は、
リフレッシュ時間の規格を満たさず不良品として取り扱
われる。つまりリテンション不良を起こしたセルのため
だけに不良と判定される製品が多くなり、製品歩留まり
が低いという欠点がある。
適用される製品は、低消費電力実現のためにそのＤＲＡ
Ｍのリフレッシュ周期が長めで、セルが有するリフレッ
シュ特性の余裕度があまりない。従って、初期テスト
（ダイソート）でスクリーニングしたリフレッシュ時間
とリフレッシュ動作の周期時間との間にリテンション不
良を起こすセルが発生し、この不良が発生した製品は、
リフレッシュ時間の規格を満たさず不良品として取り扱
われる。つまりリテンション不良を起こしたセルのため
だけに不良と判定される製品が多くなり、製品歩留まり
が低いという欠点がある。
【００１３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、低消費電力実現のため
のリフレッシュ周期を設定しつつ、リテンション不良を
起こしたセルを救済できるようリフレッシュ動作がなさ
れる半導体記憶装置を提供することにある。
されたものであり、その目的は、低消費電力実現のため
のリフレッシュ周期を設定しつつ、リテンション不良を
起こしたセルを救済できるようリフレッシュ動作がなさ
れる半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、行、列に配列された複数個のダイナミック型のメモ
リセルからなるメモリセルアレイと、前記同一行のメモ
リセルに接続されるそれぞれのワード線と、前記同一列
のメモリセルに接続されるそれぞれのビット線と、前記
ワード線の一端に接続されるワード線駆動回路と、アド
レス信号に応じて前記ワード線駆動回路を選択駆動する
バッファ回路と、リフレッシュすべきワード線アドレス
を前記バッファ回路に発生させるためのリフレッシュカ
ウンタと、リフレッシュ周期を設定する第１のタイマ回
路と、前記リフレッシュ周期を１回のリフレッシュ動作
を実行する全ワード線数で割った値よりも短い周期が設
定される第２のタイマ回路と、前記第１タイマ回路で発
生する周期より短く、かつ第２タイマ回路で発生する周
期より長い周期を発生する第３タイマ回路と、前記第１
タイマ回路で発生した周期信号をトリガとして前記リフ
レッシュカウンタを起動させ前記第２タイマ回路で発生
した周期信号に同期して各ワード線を順次立ちあげ、前
記メモリセルアレイ内の対応するメモリセルに対してリ
フレッシュ動作させる第１リフレッシュ機能と、前記第
１タイマ回路で発生した一周期の間のプリチャージ時に
前記第３タイマ回路で発生した周期信号をトリガとして
前記リフレッシュカウンタを起動させ前記第２タイマ回
路で発生した周期信号に同期して全ワード線より少ない
本数のワード線を順次立ちあげ前記メモリセルアレイ内
の対応するメモリセルに対しリフレッシュ動作させる第
２リフレッシュ機能とを有するリフレッシュ制御回路と
を具備している。
は、行、列に配列された複数個のダイナミック型のメモ
リセルからなるメモリセルアレイと、前記同一行のメモ
リセルに接続されるそれぞれのワード線と、前記同一列
のメモリセルに接続されるそれぞれのビット線と、前記
ワード線の一端に接続されるワード線駆動回路と、アド
レス信号に応じて前記ワード線駆動回路を選択駆動する
バッファ回路と、リフレッシュすべきワード線アドレス
を前記バッファ回路に発生させるためのリフレッシュカ
ウンタと、リフレッシュ周期を設定する第１のタイマ回
路と、前記リフレッシュ周期を１回のリフレッシュ動作
を実行する全ワード線数で割った値よりも短い周期が設
定される第２のタイマ回路と、前記第１タイマ回路で発
生する周期より短く、かつ第２タイマ回路で発生する周
期より長い周期を発生する第３タイマ回路と、前記第１
タイマ回路で発生した周期信号をトリガとして前記リフ
レッシュカウンタを起動させ前記第２タイマ回路で発生
した周期信号に同期して各ワード線を順次立ちあげ、前
記メモリセルアレイ内の対応するメモリセルに対してリ
フレッシュ動作させる第１リフレッシュ機能と、前記第
１タイマ回路で発生した一周期の間のプリチャージ時に
前記第３タイマ回路で発生した周期信号をトリガとして
前記リフレッシュカウンタを起動させ前記第２タイマ回
路で発生した周期信号に同期して全ワード線より少ない
本数のワード線を順次立ちあげ前記メモリセルアレイ内
の対応するメモリセルに対しリフレッシュ動作させる第
２リフレッシュ機能とを有するリフレッシュ制御回路と
を具備している。
【００１５】
【作用】周期信号発生手段により全体のリフレッシュ周
期、リフレッシュカウンタの動作周期が決まり、このリ
フレッシュ周期信号をトリガにして、リフレッシュカウ
ンタの動作周期（例えば書き込み・読み出し動作程度の
短い周期）に同期してリフレッシュカウンタが動作す
る。これにより、リフレッシュ周期の前半までに集中的
にリフレッシュ動作が一通り完了する。
期、リフレッシュカウンタの動作周期が決まり、このリ
フレッシュ周期信号をトリガにして、リフレッシュカウ
ンタの動作周期（例えば書き込み・読み出し動作程度の
短い周期）に同期してリフレッシュカウンタが動作す
る。これにより、リフレッシュ周期の前半までに集中的
にリフレッシュ動作が一通り完了する。
【００１６】従って、リフレッシュ周期のほとんどがプ
リチャージ状態（スタンドバイ）になる。その残りのリ
フレッシュ周期内でリフレッシュ時間の短いメモリセル
を救済すべく、再度選択的にリフレッシュ動作を実行す
る。これにより、全体のリフレッシュ周期をリテンショ
ン不良（リフレッシュ時間の短い）のメモリセルのため
だけに短くする必要はなくなる。
リチャージ状態（スタンドバイ）になる。その残りのリ
フレッシュ周期内でリフレッシュ時間の短いメモリセル
を救済すべく、再度選択的にリフレッシュ動作を実行す
る。これにより、全体のリフレッシュ周期をリテンショ
ン不良（リフレッシュ時間の短い）のメモリセルのため
だけに短くする必要はなくなる。
【００１７】
【実施例】図１はこの発明の一実施例であるセルフリフ
レッシュ動作を有するＤＲＡＭの回路ブロック図であ
り、図２は図１のリフレッシュ動作のタイミングを示す
波形図である。なお、信号表示の先頭に付けた“/ ”は
図面で上にバーを付すのと同様、その信号の反転信号を
意味する。
レッシュ動作を有するＤＲＡＭの回路ブロック図であ
り、図２は図１のリフレッシュ動作のタイミングを示す
波形図である。なお、信号表示の先頭に付けた“/ ”は
図面で上にバーを付すのと同様、その信号の反転信号を
意味する。
【００１８】メモリセルアレイ1 はワード線WL、ビット
線BLのマトリクスに各々トランスファトランジスタとキ
ャパシタからなるメモリセルMCが配備されてなる。ロウ
デコーダ2 はロウアドレスバッファ3 からのアドレス信
号でワード線を駆動する。カラムデコーダ4 はカラムア
ドレスバッファ5 からのアドレス信号でビット線を駆動
する。
線BLのマトリクスに各々トランスファトランジスタとキ
ャパシタからなるメモリセルMCが配備されてなる。ロウ
デコーダ2 はロウアドレスバッファ3 からのアドレス信
号でワード線を駆動する。カラムデコーダ4 はカラムア
ドレスバッファ5 からのアドレス信号でビット線を駆動
する。
【００１９】第１クロックジェネレータ6 は /RAS 信号
を受けてロウアドレス入力トリガを発生する。上記ロウ
アドレスバッファ3 は外部から入力されるロウアドレス
をこの入力トリガによりラッチする。
を受けてロウアドレス入力トリガを発生する。上記ロウ
アドレスバッファ3 は外部から入力されるロウアドレス
をこの入力トリガによりラッチする。
【００２０】第２クロックジェネレータ7 は /CAS 信号
を受けてカラムアドレス入力トリガを発生する。上記カ
ラムアドレスバッファ5 は外部から入力されるカラムア
ドレスをこの入力トリガによりラッチする。
を受けてカラムアドレス入力トリガを発生する。上記カ
ラムアドレスバッファ5 は外部から入力されるカラムア
ドレスをこの入力トリガによりラッチする。
【００２１】センスアンプ・Ｉ／Ｏゲート8 はメモリセ
ルアレイ1 内のビット線の信号を増幅してデータ線、出
力バッファ9 を介して外部へデータ出力を行ったり、外
部からのデータ入力を入力バッファ10、データ線を介し
てメモリセルアレイ1 内に取込む。入力バッファ10の動
作のタイミングはライトイネーブル信号/WE と第２クロ
ックジェネレータ7 で、出力バッファ9 の動作のタイミ
ングはアウトプットイネーブル信号/OE と第２クロック
ジェネレータ7 で制御される。
ルアレイ1 内のビット線の信号を増幅してデータ線、出
力バッファ9 を介して外部へデータ出力を行ったり、外
部からのデータ入力を入力バッファ10、データ線を介し
てメモリセルアレイ1 内に取込む。入力バッファ10の動
作のタイミングはライトイネーブル信号/WE と第２クロ
ックジェネレータ7 で、出力バッファ9 の動作のタイミ
ングはアウトプットイネーブル信号/OE と第２クロック
ジェネレータ7 で制御される。
【００２２】リフレッシュコントローラ15には、第１タ
イマ回路21、第２タイマ回路22、第３タイマ回路23で生
成される周期信号が供給されるようになっている。第１
タイマ回路21ではリフレッシュ周期と同じ周期信号を発
生する。第２タイマ回路22では、上記決められたリフレ
ッシュ周期を１回のリフレッシュ動作を実行する全ワー
ド線数で割った値よりも短い周期信号を発生する。この
短い周期信号は例えばメモリセルの通常の書き込み・読
み出し動作程度の短い周期である。第３タイマ回路23で
は第１タイマ回路21におけるリフレッシュ周期を分周し
た周期が発生される。この周期信号は例えばリフレッシ
ュ周期信号の半分の周期である。
イマ回路21、第２タイマ回路22、第３タイマ回路23で生
成される周期信号が供給されるようになっている。第１
タイマ回路21ではリフレッシュ周期と同じ周期信号を発
生する。第２タイマ回路22では、上記決められたリフレ
ッシュ周期を１回のリフレッシュ動作を実行する全ワー
ド線数で割った値よりも短い周期信号を発生する。この
短い周期信号は例えばメモリセルの通常の書き込み・読
み出し動作程度の短い周期である。第３タイマ回路23で
は第１タイマ回路21におけるリフレッシュ周期を分周し
た周期が発生される。この周期信号は例えばリフレッシ
ュ周期信号の半分の周期である。
【００２３】リフレッシュコントローラ15は、外部より
リフレッシュ動作の信号/REFが印加されると、上記各タ
イマ回路21〜23に従ってリフレッシュカウンタ16等を動
作制御する。
リフレッシュ動作の信号/REFが印加されると、上記各タ
イマ回路21〜23に従ってリフレッシュカウンタ16等を動
作制御する。
【００２４】図２を参照して図１の回路のリフレッシュ
動作を説明する。上記信号/REFによりセルフリフレッシ
ュ動作モードになると、まずリフレッシュ周期を発生す
る第１タイマ回路21が短い周期の第２タイマ回路22が動
作しこの周期をリフレッシュコントローラ15がリフレッ
シュのマスタークロックとして信号化する。
動作を説明する。上記信号/REFによりセルフリフレッシ
ュ動作モードになると、まずリフレッシュ周期を発生す
る第１タイマ回路21が短い周期の第２タイマ回路22が動
作しこの周期をリフレッシュコントローラ15がリフレッ
シュのマスタークロックとして信号化する。
【００２５】上記リフレッシュコントローラ15は上記リ
フレッシュ周期信号をトリガとして第２タイマ回路22か
らの短い周期をリフレッシュカウンタ16及び第１クロッ
クジェネレータ6 に供給する。これによりロウアドレス
バッファ3 を介してローデコーダ2 が選択駆動され、各
ワード線を順次立ちあげ、前記メモリセルアレイ内の対
応するメモリセルに対してリフレッシュ動作が集中的に
実行され、アレイ内のセルデータは一通りリストアされ
る。
フレッシュ周期信号をトリガとして第２タイマ回路22か
らの短い周期をリフレッシュカウンタ16及び第１クロッ
クジェネレータ6 に供給する。これによりロウアドレス
バッファ3 を介してローデコーダ2 が選択駆動され、各
ワード線を順次立ちあげ、前記メモリセルアレイ内の対
応するメモリセルに対してリフレッシュ動作が集中的に
実行され、アレイ内のセルデータは一通りリストアされ
る。
【００２６】これにより、全ワード線のリフレッシュ動
作は瞬時に完了して、次回の第１タイマ回路21で発生す
るリフレッシュ動作トリガ信号が印加されるまでのほと
んどの時間は、プリチャージ状態即ちスタンドバイ状態
となる。
作は瞬時に完了して、次回の第１タイマ回路21で発生す
るリフレッシュ動作トリガ信号が印加されるまでのほと
んどの時間は、プリチャージ状態即ちスタンドバイ状態
となる。
【００２７】例えば、リフレッシュ周期が１２８ｍｓ、
１回のリフレッシュ動作を実行するメモリセルアレイ内
のリフレッシュすべき全ワード線数が４０９６、書き込
み・読みだしのサイクルタイムが１３０ｎｓの場合、全
ワード線のリフレッシュ動作に有する時間は１３０×４
０９６で約５３２μｓとなり、リフレッシュ周期のほと
んどがスタンドバイ状態となる。
１回のリフレッシュ動作を実行するメモリセルアレイ内
のリフレッシュすべき全ワード線数が４０９６、書き込
み・読みだしのサイクルタイムが１３０ｎｓの場合、全
ワード線のリフレッシュ動作に有する時間は１３０×４
０９６で約５３２μｓとなり、リフレッシュ周期のほと
んどがスタンドバイ状態となる。
【００２８】さらに、第３タイマ回路23におけるリフレ
ッシュ周期の半分の周期信号が、上記通常のリフレッシ
ュ動作間のスタンドバイ状態時にリフレッシュ動作を開
始させるトリガ信号となる。この場合のリフレッシュす
るワード線は、リフレッシュ特性が悪化しているセルを
含んでいる。つまり、第１タイマ回路21で発生する周期
より短く、かつ第３タイマ回路23で発生する周期より長
いデータ保持時間を有するメモリセルがこのリフレッシ
ュで救済される。
ッシュ周期の半分の周期信号が、上記通常のリフレッシ
ュ動作間のスタンドバイ状態時にリフレッシュ動作を開
始させるトリガ信号となる。この場合のリフレッシュす
るワード線は、リフレッシュ特性が悪化しているセルを
含んでいる。つまり、第１タイマ回路21で発生する周期
より短く、かつ第３タイマ回路23で発生する周期より長
いデータ保持時間を有するメモリセルがこのリフレッシ
ュで救済される。
【００２９】記憶回路25には上記リフレッシュ特性が悪
化しているセルを含むメモリセルアレイブロックのアド
レスが記憶されている。この場合、リフレッシュカウン
タ16は、このブロックのロウアドレスの先頭アドレスに
レジスタ値をセットし、セルアレイ内に配置されている
ワード線の数のみインクリメントさせ、ロウアドレスを
発生し、所望のワード線郡のみ立ち上げてリフレッシュ
動作を行なう。
化しているセルを含むメモリセルアレイブロックのアド
レスが記憶されている。この場合、リフレッシュカウン
タ16は、このブロックのロウアドレスの先頭アドレスに
レジスタ値をセットし、セルアレイ内に配置されている
ワード線の数のみインクリメントさせ、ロウアドレスを
発生し、所望のワード線郡のみ立ち上げてリフレッシュ
動作を行なう。
【００３０】記憶回路25に記憶されているブロック数が
複数であれば、そのブロック数分だけ繰り返し行なう。
そのブロックの回数分リフレッシュ動作が完了したら、
リフレッシュカウンタのレジスタ値は、初期値に戻り、
次回のリフレッシュ動作を待つ。
複数であれば、そのブロック数分だけ繰り返し行なう。
そのブロックの回数分リフレッシュ動作が完了したら、
リフレッシュカウンタのレジスタ値は、初期値に戻り、
次回のリフレッシュ動作を待つ。
【００３１】また、リフレッシュ周期の分周回数を増や
すことにより、数種類のリフレッシュ周期を生成するこ
とができる。予め各メモリセルアレイに含まれているセ
ルのワーストリフレッシュ時間を記憶回路25にメモリし
ておくことにより、各セルアレイ毎の最適なリフレッシ
ュ周期が選択可能となる。
すことにより、数種類のリフレッシュ周期を生成するこ
とができる。予め各メモリセルアレイに含まれているセ
ルのワーストリフレッシュ時間を記憶回路25にメモリし
ておくことにより、各セルアレイ毎の最適なリフレッシ
ュ周期が選択可能となる。
【００３２】すなわち、上記ＤＲＡＭ装置において初期
テスト（ダイソート）で各セルのリフレッシュ特性のテ
ストをする。その結果リフレッシュ特性が悪化している
セルが含まれていたら、そのセルアレイブロックの番号
及びリフレッシュ特性をデータ化し、そのデータに基づ
き、記憶回路25内の配線の切断等を行い所望のブロック
及びリフレッシュ時間を記憶させる。配線の切断は、レ
ーザ光による溶断・高電界印加による破壊などの手段が
ある。
テスト（ダイソート）で各セルのリフレッシュ特性のテ
ストをする。その結果リフレッシュ特性が悪化している
セルが含まれていたら、そのセルアレイブロックの番号
及びリフレッシュ特性をデータ化し、そのデータに基づ
き、記憶回路25内の配線の切断等を行い所望のブロック
及びリフレッシュ時間を記憶させる。配線の切断は、レ
ーザ光による溶断・高電界印加による破壊などの手段が
ある。
【００３３】上記実施例構成によれば、全ワード線のリ
フレッシュ動作は、リフレッシュ周期と同じ信号をリフ
レッシュ動作のトリガ信号とし、リフレッシュ周期を１
回のリフレッシュ動作を実行する全ワード線数で割った
値よりも短い周期に同期させてリフレッシュカウンタを
動作させ、ワード線を立ちあげ、セルデータのリストア
する。このように、集中的にリフレッシュ動作を完了さ
せることにより、リフレッシュ周期のほとんどが、プリ
チャージ状態となる。
フレッシュ動作は、リフレッシュ周期と同じ信号をリフ
レッシュ動作のトリガ信号とし、リフレッシュ周期を１
回のリフレッシュ動作を実行する全ワード線数で割った
値よりも短い周期に同期させてリフレッシュカウンタを
動作させ、ワード線を立ちあげ、セルデータのリストア
する。このように、集中的にリフレッシュ動作を完了さ
せることにより、リフレッシュ周期のほとんどが、プリ
チャージ状態となる。
【００３４】そして、リフレッシュ周期の分周させた周
期をトリガ信号として、全ワード線のリフレッシュ動作
の間に割り込みで、リフレッシュ動作をさせる。このと
き、リフレッシュ特性の悪化しているセルを含むセルア
レイブロックのみをリフレッシュさせる。これにより、
リフレッシュ特性が悪化したセルが内在していても、リ
テンション不良を起こすことはない。
期をトリガ信号として、全ワード線のリフレッシュ動作
の間に割り込みで、リフレッシュ動作をさせる。このと
き、リフレッシュ特性の悪化しているセルを含むセルア
レイブロックのみをリフレッシュさせる。これにより、
リフレッシュ特性が悪化したセルが内在していても、リ
テンション不良を起こすことはない。
【００３５】また、全セルのリフレッシュ動作時の電流
とは別に、割り込みリフレッシュ動作の電流が増えるが
リフレッシュ回数が全ワード線に比べて少なく、平均消
費電流の大幅な増加は少ない。しかも、リフレッシュ特
性が悪化したセルが救済されるので全体的にリフレッシ
ュ周期を長めにとることができる。
とは別に、割り込みリフレッシュ動作の電流が増えるが
リフレッシュ回数が全ワード線に比べて少なく、平均消
費電流の大幅な増加は少ない。しかも、リフレッシュ特
性が悪化したセルが救済されるので全体的にリフレッシ
ュ周期を長めにとることができる。
【００３６】上記実施例では、記憶回路25にはリフレッ
シュ特性の悪化しているセルを含んだセルアレイブロッ
クのアドレスを記憶する構成を示したが、リフレッシュ
特性の悪化しているセルを含むワード線アドレスを記憶
しておくこともできる。
シュ特性の悪化しているセルを含んだセルアレイブロッ
クのアドレスを記憶する構成を示したが、リフレッシュ
特性の悪化しているセルを含むワード線アドレスを記憶
しておくこともできる。
【００３７】すなわち、上記リフレッシュ特性が悪化し
ているセルは、テストで予め検出され、記憶回路25には
上記リフレッシュ特性が悪化しているメモリセルが接続
されたワード線アドレスが記憶されている。
ているセルは、テストで予め検出され、記憶回路25には
上記リフレッシュ特性が悪化しているメモリセルが接続
されたワード線アドレスが記憶されている。
【００３８】この場合、リフレッシュカウンタ16は、記
憶されたワード線のロウアドレスのレジスタ値にセット
され、所望のワード線のみ立ち上げてリフレッシュ動作
を行なう。記憶されているワード線が複数であれば、そ
のワード線数分だけ繰り返し行なう。そのワード線の回
数分リフレッシュ動作が完了したら、リフレッシュカウ
ンタ値は、初期値に戻り、次回のリフレッシュ動作を待
つ。
憶されたワード線のロウアドレスのレジスタ値にセット
され、所望のワード線のみ立ち上げてリフレッシュ動作
を行なう。記憶されているワード線が複数であれば、そ
のワード線数分だけ繰り返し行なう。そのワード線の回
数分リフレッシュ動作が完了したら、リフレッシュカウ
ンタ値は、初期値に戻り、次回のリフレッシュ動作を待
つ。
【００３９】また、リフレッシュ特性の悪化しているメ
モリセルが連続した数本のワード線にまたがる場合、記
憶回路25は問題のワード線の先頭アドレスと最終アドレ
スを記憶し、リフレッシュカウンタ16は、ワード線の先
頭アドレスと最終アドレスをレジスタ値にセットし、先
頭アドレスから最終アドレスまでインクリメントして、
所望のワード線のみ立ち上げてリフレッシュ動作を行な
う。
モリセルが連続した数本のワード線にまたがる場合、記
憶回路25は問題のワード線の先頭アドレスと最終アドレ
スを記憶し、リフレッシュカウンタ16は、ワード線の先
頭アドレスと最終アドレスをレジスタ値にセットし、先
頭アドレスから最終アドレスまでインクリメントして、
所望のワード線のみ立ち上げてリフレッシュ動作を行な
う。
【００４０】記憶回路25に記憶されているワード線のグ
ループが複数であれば、そのワード線グループ数分だけ
繰り返し行なう。そのワード線のグループ回数分リフレ
ッシュ動作が完了したら、リフレッシュカウンタのレジ
スタ値は、初期値に戻り、次回のリフレッシュ動作を待
つ。
ループが複数であれば、そのワード線グループ数分だけ
繰り返し行なう。そのワード線のグループ回数分リフレ
ッシュ動作が完了したら、リフレッシュカウンタのレジ
スタ値は、初期値に戻り、次回のリフレッシュ動作を待
つ。
【００４１】上記のようなＤＲＡＭによれば、集中的に
リフレッシュ動作を完了させることによる、リフレッシ
ュ周期のほとんどのプリチャージ状態時に行なう割り込
みリフレッシュ動作が、リフレッシュ特性の悪化してい
るセルを含むワード線のみ行なう。したがって、ワード
線の全体のワード線数比較して、大幅に少ない。つま
り、全セルのリフレッシュ動作時の電流と別に発生す
る、割り込みリフレッシュ動作の電流の増加がほとんど
無く、平均消費電流の増加は大幅に少ない。
リフレッシュ動作を完了させることによる、リフレッシ
ュ周期のほとんどのプリチャージ状態時に行なう割り込
みリフレッシュ動作が、リフレッシュ特性の悪化してい
るセルを含むワード線のみ行なう。したがって、ワード
線の全体のワード線数比較して、大幅に少ない。つま
り、全セルのリフレッシュ動作時の電流と別に発生す
る、割り込みリフレッシュ動作の電流の増加がほとんど
無く、平均消費電流の増加は大幅に少ない。
【００４２】上記実施例構成によれば、全ワード線のリ
フレッシュ動作は、集中的に行われ、リフレッシュ周期
のほとんどが、プリチャージ状態となる。そして、リフ
レッシュ周期の分周させた周期をトリガ信号として、全
ワード線リフレッシュ動作間に割り込みで、リフレッシ
ュ動作をさせる。このとき、リフレッシュ特性の悪化し
ているセルを含むワード線のみをリフレッシュさせる。
これにより、リフレッシュ特性が悪化したセルが内在し
ていても、リテンション不良は起こらない。
フレッシュ動作は、集中的に行われ、リフレッシュ周期
のほとんどが、プリチャージ状態となる。そして、リフ
レッシュ周期の分周させた周期をトリガ信号として、全
ワード線リフレッシュ動作間に割り込みで、リフレッシ
ュ動作をさせる。このとき、リフレッシュ特性の悪化し
ているセルを含むワード線のみをリフレッシュさせる。
これにより、リフレッシュ特性が悪化したセルが内在し
ていても、リテンション不良は起こらない。
【００４３】また、全セルのリフレッシュ動作時の電流
とは別に、割り込みリフレッシュ動作の電流が増えるが
リフレッシュ回数が全ワード線に比べて少なく、平均消
費電流の大幅な増加は少ない。しかも、リフレッシュ特
性が悪化したセルが救済されるので全体的にリフレッシ
ュ周期を長めにとることができる。
とは別に、割り込みリフレッシュ動作の電流が増えるが
リフレッシュ回数が全ワード線に比べて少なく、平均消
費電流の大幅な増加は少ない。しかも、リフレッシュ特
性が悪化したセルが救済されるので全体的にリフレッシ
ュ周期を長めにとることができる。
【００４４】図３はＤＲＡＭのリフレッシュ特性を示す
分布図である。初期テスト（ダイソート）等でリフレッ
シュ時間の極端に短いセルはスクリーニングされる。破
線31は初期テストのカットポイントを示している。正常
なメモリセルは一様なリフレッシュ時間を有しており正
規分布となる。頂点32がデバイスとしての平均的実力と
いえる。
分布図である。初期テスト（ダイソート）等でリフレッ
シュ時間の極端に短いセルはスクリーニングされる。破
線31は初期テストのカットポイントを示している。正常
なメモリセルは一様なリフレッシュ時間を有しており正
規分布となる。頂点32がデバイスとしての平均的実力と
いえる。
【００４５】しかしながら、正常とみられるメモリセル
でも中にはリフレッシュ時間が短いセルが少しあり、ポ
イント33で示す。従来ではポイント33に示すメモリセル
をもカバーするリフレッシュ周期34を設定するのが一般
的であった。
でも中にはリフレッシュ時間が短いセルが少しあり、ポ
イント33で示す。従来ではポイント33に示すメモリセル
をもカバーするリフレッシュ周期34を設定するのが一般
的であった。
【００４６】そこで、低消費電力製品に適合するためリ
フレッシュ周期を長めにとろうとする場合、この発明の
構成であれば、同じデバイスで例えばポイント35に正規
のリフレッシュ周期を設定することが可能になる。これ
よりリフレッシュ時間が短い少数のセルは、短いリフレ
ッシュ周期を適用し選択的にリフレッシュ周期35内で再
度リフレッシュ動作を実行すればよい。全体のリフレッ
シュ周期を長めにとることで、相対的に低消電流は低減
される。
フレッシュ周期を長めにとろうとする場合、この発明の
構成であれば、同じデバイスで例えばポイント35に正規
のリフレッシュ周期を設定することが可能になる。これ
よりリフレッシュ時間が短い少数のセルは、短いリフレ
ッシュ周期を適用し選択的にリフレッシュ周期35内で再
度リフレッシュ動作を実行すればよい。全体のリフレッ
シュ周期を長めにとることで、相対的に低消電流は低減
される。
【００４７】
【発明の効果】以上説明したように本発明によれば、ほ
とんどのメモリセルが実力として持っているリフレッシ
ュ時間にほぼ合わせた、従来より長めの周期を正規のリ
フレッシュ周期として設定することができる。
とんどのメモリセルが実力として持っているリフレッシ
ュ時間にほぼ合わせた、従来より長めの周期を正規のリ
フレッシュ周期として設定することができる。
【００４８】上記リフレッシュ周期信号をトリガにし
て、リフレッシュカウンタが短い周期に同期して動作し
リフレッシュ周期の前半までに集中的にリフレッシュ動
作が一通り完了する。リフレッシュ周期のほとんどがプ
リチャージ状態（スタンドバイ）になり、その間にリフ
レッシュ時間の短い少数のメモリセルを再度選択的にリ
フレッシュ動作させることができる。この結果、低消費
電力を維持しながらリフレッシュ特性の保証が可能にな
り、低消費電力製品に適合した半導体記憶装置を提供す
ることができる。
て、リフレッシュカウンタが短い周期に同期して動作し
リフレッシュ周期の前半までに集中的にリフレッシュ動
作が一通り完了する。リフレッシュ周期のほとんどがプ
リチャージ状態（スタンドバイ）になり、その間にリフ
レッシュ時間の短い少数のメモリセルを再度選択的にリ
フレッシュ動作させることができる。この結果、低消費
電力を維持しながらリフレッシュ特性の保証が可能にな
り、低消費電力製品に適合した半導体記憶装置を提供す
ることができる。
【図１】この発明の一実施例であるセルフリフレッシュ
動作を有するＤＲＡＭの回路ブロック図。
動作を有するＤＲＡＭの回路ブロック図。
【図２】図１のリフレッシュ動作のタイミングを示す波
形図。
形図。
【図３】ＤＲＡＭのリフレッシュ特性示す分布図。
【図４】従来のセルフレッシュモードのＤＲＡＭのブロ
ック図。
ック図。
【図５】従来のセルフレッシュモードのＤＲＡＭのリフ
レッシュ動作の波形図。
レッシュ動作の波形図。
1…メモリセルアレイ、 2…ロウデコーダ、 3…ロウア
ドレスバッファ、 4…カラムデコーダ、 5…カラムアド
レスバッファ、 6…第１クロックジェネレータ、 7…第
２クロックジェネレータ、 8…センスアンプ・Ｉ／Ｏゲ
ート、 9…出力バッファ、10…入力バッファ、15…リフ
レッシュコントローラ、16…リフレッシュカウンタ、21
…第１タイマ回路、22…第２タイマ回路、23…第３タイ
マ回路、25…記憶回路。
ドレスバッファ、 4…カラムデコーダ、 5…カラムアド
レスバッファ、 6…第１クロックジェネレータ、 7…第
２クロックジェネレータ、 8…センスアンプ・Ｉ／Ｏゲ
ート、 9…出力バッファ、10…入力バッファ、15…リフ
レッシュコントローラ、16…リフレッシュカウンタ、21
…第１タイマ回路、22…第２タイマ回路、23…第３タイ
マ回路、25…記憶回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/406
Claims (3)
- 【請求項１】 行、列に配列された複数個のダイナミッ
ク型のメモリセルからなるメモリセルアレイと、 前記同一行のメモリセルに接続されるそれぞれのワード
線と、 前記同一列のメモリセルに接続されるそれぞれのビット
線と、 前記ワード線の一端に接続されるワード線駆動回路と、 アドレス信号に応じて前記ワード線駆動回路を選択駆動
するバッファ回路と、リフレッシュすべきワード線アド
レスを前記バッファ回路に発生させるためのリフレッシ
ュカウンタと、 リフレッシュ周期を設定する第１のタイマ回路と、 前記リフレッシュ周期を１回のリフレッシュ動作を実行
する全ワード線数で割った値よりも短い周期が設定され
る第２のタイマ回路と、 前記第１タイマ回路で発生する周期より短く、かつ第２
タイマ回路で発生する周期より長い周期を発生する第３
タイマ回路と、 前記第１タイマ回路で発生した周期信号をトリガとして
前記リフレッシュカウンタを起動させ前記第２タイマ回
路で発生した周期信号に同期して各ワード線を順次立ち
あげ、前記メモリセルアレイ内の対応するメモリセルに
対してリフレッシュ動作させる第１リフレッシュ機能
と、前記第１タイマ回路で発生した一周期の間のプリチ
ャージ時に前記第３タイマ回路で発生した周期信号をト
リガとして前記リフレッシュカウンタを起動させ前記第
２タイマ回路で発生した周期信号に同期して全ワード線
より少ない本数のワード線を順次立ちあげ前記メモリセ
ルアレイ内の対応するメモリセルに対しリフレッシュ動
作させる第２リフレッシュ機能とを有するリフレッシュ
制御回路とを具備することを特徴とする半導体記憶装
置。 - 【請求項２】 前記メモリセルアレイにおける１個以上
の任意のワード線アドレスを記憶する記憶手段をさらに
具備し、前記リフレッシュ制御回路における第２リフレ
ッシュ機能は前記記憶手段から発生されるワード線アド
レスによって実行されることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項３】 前記記憶手段に記憶されるアドレスに対
応するワード線には少なくとも第１タイマ回路で発生し
た周期より短く、かつ第３タイマ回路で発生した周期よ
り長いデータ保持時間を持つメモリセルが接続されてい
ることを特徴とする請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32070793A JP3181456B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32070793A JP3181456B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182858A JPH07182858A (ja) | 1995-07-21 |
| JP3181456B2 true JP3181456B2 (ja) | 2001-07-03 |
Family
ID=18124437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32070793A Expired - Fee Related JP3181456B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181456B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4291239B2 (ja) | 2004-09-10 | 2009-07-08 | エルピーダメモリ株式会社 | 半導体記憶装置及びテスト方法 |
| US7990795B2 (en) * | 2009-02-19 | 2011-08-02 | Freescale Semiconductor, Inc. | Dynamic random access memory (DRAM) refresh |
-
1993
- 1993-12-21 JP JP32070793A patent/JP3181456B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07182858A (ja) | 1995-07-21 |
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Legal Events
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