JP2557594B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2557594B2 JP4096339A JP9633992A JP2557594B2 JP 2557594 B2 JP2557594 B2 JP 2557594B2 JP 4096339 A JP4096339 A JP 4096339A JP 9633992 A JP9633992 A JP 9633992A JP 2557594 B2 JP2557594 B2 JP 2557594B2
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えば半導体記憶装
置のバーン・イン試験に係わるものであり、特に、メモ
リセルのトランスファトランジスタの欠陥スクリーニン
グに適用される半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来、半導体デバイスの信頼性を確保す
るため、欠陥を潜在的に含むデバイスを試験によって除
去するスクリーニングが行われている。このスクリーニ
ングには、主に電界加速、温度加速という手法が用いら
れている。また、スクリーニング手法としては、前記電
界加速及び温度加速を同時に実現できるバーン・イン試
験が多用されている。このバーン・イン試験は、初期に
動作不良を起こす可能性のあるデバイスに対して有効で
ある。このバーン・イン試験による半導体記憶装置のス
クリーニングは、パッケージに収納された半導体記憶装
置を高温かつ高電圧の状態で、多数個同時にアドレス順
にスキャンしてワード線を順々にアクセスする方法が用
いられている。一般に、約１００００個と言った極めて
多くの数の半導体記憶装置を同時に高温かつ高電圧で試
験するため、バーン・イン試験時の動作サイクルは１．
５μ秒程度と、その半導体記憶装置の最小動作サイクル
（例えば１５０ｎ秒）に比べて十分な時間をかけて行わ
れる。
【０００３】一方、近年の半導体記憶装置、特にＤＲＡ
Ｍでは、動作時電流で最も支配的であるビット線の充放
電電流を少なくするため、セルアレイ分割動作が一般的
になっている。このセルアレイ分割動作は、全メモリセ
ルを複数個のセルアレイに分割し、動作時は外部入力ア
ドレス信号に対応して全セルアレのうちの幾つかだけを
動作させるものである。
【０００４】また、ＤＲＡＭは、特有のリフレッシュ動
作のサイクル数が定められている。このため、１サイク
ルでアクセスされるワード線の本数は必然的にこのリフ
レッシュサイクルによって決まってしまう。例えば、４
ＭビットＤＲＡＭについてみると、リフレッシュサイク
ルは１０２４回／１６ｍｓと定められているため、ワー
ド線が４０９６本である場合には、セルアレイが何分割
であっても１サイクルに４本のワード線を選択する必要
がある。したがって、セルアレイの分割数が多いほど、
ビット線の充放電電流を少なくすることができる。
【０００５】図１１は、例えば全メモリセルを４つのセ
ルアレイに分割し、動作時には全セルアレイのうち２つ
だけが動作する場合の半導体記憶装置を示している。外
部から入力されたセルアレイを選択するためのアドレス
信号Ａｉによって４つのセルアレイのうち２つだけを選
択している。アドレス信号Ａｉがハイレベルならば左側
２つのセルアレイが選択され、アドレス信号Ａｉがロー
レベルならば右側２つのセルアレイが選択される。
【０００６】図１２は、図１１のセルアレイのうち１つ
を詳細に示したものである。メモリセルアレイ１０には
複数のトランスファトランジスタＴｒおよびキャパシタ
Ｃが設けられている。アドレス信号Ａｉは、ワード線の
駆動電圧ＷＤＲＶが供給されるアンド回路１１を介して
メモリセルアレイ１０に接続されたローデコーダ１２を
制御するとともに、センスアンプ１３、およびセンスア
ンプ１３に接続されたカラムデコーダ１４、入出力バッ
ファ１５を制御する。つまり、アドレス信号Ａｉは、Ｄ
ＲＡＭ特有のリフレッシュ動作を含むワード線の選択及
びセルデータのリストアと、カラムアドレスに対応して
ビット線のデータの読み出しと書き込みを行うためのデ
ータ伝達経路の連結とを制御している。尚、カラムデコ
ーダ１４を全セルアレイあるいは複数個のセルアレイに
共用する回路構成を用いることもある。この場合は、カ
ラムデコーダ１４をアドレス信号Ａｉで制御する必要は
ない。
【０００７】図１３は、アドレス信号Ａｉによって選択
されたメモリセルアレイに複数本あるワード線の内の１
本を制御するための従来のワード線昇圧回路を示すもの
である。図１３において、図１２と同一部分には同一符
号を付す。前記ワード線の駆動電圧ＷＤＲＶはアドレス
信号Ａｎ、／Ａｎ（以下、／は反転信号を表す。）が入
力端に接続されるオア回路ＯＲの出力端に接続された昇
圧用キャパシタＣ１によって生成される。
【０００８】上記構成において、アドレス信号Ａｉ〜Ａ
ｎが入力される複数のローデコーダ１２の１つが選択さ
れることにより、１本のワード線が選択される。ＤＲＡ
Ｍでは、メモリセルへ電源電位（ＶCC）を再書き込みす
るため、ワード線をＶCC＋ＶTH（メモリセルトランジス
タの閾値）以上の電位に昇圧する必要がある。そこで、
ローデコーダ１２に入力されるアドレスが確実に決定さ
れたことを検知した後、前記昇圧用キャパシタＣ１を用
いてワード線を所定の電位に昇圧している。この昇圧用
キャパシタＣ１の容量は、動作時に選択されるワード線
の本数分の容量と、昇圧すべき所定の電位とから計算さ
れている。
【０００９】
【発明が解決しようとする課題】前述したように、バー
ン・イン試験による半導体記憶装置のスクリーニング
は、アドレス順にワード線を順々にアクセスする方法が
用いられている。ところが、バーン・イン試験時にワー
ド線を順々にアクセスするということは、ワード線に接
続されたメモリセルのトランスファトランジスタについ
てみると、周辺回路のトランジスタよりずっと少ない頻
度でしか電圧ストレスが印加されないことになる。
【００１０】例えば、４ＭビットＤＲＡＭの場合、ワー
ド線は４０９６本あり、これらのうち１サイクルに選択
される本数は４本のみである。メモリセルのトランスフ
ァトランジスタの試験は、１０２４サイクル行うことに
より完了することになる。したがって、メモリセルのト
ランスファトランジスタは、周辺回路のトランジスタに
比べ１０２４分の１の時間しか電圧ストレスを受けない
ことになる。これは、良品デバイスを劣化させたり、不
良品としないように欠陥デバイスを除去するというスク
リーニングの趣旨からして好ましいことではない。
【００１１】さらに、近年のＤＲＡＭは、メモリセルの
キャパシタ電極に電源電圧の半分（ＶCC／２）を印加す
るのが一般的となっている。このため、キャパシタ絶縁
膜は、膜厚が薄くても電界が緩和されるため、信頼性上
問題となることが少ない。これに対して、昇圧された電
位（例えば、１．５×ＶCC近傍）が印加されるトランジ
スタのゲート酸化膜は、膜厚が厚くても電界は大きいた
め、信頼性上問題となる可能性が大きい。よって、この
ような昇圧された電位が印加されるトランジスタは、積
極的にスクリーニングの対象にしたいところである。こ
のような昇圧電位が印加されるトランジスタには、メモ
リセルのトランスファトランジスタが含まれている。し
かし、そのスクリーニングは、前述したように１０２４
サイクルに１回であるため都合が悪い。
【００１２】また、一般的に、ＤＲＡＭの集積度が４倍
上がるのに対して、リフレッシュサイクルは２倍になっ
ており、集積度が上がれば上がるほどバーン・イン試験
時間は長くなってしまう。
【００１３】このように、従来は、積極的にスクリーニ
ングの対象にしたいメモリセルのトランスファトランジ
スタには、少ない頻度でしか電圧ストレスが印加されな
いという欠点があった。
【００１４】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、メモリセ
ルのトランスファトランジスタのストレス加速効率を上
げることができ、メモリセルのトランスファトランジス
タに電圧ストレスが印加される頻度を高めることが可能
な半導体記憶装置を提供しようとするものである。
【００１５】
【課題を解決するための手段】この発明は、上記課題を
解決するため、バーン・イン試験を示す制御信号に応じ
て、デコード手段を制御し、通常動作時より多くのワー
ド線、あるいはメモリセルアレイ、若しくはメモリセル
アレイ中の複数のワード線を選択させるための回路手段
を有している。この回路手段には、通常動作時に選択さ
れるワード線を駆動するための電荷を蓄積する第１の電
荷蓄積手段と、制御信号に応じてバーン・イン試験時に
通常動作時より多く選択される分のワード線を駆動する
ための電荷を蓄積する第２の電荷蓄積手段とが接続さ
れ、バーン・イン試験時には第１、第２の電荷蓄積手段
に蓄積された電荷によりワード線あるいはメモリセルア
レイが駆動される。また、デコード手段は、１つのセン
スアンプに接続されるビット線対のうち、一方のビット
線に接続されたメモリセルだけを選択する。
【００１６】さらに、回路手段は、前記メモリセルアレ
イを制御する複数の入力信号が通常動作とは異なるシー
ケンスである場合、前記制御信号を生成する生成手段を
有している。また、回路手段は、電源の電圧が通常動作
時の電圧と異なる場合、前記制御信号を生成する生成手
段を有している。
【００１７】さらに、回路手段は、電源の電圧が通常動
作時の電圧と異なる場合、第１の制御信号を生成する第
１の生成手段と、前記メモリセルアレイを制御する複数
の入力信号が通常動作とは異なるシーケンスである場
合、前記第２の制御信号を生成する第２の生成手段と、
これら第１、第２の生成手段から前記第１、第２の制御
信号が出力された場合、前記制御信号を出力する第３の
生成手段とを有している。また、回路手段は、前記制御
信号を外部から取込むための端子を有している。
【００１８】
【作用】即ち、この発明は、バーン・イン試験時に通常
動作時より多くのワード線、あるいはメモリセルアレ
イ、若しくはメモリセルアレイ中の複数のワード線を選
択している。したがって、メモリセルのトランスファト
ランジスタに電圧ストレスが印加される頻度を上げるこ
とができ、バーン・イン試験の信頼性を向上できるとと
もに、バーン・イン試験時間を大幅に短縮することがで
きる。しかも、第１の電荷蓄積手段は通常動作時に選択
されるワード線、又はメモリセルアレイを駆動するに必
要な電荷を蓄積し、第２の電荷蓄積手段は、バーン・イ
ン試験時に通常動作時より多く選択される分のワード
線、又はメモリセルアレイを駆動するに必要な電荷を蓄
積し、バーン・イン試験時には、第１、第２の電荷蓄積
手段によって蓄積された電荷によってワード線又はメモ
リセルアレイを駆動している。したがって、複数のワー
ド線又はメモリセルアレイが同時に選択された状態にお
いても、メモリセルの各トランスファートランジスタに
印加される駆動電圧が低下することがなく、通常動作時
と同等の電圧ストレスを与えることができる。このた
め、バーン・イン試験の信頼性を向上できる。
【００１９】また、バーン・イン試験を示す制御信号
は、メモリセルアレイを制御する複数の入力信号が通常
動作とは異なるシーケンスである場合に生成したり、電
源の電圧が通常動作時の電圧と異なる場合に生成した
り、あるいはこれらの組合わせて生成したり、さらに
は、制御信号を外部から直接取込むことにより、容易に
得ることができる。
【００２０】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
【００２１】図１はこの発明の第１の実施例を示すもの
であり、バーン・イン試験時に動作させるセルアレイの
数を通常動作時より多くするものである。メモリセルア
レイ１０において、ワード線ＷＬとビット線ＢＬの交差
部にはトランスファトランジスタＴｒおよびキャパシタ
Ｃが設けられている。
【００２２】バーン・イン試験の動作モードを設定する
ための制御信号ＢＩは、アドレス信号Ａｉとともにオア
回路１７に供給される。このオア回路１７の出力信号
は、ワード線の駆動電圧ＷＤＲＶが供給されるアンド回
路１１を介してメモリセルアレイ１０に接続されたロー
デコーダ１２を制御するとともに、センスアンプ１３、
このセンスアンプ１３に接続されたカラムデコーダ１４
を制御する。また、前記センスアンプ１３に接続された
入出力バッファ１５はアドレス信号Ａｉによって制御さ
れる。前記ローデコーダ１２はアドレス信号Ａｊ〜Ａｎ
をデコードしてワード線ＷＬを選択する。センスアンプ
１３はビット線ＢＬから読出された信号を増幅する。カ
ラムデコーダ１４はアドレス信号Ａｉに応じてビット線
ＢＬを選択する。入出力バッファ１５はデータの書込み
時、書込みデータＤinを前記センスアンプ１３に供給
し、データの読出し時、センスアンプ１３から供給され
たデータを出力する。このデータはバッファ回路１６を
介して出力データＤout として出力される。前記制御信
号ＢＩの生成方法については後述する
【００２３】上記構成において、図１２と相違する点
は、アドレス信号Ａｉによって直接制御されるのは入出
力バッファ１５のみであり、ローデコーダ１２、センス
アンプ１３、カラムデコーダ１４の制御にはアドレス信
号Ａｉの他に制御信号ＢＩが加わる点である。通常動作
時において、制御信号ＢＩをローレベルに固定しておく
と、図１２と等価な回路となり、全く同様の動作を行う
ことができる。
【００２４】一方、バーン・イン試験を行うときには、
制御信号ＢＩをハイレベルとすることにより、ローデコ
ーダ１２、センスアンプ１３、カラムデコーダ１４がア
ドレス信号Ａｉによって制御されないようにする。する
と、通常動作時には例えば４メモリセルアレイ中の２メ
モリセルアレイのみだけ動作していたものが、全メモリ
セルアレイが動作するようになる。しかし、入出力バッ
ファ１５はアドレス信号Ａｉによって制御されているた
め、データの読み出しと書き込みは通常動作と同様に行
われる。すなわち、バーン・イン試験を行うときは、メ
モリセルのリフレッシュサイクルが半分になったのと同
等の動作を行っているといえる。
【００２５】また、この回路と同等の回路を用いると、
例えばメモリセルアレイを８分割し、通常動作は１メモ
リセルアレイのみ動作するデバイスがあったとすると、
特殊動作モード時は２メモリセルアレイあるいは４メモ
リセルアレイを動作させるといった回路構成にすること
も可能である。
【００２６】図２は、この発明の第２の実施例を示すも
のであり、図１と同一部分には同一符号を付し、異なる
部分についてのみ説明する。この実施例において、ロー
デコーダ１２、センスアンプ１３、カラムデコーダ１
４、入出力バッファ１５は、アドレス信号Ａｉによって
制御される。また、例えばアドレス信号Ａｊと制御信号
ＢＩはオア回路１８を介してローデコーダ１２に供給さ
れる。制御信号ＢＩによって制御するアドレス信号はＡ
ｊに限定されるものではなく、Ａｊ〜Ａｎのいずれでも
よい。
【００２７】このような構成の場合、バーン・イン試験
時に動作させるメモリセルアレイの数は通常動作時と変
わらない。しかし、１メモリセルアレイ内で複数本のワ
ード線を同時に選択することができる。即ち、制御信号
ＢＩによって、アドレス信号Ａｊのハイレベル、ローレ
ベルに関わらず複数のローデコーダを選択することによ
り、１メモリセルアレイ内の複数本のワード線を同時に
選択できる。このとき、アドレス信号Ａｊ〜Ａｎの全て
を制御して全ワード線を動作させることも可能である。
しかし、ある特定のワード線だけを動作させる方が好ま
しい。
【００２８】通常、ワード線によって選択されたメモリ
セルのデータは、センスアンプによってＶCC或いはＶSS
に増幅されて、メモリセルに再書き込みされる。ビット
線がＶSSに増幅されたときにセルトランジスタのゲート
（ワード線）とドレイン（ビット線）間に生じる電界が
最も大きく、これによるゲート酸化膜破壊をスクリーニ
ングすることがバーン・イン試験の最大の目的である。
【００２９】しかし、図３に示すように、全ワード線Ｗ
Ｌ０〜ＷＬ４を動作させた場合、１つのセンスアンプ
（Ｓ／Ａ）に接続されたビット線対ＢＬ０とＢＬ１、Ｂ
Ｌ２とＢＬ３に接続されたメモリセルＭ１、Ｍ２が同時
に選択されてしまう。このため、センスアンプが動作し
たとき、ビット線対ＢＬ０とＢＬ１、ＢＬ２とＢＬ３の
どちらがＶSSになるかメモリセルのデータに依存しなく
なる。このため、スクリーニングが不十分になるおそれ
がある。そこで、アドレス信号Ａｊ〜Ａｎの内、ビット
線対の一方に接続されたメモリセルトランジスタのゲー
トとなるワード線だけを選択するように、アドレス信号
Ａｊ〜Ａｎを制御することが好ましい。即ち、ワード線
ＷＬ０、ＷＬ１とＷＬ４、あるいはＷＬ２とＷＬ３を選
択し、ワード線ＷＬ０、ＷＬ１とＷＬ４、およびＷＬ２
とＷＬ３を同時に選択しないように制御すればよい。
【００３０】これら２つの実施例のいずれの場合も、通
常動作時と比べてバーン・イン試験動作時に選択される
ワード線の本数が多い。従来のワード線の昇圧回路は、
通常動作時に選択されるワード線の本数分の容量から算
出された昇圧用キャパシタしか備えていない。このた
め、バーン・イン試験動作時により多くのワード線が選
択されると所定の電位まで昇圧されない。そこで、図
４、図５に示すようなワード線昇圧回路を備える必要が
ある。
【００３１】図４は図１に示す第１の実施例に適用され
るワード線昇圧回路を示すものであり、図５は図２に示
す第２の実施例に適用されるワード線昇圧回路を示すも
のである。
【００３２】図４、図５において、アドレス信号Ａｎ、
／Ａｎはオア回路１９の入力端に供給される。このオア
回路１９の出力信号は昇圧用キャパシタＣ２の一端に供
給されるとともに、アンド回路２０の一方入力端に供給
されている。このアンド回路２０の他方入力端には制御
信号ＢＩが供給されている。このアンド回路２０の出力
信号は昇圧用キャパシタＣ３の一端に供給されている。
昇圧用キャパシタＣ２、Ｃ３の他端は、アンド回路１１
の一方入力端に接続されている。
【００３３】上記構成によれば、予め２つの昇圧用キャ
シタＣ２、Ｃ３を設け、昇圧用キャパシタＣ３に制御信
号ＢＩを加えている。このため、通常動作時にはＢＩ信
号の制御が加わらない昇圧用キャパシタＣ２のみによっ
てワード線の駆動電圧ＷＤＲＶが生成され、バーン・イ
ン試験動作時には両方の昇圧用キャパシタＣ２、Ｃ３に
よってワード線の駆動電圧ＷＤＲＶが生成される。した
がって、通常動作時とバーン・イン試験動作時のいずれ
の場合でも、同一の所定電位にワード線を昇圧すること
ができる。次に、前記制御信号ＢＩの生成方法について
説明する。これにはいくつかの方法が考えられる。
【００３４】図６は、チップ外部より与えられる入力信
号に、通常動作には用いられないシーケンスの入力信号
を与えることにより、制御信号ＢＩを発生する回路であ
る。即ち、制御信号発生回路２１には、ＲＡＳ（ローア
・ドレス・ストローブ信号），ＣＡＳ（カラム・アドレ
ス・ストローブ信号），ＷＥ（ライト・イネーブル信
号）、アドレス信号ＡＤＤが供給される。ＲＡＳ，ＣＡ
Ｓ，ＷＥはデータの書込み、読出し等の通常動作時のシ
ーケンスが定められている。
【００３５】図７は、制御信号ＢＩを発生する場合にお
けるＲＡＳ，ＣＡＳ，ＷＥのシーケンスの一例を示すも
のである。このシーケンスは通常動作時には用いられな
いものである。即ち、バーン・イン試験モードに入る場
合、ＲＡＳ，ＣＡＳ，ＷＥを図７に示すように通常動作
時には用いられないシーケンスとする。制御信号発生回
路２１はＲＡＳ，ＣＡＳ，ＷＥのシーケンスを判別し、
これらが通常動作時ではない場合、制御信号ＢＩを発生
する。尚、ＲＡＳ，ＣＡＳ，ＷＥによる制御の他に、ア
ドレス信号の入力状態によって制御信号ＢＩを発生する
ようにすることも考えられる。
【００３６】図８は、レベル検出回路２２によって電源
Ｖccのレベルを検出し、この検出されたレベルが、通常
動作時には用いられないレベルである場合、制御信号Ｂ
Ｉを発生するものである。
【００３７】図９は、図７、図８に示す回路を組合せた
ものであり、制御信号発生回路２１によって判別された
ＲＡＳ，ＣＡＳ，ＷＥのシーケンスが通常動作ではな
く、レベル検出回路２２によって検出されたレベルが通
常動作時には用いられないレベルである場合、アンド回
路２３から制御信号ＢＩを発生するものである。
【００３８】図１０は、チップ内部で制御信号ＢＩを発
生するのではなく、チップ２４に専用パッド２５を設
け、直接制御信号ＢＩを外部より与える構成としたもの
である。チップ２４をパッケージ２６に収納する際に
は、通常の入出力信号用のピンの他に、新たに制御信号
ＢＩ専用のピン２７を設け、このピン２７に所定の電位
を与えることによりバーン・イン試験モードに入る。ま
た、ウェファー状態のままでこのピンに所定の電位を与
えれば、バーン・イン試験と類似の試験をウェファー状
態で行うことも可能である。尚、この発明は、上記実施
例に限定されるものではなく、発明の要旨を変えない範
囲において種々変形実施可能なことは勿論である。
【００３９】
【発明の効果】以上詳述したように、この発明によれ
ば、バーン・イン試験時に通常動作時より多くのワード
線、あるいはメモリセルアレイ、若しくはメモリセルア
レイ中の複数のワード線を選択している。したがって、
メモリセルのトランスファトランジスタに電圧ストレス
が印加される頻度を上げることができ、バーン・イン試
験の信頼性を向上できるとともに、バーン・イン試験時
間を大幅に短縮することが可能な半導体記憶装置を提供
できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す構成図。
【図２】この発明の第２の実施例を示す構成図。
【図３】ワード線の選択方法の一例を説明するために示
す図。
【図４】図１に示す第１の実施例に適用されるワード線
昇圧回路を示す回路図。
【図５】図２に示す第２の実施例に適用されるワード線
昇圧回路を示す回路図。
【図６】制御信号ＢＩの発生回路の一例を示す回路図。
【図７】バーン・イン試験動作時の入力信号のシーケン
スを示すタイミングチャート。
【図８】制御信号ＢＩの発生回路の他の例を示す回路
図。
【図９】制御信号ＢＩの発生回路の他の例を示す回路
図。
【図１０】制御信号ＢＩの発生回路の他の例を示す回路
図。
【図１１】従来の半導体記憶装置を示す構成図。
【図１２】図１１に示すメモリセルアレイのうち、１メ
モリセルアレイを取出して示す構成図。
【図１３】従来のワード線昇圧回路を示す回路図。
【符号の説明】
１０…メモリセルアレイ、１２…ローデコーダ、２１…
制御信号発生回路、２２…レベル検出回路、２３…アン
ド回路、２４…チップ、２５…パッド、Ａｉ…アドレス
信号、ＢＩ…制御信号、ＲＡＳ…ローア・ドレス・スト
ローブ信号、ＣＡＳ…カラム・アドレス・ストローブ信
号、ＷＥ…ライト・イネーブル信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−119999（ＪＰ，Ａ) 特開 昭63−86200（ＪＰ，Ａ) 特開 昭63−66798（ＪＰ，Ａ) 特開 平１−169800（ＪＰ，Ａ) 特開 昭63−207000（ＪＰ，Ａ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のダイナミックメモリセルを含むメ
    モリセルアレイと、このメモリセルアレイのワード線を
    選択するデコード手段と、 バーン・イン試験時にバーン・イン試験を示す制御信号
    に応じて、前記デコード手段を制御し、通常動作時より
    多くのワード線を選択させる回路手段と、前記回路手段に接続され、前記通常動作時に選択される
    ワード線を駆動するための電荷を蓄積する第１の電荷蓄
    積手段と、 前記回路手段に接続され、前記制御信号に応じてバーン
    ・イン試験時に前記通常動作時より多く選択される分の
    ワード線を駆動するための電荷を蓄積する第２の電荷蓄
    積手段とを具備し、 バーン・イン試験時には前記第１、第２の電荷蓄積手段
    に蓄積された電荷によりワード線を駆動する ことを特徴
    とする半導体記憶装置。
  2. 【請求項２】 複数のダイナミックメモリセルを含む複
    数のメモリセルアレイと、 これらメモリセルアレイのワード線を選択するデコード
    手段と、 バーン・イン試験時にバーン・イン試験を示す制御信号
    に応じて、前記デコード手段を制御し、通常動作時より
    多くのメモリセルアレイを選択させる回路手段と、前記回路手段に接続され、前記通常動作時に選択される
    メモリセルアレイを駆動するための電荷を蓄積する第１
    の電荷蓄積手段と、 前記回路手段に接続され、前記制御信号に応じてバーン
    ・イン試験時に前記通常動作時より多く選択される分の
    メモリセルアレイを駆動するための電荷を蓄積する第２
    の電荷蓄積手段とを具備し、 バーン・イン試験時には前記第１、第２の電荷蓄積手段
    に蓄積された電荷によりメモリセルアレイを駆動する こ
    とを特徴とする半導体記憶装置。
  3. 【請求項３】 複数のダイナミックメモリセルを含むメ
    モリセルアレイと、このメモリセルアレイのワード線を
    選択するデコード手段と、 バーン・イン試験時にバーン・イン試験を示す制御信号
    に応じて、前記デコード手段を制御し、メモリセルアレ
    イ中の複数のワード線を選択させる回路手段と、前記回路手段に接続され、通常動作時に選択されるワー
    ド線を駆動するための電荷を蓄積する第１の電荷蓄積手
    段と、 前記回路手段に接続され、前記制御信号に応じてバーン
    ・イン試験時に前記通常動作時より多く選択される分の
    ワード線を駆動するための電荷を蓄積する第２の電荷蓄
    積手段とを具備し、 バーン・イン試験時には前記第１、第２の電荷蓄積手段
    に蓄積された電荷によりワード線を駆動する ことを特徴
    とする半導体記憶装置。
  4. 【請求項４】 前記デコード手段は、１つのセンスアン
    プに接続されるビット線対のうち、一方のビット線に接
    続されたメモリセルだけを選択することを特徴とする請
    求項３記載の半導体記憶装置。
  5. 【請求項５】 前記回路手段は、前記メモリセルアレイ
    を制御する複数の入力信号が供給され、これらの信号が
    通常動作とは異なるシーケンスである場合、前記制御信
    号を生成する生成手段を有することを特徴とする請求項
    １乃至３記載の半導体記憶装置。
  6. 【請求項６】 前記回路手段は、電源が供給され、この
    電源の電圧が通常動作時の電圧と異なる場合、前記制御
    信号を生成する生成手段を有することを特徴とする請求
    項１乃至３記載の半導体記憶装置。
  7. 【請求項７】 前記回路手段は、電源が供給され、この
    電源の電圧が通常動作時の電圧と異なる場合、第１の制
    御信号を生成する第１の生成手段と、前記メモリセルア
    レイを制御する複数の入力信号が供給され、これらの信
    号が通常動作とは異なるシーケンスである場合、前記第
    ２の制御信号を生成する第２の生成手段と、これら第
    １、第２の生成手段から前記第１、第２の制御信号が出
    力された場合、前記制御信号を出力する第３の生成手段
    とを有することを特徴とする請求項１乃至３記載の半導
    体記憶装置。
  8. 【請求項８】 前記回路手段は、前記制御信号を外部か
    ら取込むための端子を有することを特徴とする請求項１
    乃至３記載の半導体記憶装置。
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