JP2904276B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電源電圧を減圧回路で低下させて高集積化
された内部回路へ供給する減圧回路内蔵の半導体集積回
路装置に関するものである。 （従来の技術） 近年、MOS（Metal Oxide Semiconductor）半導体集積
回路装置の微細化、高密度化はダイナミックランダムア
クセスメモリ（以下、DRAMという）を例にとれば、３年
間で１チップ当りのビット数が４倍程度に増加するとい
う目ざましい進展をとげ、1Mビット／チップのDRAMも商
品化されている。このようにビット数の多い半導体集積
回路装置では最小線幅が１μｍ程度まで微細化されてい
る。一方、これらの半導体集積回路装置に用いられてい
る電源電圧は、システムインターフェイスやノイズマー
ジンという観点から、従来から用いられてきた電圧値を
踏襲している場合が多い。そのため、半導体集積回路装
置内部での電界強度が高まり、例えば、MOSトランジス
タのゲート酸化膜に高エネルギーをもったキャリアが注
入、捕獲されて特性劣化を起すいわゆるホトキャリア注
入効果等を生じ、半導体集積回路装置の信頼性を低下さ
せるという新たな問題が生じてきた。そこで、電源電圧
と入出力論理振幅を従来と同一にしたままで、半導体集
積回路装置内部での電界を緩和する提案がなさている。 従来、この種の技術としては、ダイジェスト オブ
テクニカル ペーパーズ（DIGEST OF TECHNICAL PAPER
S）、（1986−２−21）、アイ イー イー イー イ
ンターナショナル ソリッド・ステイト サーキットス
コンファレンス（IEEE International Solid−State
Circuits、Conference）（米）、「アンエクスペリメン
タル ４メガビット シーモス ディラム（An Experim
ental 4Mb CMOS DRAM）」P.272−273、に記載されるも
のがあった。 この文献の技術では、DRAMの内部に電源電圧を低下さ
せる減圧回路を設け、この減圧回路により低下させた電
圧を内部の微細構造素子に供給している。このように、
内部の微細構造素子に印加する電圧を低下させることに
より、電界強度を緩和し、信頼性を向上させている。 （発明が解決しようとする問題点） しかしながら、上記の減圧回路内蔵の半導体集積回路
装置では、テストのために通常の動作電圧よりも高い電
圧を内部回路に印加しようとしても、減圧回路があるた
めにそれができず、次のような問題を生じていた。 半導体集積回路装置では、初期不良をスクリーニング
（ふるいにかける）したり、新しく開発した半導体集積
回路装置の信頼性試験のため、通常の規格よりも高い電
源電圧を加えて動作させるいわゆるバーンインを施すこ
とが多い。これは、通常の規格での使用状態における故
障率が非常に少なく、信憑性のあるデータを得るには膨
大なサンプル数、あるいは膨大な試験時間を必要とする
ので、電源電圧を高くすることにより故障率発生を加速
し、現実的に対処しているのである。ところが、減圧回
路を有する半導体集積回路装置では、バーンインのため
に高い電源電圧を印加しても、その電源電圧が減圧回路
で低減されてしまうので、内部回路に対するバーンイン
を行うことが困難であった。そのため、半導体集積回路
装置の信頼性評価に支障をきたしていた。 本発明は、前記従来技術が持っていた問題点として、
減圧回路を内蔵する半導体集積回路装置では信頼性試験
が困難であるという点について解決した半導体集積回路
装置を提供するものである。 （問題点を解決するための手段） 本発明は、前記問題点を解決するために、半導体集積
回路装置のおいて、入力端子と、電源電圧よりも低い第
１の電圧で動作する内部回路と、前記入力端子に供給さ
れる第１の論理振幅を有する入力信号を第２の論理振幅
を有する内部入力信号に変換し前記内部回路に供給する
入力変換回路と、出力端子と、前記内部回路より出力さ
れる前記第２の論理振幅を有する内部出力信号を前記第
１の論理振幅を有する出力信号に変換して前記出力端子
から出力する出力変換回路と、基準電圧を発生する基準
電圧発生部と、ゲートに前記基準電圧が印加されると共
に、一端に前記電源電圧が印加され、他端から前記第１
の電圧を発生するMOSトランジスタとから構成される減
圧回路と、前記内部回路のテスト時に前記第１の電圧よ
りも高い第２の電圧を該内部回路に供給するための内部
電源端子と、前記内部電源端子に供給された前記第２の
電圧に応答して前記MOSトランジスタをオフ状態にし、
前記減圧回路による前記内部回路への前記第１の電圧の
供給を禁止すると共に該第２の電圧を該内部回路へ供給
するディスエーブル回路と、を備えている。 （作 用） 本発明によれば、以上のように半導体集積回路装置を
構成したので、通常使用時において、電源電圧が印加さ
れると、この電源電圧が減圧回路で第１の電圧に減圧さ
れて内部回路へ供給され、該内部回路が駆動される。入
力信号が入力端子に入力されると、この入力信号が入力
変換回路で内部入力信号に変換されて内部回路へ供給さ
れる。すると、内部回路から内部出力信号が出力され、
この内部出力信号が出力変換回路で出力信号に変換さ
れ、出力端子から出力される。 バーンイン等のテストのために、通常使用時の第１の
電圧よりも高い第２の電圧が内部電源端子に印加される
と、その第２の電圧に応答して内部回路への第１の電圧
の供給がディスエーブル回路によって禁止され、直接そ
の内部回路に第２の電圧が供給される。これにより、内
部回路に対するバーンイン等のテストが行える。 （実施例） 第１図は、本発明の実施例を示す半導体集積回路装置
の概略の構成図である。 この半導体集積回路装置は、入力信号端子（入力端
子）１、出力信号端子（出力端子）２、外部電源端子
３、及び内部電源端子４を有している。入力信号端子１
は、例えば半導体集積回路装置がランダムアクセスメモ
リ（以下、RAMという）の場合であれば、アドレスが読
み出し・書き込み制御信号等の入力信号が入力される端
子である。また、外部電源端子３は装置駆動用の電源電
圧V1が印加される端子、内部電源端子４は内部電源電圧
（第１の電圧）V2よりも高いテスト用電圧（第２の電
圧）V3が印加される端子である。 入力信号端子１と出力信号端子２との間には、入力信
号レベル変換回路（入力変換回路）５、内部回路６及び
信号出力レベル変換回路（出力変換回路）７が接続さ
れ、その入力信号レベル変換回路５及び出力信号レベル
変換回路７に外部電源端子３が接続されている。また、
外部電源端子３には減圧回路８の入力側が接続され、こ
の減圧回路８の出力側が内部回路６に接続されている。
さらに、内部電源端子４には内部回路６が接続されると
共にディスエーブル回路９の入力側が接続され、このデ
ィスエーブル回路９の出力側が減圧回路８に接続されて
いる。 ここで、入力信号レベル変換回路５は、入力信号端子
１からの入力信号のTTLレベル等の論理振幅（第１の論
理振幅）を内部回路６の論理振幅（第２の論理振幅を有
する内部入力信号）に変換するレベルシフト機能を有し
ている。内部回路６は、半導体集積回路装置の主要な回
路であり、例えばRAMであればアドレスデコーダ、メモ
リセル、センスアンプ等で構成されている。出力信号レ
ベル変換回路７は、内部回路６から出力される第２の論
理振幅を有する内部出力信号を第１の論理振幅を有する
出力信号に変換して出力信号端子２へ出力する回路であ
る。減圧回路８は外部電源端子３から供給される電源電
圧V1を減圧して内部電源電圧V2を出力する回路、ディス
エーブル回路９は内部電源端子４から供給されるテスト
用電圧V3を検出して減圧回路８の動作を禁止状態にする
回路である。 以上のような構成において、外部電源端子３に電源電
圧V1が供給されると、この電源電圧V1は入力信号レベル
変換回路５、出力信号レベル変換回路７及び減圧回路８
に給され、これらの回路5,7,8が駆動する。すると減圧
回路８は、内部回路６が微細な設計基準により構成され
ているので、この回路６の信頼性低下を防止するために
他の回路5,7よりも低い電圧で動作するよう、供給され
た電源電圧V1を減圧して内部電源電圧V2を出力し、この
電圧V2を内部回路６へ供給している。これにより、内部
回路６は動作状態となる。そして、入力信号が入力信号
端子１へ供給されると、この入力信号は入力信号レベル
変換回路５でレベルシフトされ、内部回路６で所定の処
理が施された後、該内部回路６の出力信号が出力信号レ
ベル変換回路７でレベルシフトされ、出力信号端子２か
ら出力される。 半導体集積回路装置の内部回路６に対してバーンイン
を行う場合は、内部電源電圧V2よりも高いテスト用電圧
V3を内部電源端子４に供給する。すると、ディスエーブ
ル回路９はテスト用電圧V3の入力を検出し、減圧回路８
の動作を禁止状態にして該減圧回路８の出力を停止させ
る。これにより、内部電源端子４に供給されたテスト用
電圧V3が内部回路に直接印加され、バーンインが行われ
る。 第２図は、第１図における減圧回路８及びディスエー
ブル回路９の構成例を示す回路図である。 第２図において、破線で囲まれた領域はディスエーブ
ル回路９であり、それ以外の回路部分は減圧回路８であ
る。 減圧回路８は、ノードN1から基準電圧を発生する基準
電圧発生部と、一端が電源電圧V1に接続され、他端がノ
ードN3を介して内部回路６に接続され、該基準電圧に基
づきゲート制御されて該ノードN3へ内部電源電圧V2を出
力するバッファトランジスタとして機能する出力用Ｎチ
ャネルMOSトランジスタ（以下、NMOSという）21と、該
内部電源電圧V2を安定化させる回路とを備えている。基
準電圧発生部は、電源電圧V1と大地との間に直列に接続
された分圧抵抗10,11で構成され、その分圧抵抗10と11
間のノードN1にNMOS20が接続され、さらにこのNMOS20が
ノードN2を介して出力用NMOS21のゲートに接続されてい
る。出力用NMOS21は減圧回路８の電圧供給能力に合せて
チャネル幅が設定されており、ノードN3を介して内部電
源端子４及び内部回路６に接続されている。ノードN1,N
2,N3からなる主ルートには、出力の安定化を図るための
フィードバック回路を構成するNMOS22,23,24,25,26,27
が接続されている。また、電源電圧V1とNMOS24のゲート
との間には、抵抗12及びNMOS28が直列に接続され、この
NMOS28のゲートと電源電圧V1との間にNMOS29が接続され
ている。 ディスエーブル回路９はNMOS29のゲートと大地とのに
接続されたNMOS30を有し、このNMOS30のゲートにはノー
ドN10を介してNMOS31,32,33,34,35が直列に接続され、
さらに該NMOS35が内部電源端子４及び内部回路６に接続
されている。また、ノードN10にはNMOS36のゲートが接
続されている。 以上のような構成において、減圧回路８の動作を説明
する。 分圧抵抗10,11に印加された外部からの電源電圧V1
は、その分圧抵抗10,11で分圧され、ノードN1に基準電
圧が現われる。この基準電圧はNMOS20を通してノードN2
へ送られる。このノードN2の電圧はノードN1よりもNMOS
20の閾値電圧だけ高い電圧値となる。ノードN2の電圧に
より出力用NMOS21の導通状態が制御され、この出力側の
ノードN3にはノードN2よりも該NMOS25の閾値電圧だけ低
い内部電源電圧V2が現われ、該内部電源電圧V2が内部回
路６へ供給される。 ノードN3の内部電源電圧Ｖが設定値よりも大きくなる
と、NMOS25と27の接続点であるノードN4がそのNMOS25を
通して上昇し、NMOS23のゲート電圧が高くなる。ここ
で、NMOS23にはノードN5を介してNMOS24が接続されてい
るが、このNMOS24のゲートにはノードN2の電圧によって
制御されるNMOS28を通して基準電圧が印加されている。
そのため、このNMOS24のゲート電圧を基準としてNMOS23
のゲート電圧が上昇すると、ノードN5の電圧が大きくな
ってNMOS22のゲート電圧が上昇し、このNMOS22を通して
ノードN3の電圧を低下させ、該ノードN3の電圧を設定値
に保持させる。反対に、ノードN3の内部電源電圧Ｖが設
定値よりも小さくなると、前記のフィードバックルート
が逆方向に働いて該ノードN3が設定値に保持される。ま
た、内部回路６側の消費電流量が多くなると、電源電圧
V1→抵抗13→NMOS26というルートでその内部回路６へ電
流が供給される。 次に、バーンインのためにテスト用電圧V3が内部電源
端子４に印加されたときの動作を説明する。 先ず、ディスエーブル回路９において、NMOS31〜35の
閾値電圧の合計値を例えば内部電源電圧V2よりも20〜40
％程度高く設定しておく。そして、NMOS31〜35の閾値電
圧の合計値よりも高いテスト用電圧V3が内部電源端子４
に印加されると、ノードN10の電圧が上昇し、NMOS30,36
がオン状態となる。NMOS30がオン状態になると、減圧回
路８側のNMOS29のゲート電圧が接地レベルとなり、その
NMOS29がオフ状態となり、ノードN2がＬレベルとなって
NMOS20がオフ状態になる。そのため、出力用NMOS21から
内部回路６への電源電圧供給が止まる。さらに、NMOS36
のオン状態により、抵抗13とNMOS26の接続点が接地レベ
ルになるため、電源電圧V1→抵抗13→NMOS26→内部回路
６、という電流供給ルートも遮断される。このようにデ
ィスエーブル回路９によって減圧回路８が内部回路６側
から切り離されるため、内部電源端子４に供給されたテ
スト用電圧V3が内部回路６へ供給されることになる。 なお、本発明は図示の実施例に限定されず、例えば第
２図の減圧回路８及びディスエーブル回路９をNMOSの代
りに、ＰチャネルMOSトランジスタ、相補形MOSトラジス
タ、あるいはその他のトランジスタ等を用いて構成する
ことも可能である。 （発明の効果） 以上詳細に説明したように、本発明によれば、通常の
動作で用いられる第１の電圧よりも高い任意の第２の電
圧を内部回路に印加することができると共に、この任意
の高い第２の電圧に応答して内部回路に通常の動作で用
いられる第１の電圧が供給されることを禁止しているた
め、これらの電圧を切り換えるための制御信号が不要と
なる。つまり、内部電源端子に与えられた任意の第２の
電圧に基づいて、通常の動作で用いられる第１の電圧を
ディスエーブルしているため、これら通常動作で用いら
れる第１の電圧及びそれよりも高い任意の第２の電圧を
切り換えるための制御信号の印加等の煩わしさなしに、
内部回路に任意の電圧を供給することができる。これに
より、例えば、内部回路の故障率を加速させ、少数のサ
ンプルで、しかも短時間に半導体集積回路装置の信頼性
試験を行うことが可能となる。さらに、第２の電圧を大
きくしてバーンインを行い、初期不良を積極的に発生さ
せ、スクリーニングを行うことにより、市場へ提供され
る半導体集積回路装置の信頼性を飛躍的に向上させるこ
とができる。
された内部回路へ供給する減圧回路内蔵の半導体集積回
路装置に関するものである。 （従来の技術） 近年、MOS（Metal Oxide Semiconductor）半導体集積
回路装置の微細化、高密度化はダイナミックランダムア
クセスメモリ（以下、DRAMという）を例にとれば、３年
間で１チップ当りのビット数が４倍程度に増加するとい
う目ざましい進展をとげ、1Mビット／チップのDRAMも商
品化されている。このようにビット数の多い半導体集積
回路装置では最小線幅が１μｍ程度まで微細化されてい
る。一方、これらの半導体集積回路装置に用いられてい
る電源電圧は、システムインターフェイスやノイズマー
ジンという観点から、従来から用いられてきた電圧値を
踏襲している場合が多い。そのため、半導体集積回路装
置内部での電界強度が高まり、例えば、MOSトランジス
タのゲート酸化膜に高エネルギーをもったキャリアが注
入、捕獲されて特性劣化を起すいわゆるホトキャリア注
入効果等を生じ、半導体集積回路装置の信頼性を低下さ
せるという新たな問題が生じてきた。そこで、電源電圧
と入出力論理振幅を従来と同一にしたままで、半導体集
積回路装置内部での電界を緩和する提案がなさている。 従来、この種の技術としては、ダイジェスト オブ
テクニカル ペーパーズ（DIGEST OF TECHNICAL PAPER
S）、（1986−２−21）、アイ イー イー イー イ
ンターナショナル ソリッド・ステイト サーキットス
コンファレンス（IEEE International Solid−State
Circuits、Conference）（米）、「アンエクスペリメン
タル ４メガビット シーモス ディラム（An Experim
ental 4Mb CMOS DRAM）」P.272−273、に記載されるも
のがあった。 この文献の技術では、DRAMの内部に電源電圧を低下さ
せる減圧回路を設け、この減圧回路により低下させた電
圧を内部の微細構造素子に供給している。このように、
内部の微細構造素子に印加する電圧を低下させることに
より、電界強度を緩和し、信頼性を向上させている。 （発明が解決しようとする問題点） しかしながら、上記の減圧回路内蔵の半導体集積回路
装置では、テストのために通常の動作電圧よりも高い電
圧を内部回路に印加しようとしても、減圧回路があるた
めにそれができず、次のような問題を生じていた。 半導体集積回路装置では、初期不良をスクリーニング
（ふるいにかける）したり、新しく開発した半導体集積
回路装置の信頼性試験のため、通常の規格よりも高い電
源電圧を加えて動作させるいわゆるバーンインを施すこ
とが多い。これは、通常の規格での使用状態における故
障率が非常に少なく、信憑性のあるデータを得るには膨
大なサンプル数、あるいは膨大な試験時間を必要とする
ので、電源電圧を高くすることにより故障率発生を加速
し、現実的に対処しているのである。ところが、減圧回
路を有する半導体集積回路装置では、バーンインのため
に高い電源電圧を印加しても、その電源電圧が減圧回路
で低減されてしまうので、内部回路に対するバーンイン
を行うことが困難であった。そのため、半導体集積回路
装置の信頼性評価に支障をきたしていた。 本発明は、前記従来技術が持っていた問題点として、
減圧回路を内蔵する半導体集積回路装置では信頼性試験
が困難であるという点について解決した半導体集積回路
装置を提供するものである。 （問題点を解決するための手段） 本発明は、前記問題点を解決するために、半導体集積
回路装置のおいて、入力端子と、電源電圧よりも低い第
１の電圧で動作する内部回路と、前記入力端子に供給さ
れる第１の論理振幅を有する入力信号を第２の論理振幅
を有する内部入力信号に変換し前記内部回路に供給する
入力変換回路と、出力端子と、前記内部回路より出力さ
れる前記第２の論理振幅を有する内部出力信号を前記第
１の論理振幅を有する出力信号に変換して前記出力端子
から出力する出力変換回路と、基準電圧を発生する基準
電圧発生部と、ゲートに前記基準電圧が印加されると共
に、一端に前記電源電圧が印加され、他端から前記第１
の電圧を発生するMOSトランジスタとから構成される減
圧回路と、前記内部回路のテスト時に前記第１の電圧よ
りも高い第２の電圧を該内部回路に供給するための内部
電源端子と、前記内部電源端子に供給された前記第２の
電圧に応答して前記MOSトランジスタをオフ状態にし、
前記減圧回路による前記内部回路への前記第１の電圧の
供給を禁止すると共に該第２の電圧を該内部回路へ供給
するディスエーブル回路と、を備えている。 （作 用） 本発明によれば、以上のように半導体集積回路装置を
構成したので、通常使用時において、電源電圧が印加さ
れると、この電源電圧が減圧回路で第１の電圧に減圧さ
れて内部回路へ供給され、該内部回路が駆動される。入
力信号が入力端子に入力されると、この入力信号が入力
変換回路で内部入力信号に変換されて内部回路へ供給さ
れる。すると、内部回路から内部出力信号が出力され、
この内部出力信号が出力変換回路で出力信号に変換さ
れ、出力端子から出力される。 バーンイン等のテストのために、通常使用時の第１の
電圧よりも高い第２の電圧が内部電源端子に印加される
と、その第２の電圧に応答して内部回路への第１の電圧
の供給がディスエーブル回路によって禁止され、直接そ
の内部回路に第２の電圧が供給される。これにより、内
部回路に対するバーンイン等のテストが行える。 （実施例） 第１図は、本発明の実施例を示す半導体集積回路装置
の概略の構成図である。 この半導体集積回路装置は、入力信号端子（入力端
子）１、出力信号端子（出力端子）２、外部電源端子
３、及び内部電源端子４を有している。入力信号端子１
は、例えば半導体集積回路装置がランダムアクセスメモ
リ（以下、RAMという）の場合であれば、アドレスが読
み出し・書き込み制御信号等の入力信号が入力される端
子である。また、外部電源端子３は装置駆動用の電源電
圧V1が印加される端子、内部電源端子４は内部電源電圧
（第１の電圧）V2よりも高いテスト用電圧（第２の電
圧）V3が印加される端子である。 入力信号端子１と出力信号端子２との間には、入力信
号レベル変換回路（入力変換回路）５、内部回路６及び
信号出力レベル変換回路（出力変換回路）７が接続さ
れ、その入力信号レベル変換回路５及び出力信号レベル
変換回路７に外部電源端子３が接続されている。また、
外部電源端子３には減圧回路８の入力側が接続され、こ
の減圧回路８の出力側が内部回路６に接続されている。
さらに、内部電源端子４には内部回路６が接続されると
共にディスエーブル回路９の入力側が接続され、このデ
ィスエーブル回路９の出力側が減圧回路８に接続されて
いる。 ここで、入力信号レベル変換回路５は、入力信号端子
１からの入力信号のTTLレベル等の論理振幅（第１の論
理振幅）を内部回路６の論理振幅（第２の論理振幅を有
する内部入力信号）に変換するレベルシフト機能を有し
ている。内部回路６は、半導体集積回路装置の主要な回
路であり、例えばRAMであればアドレスデコーダ、メモ
リセル、センスアンプ等で構成されている。出力信号レ
ベル変換回路７は、内部回路６から出力される第２の論
理振幅を有する内部出力信号を第１の論理振幅を有する
出力信号に変換して出力信号端子２へ出力する回路であ
る。減圧回路８は外部電源端子３から供給される電源電
圧V1を減圧して内部電源電圧V2を出力する回路、ディス
エーブル回路９は内部電源端子４から供給されるテスト
用電圧V3を検出して減圧回路８の動作を禁止状態にする
回路である。 以上のような構成において、外部電源端子３に電源電
圧V1が供給されると、この電源電圧V1は入力信号レベル
変換回路５、出力信号レベル変換回路７及び減圧回路８
に給され、これらの回路5,7,8が駆動する。すると減圧
回路８は、内部回路６が微細な設計基準により構成され
ているので、この回路６の信頼性低下を防止するために
他の回路5,7よりも低い電圧で動作するよう、供給され
た電源電圧V1を減圧して内部電源電圧V2を出力し、この
電圧V2を内部回路６へ供給している。これにより、内部
回路６は動作状態となる。そして、入力信号が入力信号
端子１へ供給されると、この入力信号は入力信号レベル
変換回路５でレベルシフトされ、内部回路６で所定の処
理が施された後、該内部回路６の出力信号が出力信号レ
ベル変換回路７でレベルシフトされ、出力信号端子２か
ら出力される。 半導体集積回路装置の内部回路６に対してバーンイン
を行う場合は、内部電源電圧V2よりも高いテスト用電圧
V3を内部電源端子４に供給する。すると、ディスエーブ
ル回路９はテスト用電圧V3の入力を検出し、減圧回路８
の動作を禁止状態にして該減圧回路８の出力を停止させ
る。これにより、内部電源端子４に供給されたテスト用
電圧V3が内部回路に直接印加され、バーンインが行われ
る。 第２図は、第１図における減圧回路８及びディスエー
ブル回路９の構成例を示す回路図である。 第２図において、破線で囲まれた領域はディスエーブ
ル回路９であり、それ以外の回路部分は減圧回路８であ
る。 減圧回路８は、ノードN1から基準電圧を発生する基準
電圧発生部と、一端が電源電圧V1に接続され、他端がノ
ードN3を介して内部回路６に接続され、該基準電圧に基
づきゲート制御されて該ノードN3へ内部電源電圧V2を出
力するバッファトランジスタとして機能する出力用Ｎチ
ャネルMOSトランジスタ（以下、NMOSという）21と、該
内部電源電圧V2を安定化させる回路とを備えている。基
準電圧発生部は、電源電圧V1と大地との間に直列に接続
された分圧抵抗10,11で構成され、その分圧抵抗10と11
間のノードN1にNMOS20が接続され、さらにこのNMOS20が
ノードN2を介して出力用NMOS21のゲートに接続されてい
る。出力用NMOS21は減圧回路８の電圧供給能力に合せて
チャネル幅が設定されており、ノードN3を介して内部電
源端子４及び内部回路６に接続されている。ノードN1,N
2,N3からなる主ルートには、出力の安定化を図るための
フィードバック回路を構成するNMOS22,23,24,25,26,27
が接続されている。また、電源電圧V1とNMOS24のゲート
との間には、抵抗12及びNMOS28が直列に接続され、この
NMOS28のゲートと電源電圧V1との間にNMOS29が接続され
ている。 ディスエーブル回路９はNMOS29のゲートと大地とのに
接続されたNMOS30を有し、このNMOS30のゲートにはノー
ドN10を介してNMOS31,32,33,34,35が直列に接続され、
さらに該NMOS35が内部電源端子４及び内部回路６に接続
されている。また、ノードN10にはNMOS36のゲートが接
続されている。 以上のような構成において、減圧回路８の動作を説明
する。 分圧抵抗10,11に印加された外部からの電源電圧V1
は、その分圧抵抗10,11で分圧され、ノードN1に基準電
圧が現われる。この基準電圧はNMOS20を通してノードN2
へ送られる。このノードN2の電圧はノードN1よりもNMOS
20の閾値電圧だけ高い電圧値となる。ノードN2の電圧に
より出力用NMOS21の導通状態が制御され、この出力側の
ノードN3にはノードN2よりも該NMOS25の閾値電圧だけ低
い内部電源電圧V2が現われ、該内部電源電圧V2が内部回
路６へ供給される。 ノードN3の内部電源電圧Ｖが設定値よりも大きくなる
と、NMOS25と27の接続点であるノードN4がそのNMOS25を
通して上昇し、NMOS23のゲート電圧が高くなる。ここ
で、NMOS23にはノードN5を介してNMOS24が接続されてい
るが、このNMOS24のゲートにはノードN2の電圧によって
制御されるNMOS28を通して基準電圧が印加されている。
そのため、このNMOS24のゲート電圧を基準としてNMOS23
のゲート電圧が上昇すると、ノードN5の電圧が大きくな
ってNMOS22のゲート電圧が上昇し、このNMOS22を通して
ノードN3の電圧を低下させ、該ノードN3の電圧を設定値
に保持させる。反対に、ノードN3の内部電源電圧Ｖが設
定値よりも小さくなると、前記のフィードバックルート
が逆方向に働いて該ノードN3が設定値に保持される。ま
た、内部回路６側の消費電流量が多くなると、電源電圧
V1→抵抗13→NMOS26というルートでその内部回路６へ電
流が供給される。 次に、バーンインのためにテスト用電圧V3が内部電源
端子４に印加されたときの動作を説明する。 先ず、ディスエーブル回路９において、NMOS31〜35の
閾値電圧の合計値を例えば内部電源電圧V2よりも20〜40
％程度高く設定しておく。そして、NMOS31〜35の閾値電
圧の合計値よりも高いテスト用電圧V3が内部電源端子４
に印加されると、ノードN10の電圧が上昇し、NMOS30,36
がオン状態となる。NMOS30がオン状態になると、減圧回
路８側のNMOS29のゲート電圧が接地レベルとなり、その
NMOS29がオフ状態となり、ノードN2がＬレベルとなって
NMOS20がオフ状態になる。そのため、出力用NMOS21から
内部回路６への電源電圧供給が止まる。さらに、NMOS36
のオン状態により、抵抗13とNMOS26の接続点が接地レベ
ルになるため、電源電圧V1→抵抗13→NMOS26→内部回路
６、という電流供給ルートも遮断される。このようにデ
ィスエーブル回路９によって減圧回路８が内部回路６側
から切り離されるため、内部電源端子４に供給されたテ
スト用電圧V3が内部回路６へ供給されることになる。 なお、本発明は図示の実施例に限定されず、例えば第
２図の減圧回路８及びディスエーブル回路９をNMOSの代
りに、ＰチャネルMOSトランジスタ、相補形MOSトラジス
タ、あるいはその他のトランジスタ等を用いて構成する
ことも可能である。 （発明の効果） 以上詳細に説明したように、本発明によれば、通常の
動作で用いられる第１の電圧よりも高い任意の第２の電
圧を内部回路に印加することができると共に、この任意
の高い第２の電圧に応答して内部回路に通常の動作で用
いられる第１の電圧が供給されることを禁止しているた
め、これらの電圧を切り換えるための制御信号が不要と
なる。つまり、内部電源端子に与えられた任意の第２の
電圧に基づいて、通常の動作で用いられる第１の電圧を
ディスエーブルしているため、これら通常動作で用いら
れる第１の電圧及びそれよりも高い任意の第２の電圧を
切り換えるための制御信号の印加等の煩わしさなしに、
内部回路に任意の電圧を供給することができる。これに
より、例えば、内部回路の故障率を加速させ、少数のサ
ンプルで、しかも短時間に半導体集積回路装置の信頼性
試験を行うことが可能となる。さらに、第２の電圧を大
きくしてバーンインを行い、初期不良を積極的に発生さ
せ、スクリーニングを行うことにより、市場へ提供され
る半導体集積回路装置の信頼性を飛躍的に向上させるこ
とができる。
【図面の簡単な説明】
第１図は本発明の実施例を示す半導体集積回路装置の概
略の構成図、第２図は第１図の減圧回路及びディスエー
ブル回路の構成例を示す回路図である。 １……入力信号端子、２……出力信号端子、３……外部
電源端子、４……内部電源端子、５……入力信号レベル
変換回路、６……内部回路、７……出力信号レベル変換
回路、８……減圧回路、９……ディスエーブル回路、V1
……電源電圧、V2……内部電源電圧、V3……テスト用電
圧。
略の構成図、第２図は第１図の減圧回路及びディスエー
ブル回路の構成例を示す回路図である。 １……入力信号端子、２……出力信号端子、３……外部
電源端子、４……内部電源端子、５……入力信号レベル
変換回路、６……内部回路、７……出力信号レベル変換
回路、８……減圧回路、９……ディスエーブル回路、V1
……電源電圧、V2……内部電源電圧、V3……テスト用電
圧。
Claims (1)
- (57)【特許請求の範囲】 １．入力端子と、 電源電圧よりも低い第１の電圧で動作する内部回路と、 前記入力端子に供給される第１の論理振幅を有する入力
信号を第２の論理振幅を有する内部入力信号に変換し前
記内部回路に供給する入力変換回路と、 出力端子と、 前記内部回路より出力される前記第２の論理振幅を有す
る内部出力信号を前記第１の論理振幅を有する出力信号
に変換して前記出力端子から出力する出力変換回路と、 基準電圧を発生する基準電圧発生部と、ゲートに前記基
準電圧が印加されると共に、一端に前記電源電圧が印加
され、他端から前記第１の電圧を発生するMOSトランジ
スタとから構成される減圧回路と、 前記内部回路のテスト時に前記第１の電圧よりも高い第
２の電圧を該内部回路に供給するための内部電源端子
と、 前記内部電源端子に供給された前記第２の電圧に応答し
て前記MOSトランジスタをオフ状態にし、前記減圧回路
による前記内部回路への前記第１の電圧の供給を禁止す
ると共に該第２の電圧を該内部回路へ供給するディスエ
ーブル回路と、 を備えていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040796A JP2904276B2 (ja) | 1987-02-24 | 1987-02-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040796A JP2904276B2 (ja) | 1987-02-24 | 1987-02-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63207000A JPS63207000A (ja) | 1988-08-26 |
| JP2904276B2 true JP2904276B2 (ja) | 1999-06-14 |
Family
ID=12590583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040796A Expired - Lifetime JP2904276B2 (ja) | 1987-02-24 | 1987-02-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904276B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03156792A (ja) * | 1989-11-14 | 1991-07-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5283762A (en) * | 1990-05-09 | 1994-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device containing voltage converting circuit and operating method thereof |
| JPH04225182A (ja) * | 1990-12-26 | 1992-08-14 | Toshiba Corp | 半導体記憶装置 |
| KR930008854A (ko) * | 1991-10-16 | 1993-05-22 | 김광호 | 반도체 메모리의 내부전압공급장치 |
| JPH05144252A (ja) * | 1991-11-22 | 1993-06-11 | Mitsubishi Electric Corp | メモリｉｃ |
| KR950008453B1 (ko) * | 1992-03-31 | 1995-07-31 | 삼성전자주식회사 | 내부전원전압 발생회로 |
| JP2557594B2 (ja) * | 1992-04-16 | 1996-11-27 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870482A (ja) * | 1981-10-23 | 1983-04-26 | Hitachi Ltd | 半導体集積回路 |
| JPS60103587A (ja) * | 1983-11-09 | 1985-06-07 | Toshiba Corp | 半導体記憶装置のメモリセルキヤパシタ電圧印加回路 |
| JPS62192998A (ja) * | 1986-02-19 | 1987-08-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2721151B2 (ja) * | 1986-04-01 | 1998-03-04 | 株式会社東芝 | 半導体集積回路装置 |
| JPS6370451A (ja) * | 1986-09-11 | 1988-03-30 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63181196A (ja) * | 1987-01-22 | 1988-07-26 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
-
1987
- 1987-02-24 JP JP62040796A patent/JP2904276B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63207000A (ja) | 1988-08-26 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |