JPS63207000A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電源電圧を減圧回路で低下させて高集積化さ
れた内部回路へ供給する減圧回路内蔵の半導体装置に関
するものである。

（従来の技術） 近年、ｆ（Ｏ３（）ｆｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ）半導体集楕回路装置の微細化、高
密度化はダイナミックランダムアクセスメモリ（以下、
ＤＲＡ）Ｉという）を例にとれば、３年間で１チップ当
りのビット数が４倍程度に増加するという目ざましい進
展をとげ、１Ｈビツト／チツプのＤＲＡＭも商品化され
ている。このようにビット数の多い半導体装置では最小
線幅が１μｍ程度まで微細化されている。一方、これら
の半導体装置に用いられている電源電圧は、システムイ
ンターフェイスやノイズマージンという観点から、従来
から用いられてぎた電圧値を踏襲している場合が多い。

そのため半導体装置内部での電界強度が高まり、例えば
ＨＯＳトランジスタのゲート酸化膜に高エネルギーをも
ったキャリアが注入、捕獲されて特性劣化を起すいわゆ
るホトキャリア注入効果等を生じ、半導体装置の信頼性
を低下させるという新たな問題が生じてきた。そこで、
電源電圧と入出力論理撮幅を従来と同一にしたままで、
半導体装置内部での電界を緩和する提案がなされている
。

従来、この種の技術としては、ダイジェストオン　テク
ニカル　ベーバーズ（ＤＩＧＥＳＴ叶丁ＥＣＨＮＩＣＡ
Ｌ　ＰＡＰＥｆｔ８）　、（１９８６−２−２１）　、
アイイー　イー　イー　インターナショナル　ソリッド
・ステイト　サーキットス　コンファレンス（ＩＥＥＥ
　Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ　−３ｔａ
ｔｅ　Ｃ１ｒｃｕｉｔｓｃｏｎｆｅｒｅｎｃｅ）　　（
米）、［アン　エクスペリメンタル　４メガビツト　シ
ーモス　ディラム（八〇Ｅｘｐｅｒｉｍｅｎｔａｌ　　
　４Ｍｂ　Ｃ）ｆＯ３ＤＲＡＭ）　　Ｊ　Ｐ、２７２−
２７３　、に記載されるものがあった。

この文献の技術では、ＤＲＡＭの内部に電源電圧を低下
ざＵる減圧回路を設け、この減圧回路により低下させた
電圧を内部の微細＠造素子に供給している。このように
、内部の微細構造素子に印加する電圧を低下させること
により、電界強度を緩和し、信頼性を向上させている。

（発明が解決しようとする問題点） しかしながら、上記の減圧回路内蔵の半導体装置では、
テストのために通常の動作電圧よりも高い電圧を内部回
路に印加しようとしても、減圧回路があるためにそれが
できず、次のような問題を生じていた。

半導体装置では初期不良をスクリーニング（・５・るい
にかける）したり、新しく開発した半導体装置の信頼性
試験のため、通常の規格よりも高い電源電圧を加えて動
作させるいわゆるバーンインを施すことが多い。これは
、通常の規格での使用状態における故障率が非常に少な
く、信憑性のめるデータを得るには膨大なサンプル数、
おるいは膨大な試験時間を必要とするので、電源電圧を
高くすることにより故障率発生を加速し、現実的に対処
しているのである。ところが減圧回路を有する半導体装
置では、バーンインのために高い電源電圧を印加しても
、その電源電圧が減圧回路で低減されてしまうので、内
部回路に対するバーンインを行うことが困難でめった。

そのため半導体装置の信頼性評価に支障をきたしていた
。

本発明は前記従来技術が持っていた問題点として、減圧
回路を内蔵する半導体装置では信頼性試験が困難である
という点について解決した半導体装置を提供するもので
ある。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、内部回路へ外部
電源電圧よりも低い電源電圧を供給する減圧回路を有す
る半導体装置において、前記内部回路へテスト用電圧を
供給するための内部電源端子と、この内部電源端子への
テスト用電圧供給時に前記減圧回路を非能動化させるデ
ィスエーブル回路とを設けたものである。

（作　用） 本発明によれば、以上のように半導体装置を構成したの
で、バーンインのために通常使用時の電源電圧よりも高
いテスト用電圧を内部電源端子に供給すると、ディスエ
ーブル回路が減圧回路の動作を禁止するように働く。そ
れによって内部電源端子に供給されたテスト用電圧は、
直接に内部回路に印加され、バーンインが行なえる。従
って前記問題点を除去できるのである。

（実施例） 第１図は本発明の実施例を示す半導体装置の概略構成図
である。

この半導体装置は、入力信号端子１、出力信号端子２、
外部電源端子３、及び内部電源端子４を有している。入
力信号端子１は、例えば半導体装置がランダムアクセス
メモリ（以下、ＲＡＭという）の場合でおれば、アドレ
ス入力や読み出し・書き込み制御入力等の信号が入力さ
れる端子である。

また、外部電源端子３は装置駆動用の電源電圧ｖ１が印
加される端子、内部電源端子４は内部電源電圧ｖ２より
も高いテスト用電圧ｖ３が印加される端子でおる。

入力信号端子１と出力信号端子２の間には入力信号レベ
ル変換回路５、内部回路６及び出力信号レベル変換回路
７が接続され、その入力信号レベル変換回路５及び出力
信号レベル変換回路７に外部電源端子３が接続されてい
る。また、この外部電源端子３には減圧回路８の入力側
が接続され、その減圧回路８の出力側が内部回路６に接
続されている。さらに、内部電源端子４には内部回路６
が接続されると共にディスエーブル回路９の入力側が接
続され、そのディスエーブル回路９の出力側が減圧回路
８に接続されている。

ここで、入力信号レベル変換回路５は、入力信号端子１
からの入力信号のＴＴＬレベル等の論理振幅を内部回路
６の論理振幅に変換するレベルシフト機能を有している
。内部回路６は半導体装置の主要な回路であり、例えば
ＲＡＭであればアドレスデコーダ、メモリセル、センス
アンプ等で構成されている。出力信号レベル変換回路７
は、内部回路からの出力のレベルを外部の論理振幅に変
換して出力信号端子２へ出力する回路である。減圧回路
８は外部電源端子３から供給される電源電圧ｖ１を減圧
して内部電源電圧ｖ２を出力する回路、ディスエーブル
回路９は内部電源端子４から供給されるテスト用電圧ｖ
３を検出して減圧回路８の動作を禁止状態にする回路で
ある。

以上のような構成において、外部電源端子３に電源電圧
■１が供給されると、その電源電圧ｖ１は入力信号レベ
ル変換回路５、出力信号レベル変換回路７及び減圧回路
８に供給され、それらの回路５゜７．８が駆動する。す
ると減圧回路８は、内部回路６が微細な設計基準により
構成されているので、その回路６の信頼性低下を防止す
るために他の回路５．７よりも低い電源電圧で動作する
よう、供給された電源電圧ｖ１を減圧して内部電源電圧
ｖ２を出力し、その電圧ｖ２を内部回路６へ供給してい
る。

これにより、内部回路６は動作状態となる。そして入力
信号が入力信号端子１へ供給されると、その入力信号は
入力信号レベル変換回路５でレベルシフトされ、内部回
路６で所定の処理が施された後、その内部回路６の出力
信号が出力信号レベル変換回路７でレベルシフトされ、
出力信号端子２から出力される。

半導体装置の内部回路６に対してバーンインを行なう場
合は、内部電源電圧ｖ２よりも高いテスト用電圧ｖ３を
内部電源端子４に供給する。すると、ディスエーブル回
路９はテスト用電圧ｖ３の入力を検出し、減圧回路８の
動作を禁止状態にしてその減圧回路８の出力を停止させ
る。これにより、内部電源端子４に供給されたテスト用
電圧ｖ３が内部回路６に直接印加され、バーンインが行
なわれる。

第２図は第１図における減圧回路８及びディスエーブル
回路９の回路構成例を示す図である。

第２図において破線で囲まれた領域はディスエーブル回
路９であり、それ以外の回路部分は減圧回路８である。

減圧回路８は電源電圧ｖ１に接続された分圧抵抗１０、
１１及び抵抗１２．１３を有し、その分圧抵抗１０と１
１間のノードＮ１にはＮチャネルＨＯＳトランジスタ（
以下、ＮＨＯ３という＞２０が接続され、さらにそのＮ
ＨＯ３２０がノードＮ２を介して出力用ＮＨＯ３２１の
ゲートに接続されている。出力用間０３２１はこの減圧
回路８の電圧供給能力に合せてチャネル幅が設定されて
おり、ノードＮ３を介して内部電源端子４及び内部回路
６に接続されている。ノードＮｌ、　Ｎ２．　Ｎ３から
なる主ルートには、出力の安定化を図るためのフィード
バック回路を構成するＮＨＯ８２２，２３，２４゜２５
、２６．２７が接続されている。また、抵抗１２とＮ）
１０３２４のゲートとの間にＮＨＯ３２８が接続され、
そのＮＨＯ３２８のゲートと電源電圧ｖ１との間にＮＨ
Ｏ３２９か接続されている。

ディスエーブル回路９は８８０３２９のゲートと大地と
の間に接続されたＮＨＯ３３０を有し、その８８０８３
０のゲートにはノード８１０を介してＮＨＯ３３１，３
２，３３゜３４、３５が直列に接続され、ざらにそのＮ
ＨＯ３３５が内部電源端子４及び内部回路６に接続され
ている。

また、ノードＮ１０には聞０８３Ｂのゲートが接続され
ている。

以上のような構成において、減圧回路８の動作を説明す
る。

分圧抵抗１０．１１に印加された外部からの電源電圧ｖ
１は、その分圧抵抗ｉｏ、　ｉｉで分圧され、ノードＮ
１に基準電圧が現われる。その基準電圧はＮ）ｉ０ｓ２
０を通してノードＮ２へ出る。このノードＮ２の電圧は
ノードＮ１よりも８８０３２０の閾値電圧だけ高い電圧
値となる。ノードＮ２の電圧により出力用ＮＭＯ８２１
の導通状態が制御され、その出力側のノードＮ３にはノ
ードＮ２よりも該ＮＭＯ３２５の閾値電圧だけ低い内部
電源電圧ｖ２が現われ、その内部電源電圧ｖ２が内部回
路６へ供給される。

ノードＮ３の内部電源電圧Ｖが設定値よりも大きくなる
と、ＮＨＯ３２５と２７の接続点であるノードＮ４がそ
の８ＭＯ３２５を通して上昇し、ＮＨＯ３２３のゲート
電圧が高くなる。ここで、ＮＨＯ３２３にはノードＮ５
を介して８８０３２４が接続されているが、このＮ）１
０８２４のゲートにはノードＮ２の電圧によって制御さ
れるＮＨＯ３２８を通して基準電圧が印加されている。

そのため、このＮＨＯ３２４のゲート電圧を基準として
聞０３２３のゲート電圧が上昇すると、ノードＮ５の電
圧が大きくなって聞０８２２のゲート電圧が上昇し、そ
の聞０５２２を通してノードＮ３の電圧を低下させ、そ
のノードＮ３の電圧を設定値に保持させる。反対に、ノ
ードＮ３の内部電源電圧■が設定値よりも小さくなると
、前記のフィードバックルートが逆方向に働いて該ノー
ドＮ３が設定値に保持される。また、内部回路６側の消
費電流量が多くなると、電源電圧ｖ１→抵抗１３→ＮＭ
Ｏ３２Ｂというルートでその内部回路６へ電流が供給さ
れる。

次に、バーンインのためにテスト用電圧ｖ３が内部電源
端子４に印加されたときの動作を説明する。

先ず、ディスエーブル回路９においてＮＨＯ３３１〜３
５の閾値電圧の合計値を例えば内部電源電圧ｖ２よりも
２０〜４０％程度高く設定しておく。そしてＮＨＯ３３
１〜３５の閾値電圧の合計値よりも高いテスト用電圧ｖ
３が内部電源端子４に印加されると、ノード８１０の電
圧が上昇し、聞０８３０．３６がオン状態となる。ＮＨ
Ｏ３３０がオン状態になると、減圧回路８側のＮＨＯ３
２９のゲート電圧が接地レベルとなり、そのＮＨＯ３２
９がオフ状態となり、ノードＮ２がＬレベルとなってＮ
ＨＯ３２０がオフ状態になる。そのため、出力用ＮＨＯ
３２１から内部回路６への電源電圧供給が止まる。さら
にＮ）ｉ０３３＆のオン状態により、抵抗１３と聞０８
２６の接続点が接地レベルになるため、電源電圧ｖ１→
抵抗抵抗−ＮＨＯ３２６→内部回路６、という電流供給
ルートも遮断される。このようにディスエーブル回路９
によって減圧回路８が内部回路６側から切り離されるた
め、内部電源端子４に供給されたテスト用電圧ｖ３が内
部回路６へ供給されることになる。

なお、本発明は図示の実施例に限定されず、例えば第２
図の減圧回路８及びディスエーブル回路９をＮＨＯ３の
代りに、ＰチャネルＨＯ８トランジスタ、相補形ＨＯ３
トランジスタ、あるいはその他のトランジスタ等を用い
て構成することも可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、内部回路
用の電源線を内部電源端子により外部に引出すと共に、
その内部電源端子にディスエーブル回路を接続し、その
内部電源端子へのテスト用電圧供給時に該ディスエーブ
ル回路によって内部回路の動作を禁止するようにしたの
で、テスト用電圧を内部電源端子を通してその内部回路
へ供給できる。それによって内部回路の故障率を加速さ
せ、少数のサンプルで、しかも短時間に半導体装置の信
頼性試験を行なうことが可能となる。さらにテスト用の
電圧を大きくしてバーンインを行ない、初期不良を積極
的に発生させ、スクリーニングを行なうことにより、市
場へ提供される半導体装置の信頼性を飛躍的に向上させ
ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体装置の概略構成図
、第２図は第１図の減圧回路及びディスエーブル回路の
構成例を示す回路図である。 ３・・・・・・外部電源端子、４・・・・・・内部電源
端子、６・・・・・・内部回路、８・・・・・・減圧回
路、９・・・・・・ディスエーブル回路、ｖｌ・・・・
・・電源電圧、ｖ２・・・・・・内部電源電圧、ｖ３・
・・・・・テスト用電圧。

Claims (1)

1. 【特許請求の範囲】 　内部回路へ外部電源電圧よりも低い電源電圧を供給す
   る減圧回路を有する半導体装置において、前記内部回路
   へテスト用電圧を供給するための内部電源端子と、 この内部電源端子へのテスト用電圧供給時に前記減圧回
   路を非能動化させるディスエーブル回路とを設けたこと
   を特徴とする半導体装置。