JPS5870482A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5870482A JPS5870482A JP56168698A JP16869881A JPS5870482A JP S5870482 A JPS5870482 A JP S5870482A JP 56168698 A JP56168698 A JP 56168698A JP 16869881 A JP16869881 A JP 16869881A JP S5870482 A JPS5870482 A JP S5870482A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高密度の集積回路、とくに、高密度の半導体
メモリに好適な集積回路に関する。
メモリに好適な集積回路に関する。
従来、半導体メモリの高集積化のために、特開昭５１−
１０４２７６では、２種のゲート酸化膜厚と２種のゲー
ト領域表面濃度を組み合せた技術が提示されている。ま
た、特開昭５０−１１９５４３には、メモリアレ一部の
８ｉ表面を高濃度にイオン打ちこみすることによって、
メモリアレ一部のトランジスタのチャネル長をより小に
したり、拡散層間隔をより小にして集積度を向上させる
技術が提示されている。しかし、このような技術に１つ
で、トランジスタ等の回路素子の寸法を小さくした場合
、こｔらの回路素子の絶縁破壊に対する耐圧が小さくな
らざるをえない。したがって、これらの回路素子に与え
る電源電圧又はこれらの回路によって発生される信号電
圧は、回路素子の寸法を小さくしたことに伴なって小さ
くする必要かある〇 一方ユーザの使いやすさからみれば、外部からの印加電
圧（メモＩＪ Ｌ Ｓ Ｉのパッケージの電源ビンに印
加される電圧）は、メモリを構成するトランジスタの寸
法いかんによらず一定にしたいという要望がある。した
がって外部からの印加電圧を下げることは望ましくない
。したがって、上述の従来技術によっては、高い外部電
圧を用いることのできる高集積度のメモリを実現するこ
とは出来ない。このことはメモリに限らず、他の集積回
路にもあてはまる。
１０４２７６では、２種のゲート酸化膜厚と２種のゲー
ト領域表面濃度を組み合せた技術が提示されている。ま
た、特開昭５０−１１９５４３には、メモリアレ一部の
８ｉ表面を高濃度にイオン打ちこみすることによって、
メモリアレ一部のトランジスタのチャネル長をより小に
したり、拡散層間隔をより小にして集積度を向上させる
技術が提示されている。しかし、このような技術に１つ
で、トランジスタ等の回路素子の寸法を小さくした場合
、こｔらの回路素子の絶縁破壊に対する耐圧が小さくな
らざるをえない。したがって、これらの回路素子に与え
る電源電圧又はこれらの回路によって発生される信号電
圧は、回路素子の寸法を小さくしたことに伴なって小さ
くする必要かある〇 一方ユーザの使いやすさからみれば、外部からの印加電
圧（メモＩＪ Ｌ Ｓ Ｉのパッケージの電源ビンに印
加される電圧）は、メモリを構成するトランジスタの寸
法いかんによらず一定にしたいという要望がある。した
がって外部からの印加電圧を下げることは望ましくない
。したがって、上述の従来技術によっては、高い外部電
圧を用いることのできる高集積度のメモリを実現するこ
とは出来ない。このことはメモリに限らず、他の集積回
路にもあてはまる。
発明者等は上記問題を解決すべく、特願昭５６−５７１
４３号において高い外部電圧を用いることができ、寸法
が小さく、低い動作電圧で動作する回路素子を内部に有
する高集積度の集積回路の実現法を提案した。
４３号において高い外部電圧を用いることができ、寸法
が小さく、低い動作電圧で動作する回路素子を内部に有
する高集積度の集積回路の実現法を提案した。
上記出願においては、
（１） 一般に集積回路のうち、外部入力端子に接続
された回路素子の耐圧は高くなければならない。
された回路素子の耐圧は高くなければならない。
この端子に外部から高い電圧が供給されても、また、静
電力が発生しても、この素子が破壊されないようにする
ためである。したがって、この外部入力端子に接続され
た回路素子の寸法は大きくすることが実際上必要である
、 （２）集積回路のうち、内部の回路は前述のごとく、寸
法を小さくシ、それにより耐圧が小さくなっても破壊さ
れないようにするために、それらへ供給する電源電圧あ
るいはそれらにより発生される信号電圧の値を小さくす
ることが望ましい、の２点を考慮し、大きな振巾の信号
に応答する第１の回路内の回路素子は、耐圧が大きくな
るように大きな寸法にて形成するとともに、この回路の
出力信号に応答する第２の回路の回路素子は、高集積化
するために小さい寸法にて形成することを提案している
。更に、高い、第１の′電源′ゼ圧が人力され、第２の
回路にこの第１の電源電圧より低い第２の電源電圧を供
給するための、寸法の大きな回路素子からなる電源回路
を設け、第１の回路を第１の電源電圧が入力され、第２
の電源電圧に対応した大きさの電圧を有する内部信号を
発生するように構成する。第２の回路Ｃ１、第２の電源
電圧が入力され、この内部信号により起動され、第２の
電源電圧に対応した大きさの電圧を有する信号を出力す
るように構成することを提案している。
電力が発生しても、この素子が破壊されないようにする
ためである。したがって、この外部入力端子に接続され
た回路素子の寸法は大きくすることが実際上必要である
、 （２）集積回路のうち、内部の回路は前述のごとく、寸
法を小さくシ、それにより耐圧が小さくなっても破壊さ
れないようにするために、それらへ供給する電源電圧あ
るいはそれらにより発生される信号電圧の値を小さくす
ることが望ましい、の２点を考慮し、大きな振巾の信号
に応答する第１の回路内の回路素子は、耐圧が大きくな
るように大きな寸法にて形成するとともに、この回路の
出力信号に応答する第２の回路の回路素子は、高集積化
するために小さい寸法にて形成することを提案している
。更に、高い、第１の′電源′ゼ圧が人力され、第２の
回路にこの第１の電源電圧より低い第２の電源電圧を供
給するための、寸法の大きな回路素子からなる電源回路
を設け、第１の回路を第１の電源電圧が入力され、第２
の電源電圧に対応した大きさの電圧を有する内部信号を
発生するように構成する。第２の回路Ｃ１、第２の電源
電圧が入力され、この内部信号により起動され、第２の
電源電圧に対応した大きさの電圧を有する信号を出力す
るように構成することを提案している。
この結果、第１１第２の回路は、耐圧に関して問題はな
くでき、さらに、第２の回路は、小さい寸法の回路素子
で形成されるために、また、集積回路全体の中では、第
２の回路が占める面積が太きいため、集積回路全体とし
てみたときに高集積化が図られている。
くでき、さらに、第２の回路は、小さい寸法の回路素子
で形成されるために、また、集積回路全体の中では、第
２の回路が占める面積が太きいため、集積回路全体とし
てみたときに高集積化が図られている。
第１図は、上記出願になる方式の概念を示すためのＰ型
基板ＩＯからなるダイナミックメモリ用のメモリチップ
の断面図である。Ｎ型のモストランジスタ（以下ＭＯ８
Ｔと称す）ＱＰのゲート酸化膜Ｌ＋ｘ２はＭＯ８Ｔ 、
Ｑｍのゲート酸化膜ｔｌｌ、２より厚くされ、ＭＯ８Ｔ
、ＱＰのドレインＤ、には、高いドレイン電圧、たとえ
ば外部電圧■。０（たとえば５ｖ）が供給され、ＭＯ８
Ｔ、Ｑ、、のドレインＤｍには、この電圧■。０が入力
される内部電源電圧発生回路３０（これは実際には、基
板１ｏ内に形成されている）により％ ｖｏｏより低い
電圧■ＤＰ（たとえば３．５Ｖ）が供給されている。
基板ＩＯからなるダイナミックメモリ用のメモリチップ
の断面図である。Ｎ型のモストランジスタ（以下ＭＯ８
Ｔと称す）ＱＰのゲート酸化膜Ｌ＋ｘ２はＭＯ８Ｔ 、
Ｑｍのゲート酸化膜ｔｌｌ、２より厚くされ、ＭＯ８Ｔ
、ＱＰのドレインＤ、には、高いドレイン電圧、たとえ
ば外部電圧■。０（たとえば５ｖ）が供給され、ＭＯ８
Ｔ、Ｑ、、のドレインＤｍには、この電圧■。０が入力
される内部電源電圧発生回路３０（これは実際には、基
板１ｏ内に形成されている）により％ ｖｏｏより低い
電圧■ＤＰ（たとえば３．５Ｖ）が供給されている。
外部電圧は■。０は、基板電圧発生回路２ｏに入力され
、とこで基板１０のバイアス電圧たとえば一３Ｖを発生
する。なお、回路２ｏは、基板１゜の外部に記載されて
いるが、実際には基板１ｏの内部に設けられている。通
常メモリの集積度は、メモリアレーとそれを駆動する、
あるいはそれから出力される微少信号を増巾するセンス
アンプ（図示せず）などの、メモリアレーに直接接続さ
れている周辺回路（直接周辺回路）からなる第１の回路
部４０の集積度で決まる。したがってこの部分のＭＯ８
Ｔ、Ｑｍの寸法は小さくしたい。この寸法はＭＯ８Ｔ、
Ｑｍの耐圧、あるいはホットエレクトロン、基板電流な
どの関係から、一般に動作電圧を低くすることによって
小にすることは可能である。ここでは、ＭＯ８Ｔ、Ｑｍ
のゲート酸化膜ｆｏｗｌを薄くシ、ドレイン電圧はＶ。
、とこで基板１０のバイアス電圧たとえば一３Ｖを発生
する。なお、回路２ｏは、基板１゜の外部に記載されて
いるが、実際には基板１ｏの内部に設けられている。通
常メモリの集積度は、メモリアレーとそれを駆動する、
あるいはそれから出力される微少信号を増巾するセンス
アンプ（図示せず）などの、メモリアレーに直接接続さ
れている周辺回路（直接周辺回路）からなる第１の回路
部４０の集積度で決まる。したがってこの部分のＭＯ８
Ｔ、Ｑｍの寸法は小さくしたい。この寸法はＭＯ８Ｔ、
Ｑｍの耐圧、あるいはホットエレクトロン、基板電流な
どの関係から、一般に動作電圧を低くすることによって
小にすることは可能である。ここでは、ＭＯ８Ｔ、Ｑｍ
のゲート酸化膜ｆｏｗｌを薄くシ、ドレイン電圧はＶ。
０より低い電圧”ＤＰとし、チャネル長を短か（Ｌ、Ｍ
Ｏ８Ｔ、Ｑｍの寸法を小さくすることを実現している。
Ｏ８Ｔ、Ｑｍの寸法を小さくすることを実現している。
勿論、ゲ−）Ｇｍの電圧の最大値も一般的にはＶ １）
ＴＩにする必要がある。一方、その他の制御回路、つま
り直接周辺回路を制御する回路（間接周辺回路）からな
る第２の回路部５０は、チップ全体に占めるその面積は
約１０チであるから、特に寸法の小さなＭＯ８Ｔを使う
必要もない。むしろこの間接周辺回路は外部の入力端子
が接続されるから、静電破壊耐圧などが十分高くなけれ
ばならない。このためには一般にここのＭＯ８Ｔ Ｑ
Ｐのゲート酸化膜’ｏｘ□を厚くシ、それに伴ない寸法
（たとえばチャネル長）の大きなＭＯ８Ｔ Ｑ、を使
う必要がある。
ＴＩにする必要がある。一方、その他の制御回路、つま
り直接周辺回路を制御する回路（間接周辺回路）からな
る第２の回路部５０は、チップ全体に占めるその面積は
約１０チであるから、特に寸法の小さなＭＯ８Ｔを使う
必要もない。むしろこの間接周辺回路は外部の入力端子
が接続されるから、静電破壊耐圧などが十分高くなけれ
ばならない。このためには一般にここのＭＯ８Ｔ Ｑ
Ｐのゲート酸化膜’ｏｘ□を厚くシ、それに伴ない寸法
（たとえばチャネル長）の大きなＭＯ８Ｔ Ｑ、を使
う必要がある。
ここでは、このゲート酸化膜ｔ。、２をゲート酸化膜ｔ
ｏｙ、１より厚くシ、チャネル長を長くしたことに伴な
い、Ｑ、のドレイン電圧を、Ｑｍのドレイン電圧■ｌ）
Ｐより高い■。０とする。勿論ゲートＧＰの電圧の最大
値は一般的には■。０とする。なお、Ｑ、。
ｏｙ、１より厚くシ、チャネル長を長くしたことに伴な
い、Ｑ、のドレイン電圧を、Ｑｍのドレイン電圧■ｌ）
Ｐより高い■。０とする。勿論ゲートＧＰの電圧の最大
値は一般的には■。０とする。なお、Ｑ、。
ＱｍのソースＳＰ、Ｓｍはいずれもアース電位に保持さ
れる。第１図のように、高集積度に影響するメモリアレ
ーと直接周辺回路からなる第１の回路部４ｏのＭＯ８Ｔ
Ｑ、ｎの寸法は小さくし、間接周辺回路からなる第２
の回路部５０のＭＯ８Ｔ Ｑ。
れる。第１図のように、高集積度に影響するメモリアレ
ーと直接周辺回路からなる第１の回路部４ｏのＭＯ８Ｔ
Ｑ、ｎの寸法は小さくし、間接周辺回路からなる第２
の回路部５０のＭＯ８Ｔ Ｑ。
の寸法はより大きくするわけである。またこうすること
によって、チップ外部からの電源電圧（Ｖｏ。
によって、チップ外部からの電源電圧（Ｖｏ。
：たとえば５Ｖ）を動作電圧とすることによって、ＭＯ
８Ｔ、ＱＰは動作可能となる。またＱ、、ｌは、ＶＯＯ
をチップ内で電圧変換して、より低い動作電圧（ＶＤＰ
’たとえば３．５Ｖ）で動作可能となる。一般に動作
電圧を低くするほど、それに応じて■１，１も低くする
のが高速という点で望ましい。この点、ＭＯ８Ｔの一般
的特性からゲート酸化膜ｔ ＩＩＸが小になればｖｌｂ
も低くなるので、メモリの動作速度に大きな部分を占め
る第１の回路部の動作速度を高速化できる。
８Ｔ、ＱＰは動作可能となる。またＱ、、ｌは、ＶＯＯ
をチップ内で電圧変換して、より低い動作電圧（ＶＤＰ
’たとえば３．５Ｖ）で動作可能となる。一般に動作
電圧を低くするほど、それに応じて■１，１も低くする
のが高速という点で望ましい。この点、ＭＯ８Ｔの一般
的特性からゲート酸化膜ｔ ＩＩＸが小になればｖｌｂ
も低くなるので、メモリの動作速度に大きな部分を占め
る第１の回路部の動作速度を高速化できる。
よい。同、用途に応じてイオン打込み技術によって、し
きい電圧ｖｌｈを適宜調整できることは明らかである。
きい電圧ｖｌｈを適宜調整できることは明らかである。
さて、以上のような回路にて、内部電源電圧発生回路３
０として定電圧回路を用いた場合、外部からの電源電圧
（Ｖｏｏ）が過大になったとしても、耐圧の低い第１の
回路部４０に加わる信号電圧は一定であるので第１の回
路内の微細なＭＯ８Ｔを破壊から防ることかできるとい
う利点がある。ところが反面、有効なエージングテスト
を実施することが困難であるという欠点を有する。
０として定電圧回路を用いた場合、外部からの電源電圧
（Ｖｏｏ）が過大になったとしても、耐圧の低い第１の
回路部４０に加わる信号電圧は一定であるので第１の回
路内の微細なＭＯ８Ｔを破壊から防ることかできるとい
う利点がある。ところが反面、有効なエージングテスト
を実施することが困難であるという欠点を有する。
通常の集積回路では、最終製造［程の後に、通常動作で
用いられる電圧より高い電圧を故意に回路内の各トラン
ジスタに印加し、ゲート酸化膜不良などでもともと故障
の発生し易いトランジスタを初期に見つけるエージング
テストを実施し、信頼性を保証している。このエージン
グテストによる不良の発見率を向上させるには、正常な
素子が破壊するよりわずかに低い電圧を各素子に印加す
る必要がある。ところが、上記のように耐圧の低い回路
部分に対して、チップ内部の定電圧回路を介して電源電
圧を供給するように構成された集積回路チップでは、こ
の部分に十分なエージング電圧が加わらない。
用いられる電圧より高い電圧を故意に回路内の各トラン
ジスタに印加し、ゲート酸化膜不良などでもともと故障
の発生し易いトランジスタを初期に見つけるエージング
テストを実施し、信頼性を保証している。このエージン
グテストによる不良の発見率を向上させるには、正常な
素子が破壊するよりわずかに低い電圧を各素子に印加す
る必要がある。ところが、上記のように耐圧の低い回路
部分に対して、チップ内部の定電圧回路を介して電源電
圧を供給するように構成された集積回路チップでは、こ
の部分に十分なエージング電圧が加わらない。
したがって、本発明の目的は、複数の耐圧の異なる素子
を用いた半導体集積回路において、それぞれの素子に対
して最適なエージングテスト条件が設定でき、すべての
素子について不良に近い素子の発見率が高いエージング
テストが可能な回路構成を提供するにある。
を用いた半導体集積回路において、それぞれの素子に対
して最適なエージングテスト条件が設定でき、すべての
素子について不良に近い素子の発見率が高いエージング
テストが可能な回路構成を提供するにある。
さらに詳しくは、例えば第１図において、エージングテ
スト時には、寸法が大きく耐圧が高い素子で形成された
第１の回路部と、寸法の小さい耐圧の低い素子で形成さ
れた第２の回路部のそれぞれで、各素子に等価なテスト
条件となるような回路構成を提供する。またさらに、エ
ージングテストを実施するに際して、何ら特別の操作、
もしくは余分の入出力ピンを設けるなどの処置をするこ
となしに、外部よりの電源電圧を変更するだけで、従来
と同様のエージングテストが実施できる回路構成を提供
することを目的とする。
スト時には、寸法が大きく耐圧が高い素子で形成された
第１の回路部と、寸法の小さい耐圧の低い素子で形成さ
れた第２の回路部のそれぞれで、各素子に等価なテスト
条件となるような回路構成を提供する。またさらに、エ
ージングテストを実施するに際して、何ら特別の操作、
もしくは余分の入出力ピンを設けるなどの処置をするこ
となしに、外部よりの電源電圧を変更するだけで、従来
と同様のエージングテストが実施できる回路構成を提供
することを目的とする。
以下、実施例によって本発明の詳細な説明する。
なお、ここでは第１図の２種類の素子を用いた場合を例
にして説明するが、これに限定されるものでないことは
首うまでもない。
にして説明するが、これに限定されるものでないことは
首うまでもない。
第２図は本発明の基本概念を説明する図であり、外部か
ら供給される電源電圧■。０と、内部回路の動作電圧Ｖ
ＤＰの関係を示している。Ｖ（＋。１は耐圧の高い素子
で構成された回路、すなわち第１ ［’／＋ ５０の間
接周辺回路の動作電圧であり、ここではＶ。０に等しく
とっである。ＶＯＯ２は耐圧の低い素子で構成された、
第４図４０の直接周辺回路、メモリアレーの動作電圧を
示している。このように■。ｏｌ（＝Ｖｏｏ）とｖｏｏ
２の変化率が異なるようにしておけば、画部分の素子
に最適なエージングテスト条件を設定しうる。Ｖｏｏ２
と■。ｏｌの比は、使用する素子の耐圧の比にほぼ等し
く設定しておけばよい。このときの耐圧とは、エージン
グテストの対象とする項目の耐圧を指すことは言う１で
もないが、たとえば、第１図のゲート酸化膜の絶縁破壊
耐圧を対象とする場合には、その耐圧は酸化膜厚にほぼ
比例するので、 Ｖｏｏ １ ／ ■００２ ” ’ｅｘｔ ／ ’ｏｘ
２ （１）のようにすればよい。
ら供給される電源電圧■。０と、内部回路の動作電圧Ｖ
ＤＰの関係を示している。Ｖ（＋。１は耐圧の高い素子
で構成された回路、すなわち第１ ［’／＋ ５０の間
接周辺回路の動作電圧であり、ここではＶ。０に等しく
とっである。ＶＯＯ２は耐圧の低い素子で構成された、
第４図４０の直接周辺回路、メモリアレーの動作電圧を
示している。このように■。ｏｌ（＝Ｖｏｏ）とｖｏｏ
２の変化率が異なるようにしておけば、画部分の素子
に最適なエージングテスト条件を設定しうる。Ｖｏｏ２
と■。ｏｌの比は、使用する素子の耐圧の比にほぼ等し
く設定しておけばよい。このときの耐圧とは、エージン
グテストの対象とする項目の耐圧を指すことは言う１で
もないが、たとえば、第１図のゲート酸化膜の絶縁破壊
耐圧を対象とする場合には、その耐圧は酸化膜厚にほぼ
比例するので、 Ｖｏｏ １ ／ ■００２ ” ’ｅｘｔ ／ ’ｏｘ
２ （１）のようにすればよい。
なお、Ｖｏｏ１とＶ。ｏ２の比を耐圧の比にほぼ等しく
する設定することは、大棟かな目安を与えるものであり
、メモリの種類、テストの項目などによって適宜決定さ
れることは言うまでもない。
する設定することは、大棟かな目安を与えるものであり
、メモリの種類、テストの項目などによって適宜決定さ
れることは言うまでもない。
上に述べた本発明の概念は、先に述べた先願の各実施例
と完全に共存し得るものであり、たとえば、第３図に示
すような、内部電圧発生回路３０を、メモリアレー、直
接周辺回路に信号を供給するパルス発生回路ＰＧにのみ
付加する場合なども、電圧コンバータ１３０の特性を第
２図のようにすればよい。
と完全に共存し得るものであり、たとえば、第３図に示
すような、内部電圧発生回路３０を、メモリアレー、直
接周辺回路に信号を供給するパルス発生回路ＰＧにのみ
付加する場合なども、電圧コンバータ１３０の特性を第
２図のようにすればよい。
第２図では、Ｖｏｏ２は全領域にわたって同一の比例係
数で変化する例を示したが、目的に応じて他の種々の形
式が考えられる。第４図〜第６図はその例を示している
。
数で変化する例を示したが、目的に応じて他の種々の形
式が考えられる。第４図〜第６図はその例を示している
。
うに変化し、それ以降は一定の比率でＶ。ｏ２を変化さ
せる例である。
せる例である。
第５図は点Ｐまでとそれ以降で■。ｏ２の変化の係数が
異なる例である。
異なる例である。
第６図は、第４図、第５図とほぼ同様であるが、点Ｐま
ではある一定の電圧だけ％ＶＯＯ２と低くした例である
。
ではある一定の電圧だけ％ＶＯＯ２と低くした例である
。
次に、本発明を実現するだめの具体的な回路構成の実施
例を示すが、説明を簡単にするために通常用いられるダ
イナミック型パルス発生回路ヲ用いて説明する。このパ
ルス発生回路１） （３の動作の詳細は、昭和５４年度
電子通信学会半導体・材料部門全国大会Ｎｎ６９に記さ
れている。その概略を第７図で説明する。すなわち、入
力φ１が印加されると、ＱＤのゲート電圧は高電位から
低電位に放電されてｓ Ｑｎは０１”ｌ−になり、同時
にＱＬのゲート電圧は低電位から高電位（ブートストラ
ップ容量を用いて”ｌ’ｏｏ以上の高電位に充電される
）になる結果、ＱＬはＯＮになり、出力φ。は低電位（
ＯＶ）から高電位（Ｖｏｏ）になる。
例を示すが、説明を簡単にするために通常用いられるダ
イナミック型パルス発生回路ヲ用いて説明する。このパ
ルス発生回路１） （３の動作の詳細は、昭和５４年度
電子通信学会半導体・材料部門全国大会Ｎｎ６９に記さ
れている。その概略を第７図で説明する。すなわち、入
力φ１が印加されると、ＱＤのゲート電圧は高電位から
低電位に放電されてｓ Ｑｎは０１”ｌ−になり、同時
にＱＬのゲート電圧は低電位から高電位（ブートストラ
ップ容量を用いて”ｌ’ｏｏ以上の高電位に充電される
）になる結果、ＱＬはＯＮになり、出力φ。は低電位（
ＯＶ）から高電位（Ｖｏｏ）になる。
第８図、第９図は上記のＰＧを用いて、間接周辺回路用
の信号φ。とメモリアレー、直接周辺回路への信号φ。
の信号φ。とメモリアレー、直接周辺回路への信号φ。
′を発生する回路を示している。第８図は、第７図の出
力段にφ。′用のインバータＱＬ’とＱＤ’を並列に付
加した例である。ＱＬＬは、φ０′の出力振幅を低くす
るだめのＭＯ８Ｔであり、エンハンるメント型、デプレ
ッション型のいずれでもよい、１３０はＶ。０をＶＬＬ
の電圧に変換して出力する電圧コンバータである。
力段にφ。′用のインバータＱＬ’とＱＤ’を並列に付
加した例である。ＱＬＬは、φ０′の出力振幅を低くす
るだめのＭＯ８Ｔであり、エンハンるメント型、デプレ
ッション型のいずれでもよい、１３０はＶ。０をＶＬＬ
の電圧に変換して出力する電圧コンバータである。
第９図は、ＱＤとＱＬに直列に第８図と同一のＭＯ８Ｔ
ＱＬＬを付加し、その両端から出力φ。、φ。′をとり
出した例である。
ＱＬＬを付加し、その両端から出力φ。、φ。′をとり
出した例である。
これらにおいて、φ。′の出力振幅、すなわちＶｏｏ２
は・ Ｖａｏ ２ ＝ ＶＬＬ Ｖ＋ｈ
（２）ここにＶｌｈはＭＯ８Ｔ ＱＬＬのしきい電圧
のように表わされ、したがって、第２図、あるいは、第
４図〜第６図のような所望とする■。ｏ２に対して、■
１．１の値を ＶＬＬ＝ＶＯＯ２＋Ｖｔｈ （３１のよ
うに設定すればよい。なお、Ｑｌ□１．かデプレッショ
ン型の場合はｖｌｈに負の値を代入するたけで、式（３
）がそのまま適用される。
は・ Ｖａｏ ２ ＝ ＶＬＬ Ｖ＋ｈ
（２）ここにＶｌｈはＭＯ８Ｔ ＱＬＬのしきい電圧
のように表わされ、したがって、第２図、あるいは、第
４図〜第６図のような所望とする■。ｏ２に対して、■
１．１の値を ＶＬＬ＝ＶＯＯ２＋Ｖｔｈ （３１のよ
うに設定すればよい。なお、Ｑｌ□１．かデプレッショ
ン型の場合はｖｌｈに負の値を代入するたけで、式（３
）がそのまま適用される。
次に％ ＶＬＬの発生、すなわち電圧コンバータ１３０
の構成法について述べる。
の構成法について述べる。
第１０図は、ｖＬＬを発生する、電圧コンバータ１３０
の基本構成を示す図であす、Ｖｌ、１は、分圧手段１３
１，１３２による分圧により得られる。
の基本構成を示す図であす、Ｖｌ、１は、分圧手段１３
１，１３２による分圧により得られる。
第１１図はその一つの具体例であり、 １３１゜１３２
は、抵抗Ｒ１，Ｒ２によって構成されている。
は、抵抗Ｒ１，Ｒ２によって構成されている。
ＶＬＬＯ値は、ＶＬＬ＝ ＶＯＯ−Ｒ＋ ／ （几、＋
１も２）ののように表わされ、第２図の特性を実現する
具体例である。
１も２）ののように表わされ、第２図の特性を実現する
具体例である。
第１２図は、第４図の具体的実施例である０２点の電圧
Ｖ。０２（ＰＩはｎ個のダイオ−■）がオンする瞬間の
電圧であり、はぼ Ｖ（）（） ２ （ｐｌ−ｎ Ｘ Ｖ、、 、
（５）ここに■Ｐはダイメートの順方向゛電
圧のように表わされる。Ｐ点以降の峨きは、Ｉｔ。
Ｖ。０２（ＰＩはｎ個のダイオ−■）がオンする瞬間の
電圧であり、はぼ Ｖ（）（） ２ （ｐｌ−ｎ Ｘ Ｖ、、 、
（５）ここに■Ｐはダイメートの順方向゛電
圧のように表わされる。Ｐ点以降の峨きは、Ｉｔ。
とダイオードの等価オン抵抗ｎ ” Ｒ１）によって決
まる。
まる。
第１３図は上記のＤをＭＯ８Ｔ Ｑｏによって置き換え
た実施例であり・ このときのＶ （３０（Ｐｉは）Ｖ
ＣＣ２（ｆ・）１ｎ×■１１１ ここに■、はＭＯ８Ｔ Ｑ。のしきい電圧で表われる
。また、Ｐ以降の頌きは、前と同様にＲ１とＱ。の等価
オン抵抗ｎ−ＲＱｏによって決まる。
た実施例であり・ このときのＶ （３０（Ｐｉは）Ｖ
ＣＣ２（ｆ・）１ｎ×■１１１ ここに■、はＭＯ８Ｔ Ｑ。のしきい電圧で表われる
。また、Ｐ以降の頌きは、前と同様にＲ１とＱ。の等価
オン抵抗ｎ−ＲＱｏによって決まる。
第１４図は、第５図の具体的実施例である。直列接続さ
れたＱ。がオンする捷では、■ｏ０□０頌きは、几１と
Ｒ３が決まり、Ｐ点以降は的と同様Ｑｏの等価オン抵抗
ｎ ” ＲＱＯとＲ７で決する。したがって、几：、
） ｎ−ＲＱＯとしておくことによって、第５図のよう
な特性を得ることができる。なを、通常はＭＯ８ＴはＶ
Ｉｈ以丁０ゲート電圧においても、微小な電流が流れる
場合が多く、特にＲ３の抵抗を付加しなくても、第５図
の如き特性が得られる。
れたＱ。がオンする捷では、■ｏ０□０頌きは、几１と
Ｒ３が決まり、Ｐ点以降は的と同様Ｑｏの等価オン抵抗
ｎ ” ＲＱＯとＲ７で決する。したがって、几：、
） ｎ−ＲＱＯとしておくことによって、第５図のよう
な特性を得ることができる。なを、通常はＭＯ８ＴはＶ
Ｉｈ以丁０ゲート電圧においても、微小な電流が流れる
場合が多く、特にＲ３の抵抗を付加しなくても、第５図
の如き特性が得られる。
第１５図は、Ｒ１をＭＯ８Ｔ Ｑえで置き換えた例で
あり、エンハンスメント型、デジ１／ツシヨン型のいず
れでもよい。
あり、エンハンスメント型、デジ１／ツシヨン型のいず
れでもよい。
第１６図は％ ＱＡをデプレッション型としてゲートを
ソースに接続した例である。
ソースに接続した例である。
以」二、各種のＶＬ□、発生回路について述べたが、そ
の他種々の構成がとれることは首う−までもない。
の他種々の構成がとれることは首う−までもない。
また、上記は、エージングテストが電源電圧■。０を上
げるだけで、自動的に行なえる場合について述べたが、
メモリアレーあるいは直接周辺回路の動作を安定にする
ため、通常の動作状態では、Ｖｏｏ２の値はほぼ一定に
しておき、゛Ｉニー−ジングチスト時のみ、■ｏｏ２を
■。０に対し一定の比率で変化させることもできる。
げるだけで、自動的に行なえる場合について述べたが、
メモリアレーあるいは直接周辺回路の動作を安定にする
ため、通常の動作状態では、Ｖｏｏ２の値はほぼ一定に
しておき、゛Ｉニー−ジングチスト時のみ、■ｏｏ２を
■。０に対し一定の比率で変化させることもできる。
第１７図はその実施例である。同図（Ａ、 ）で、Ｒ，
＞Ｊ’のように設定しておき、玉−ジングチスト時にの
みＳＷを閉じるようにする。このようにしておけば、通
常の動作時には、同図（１３）の■ｏｏ２のように、Ｐ
点以降はＶ。０に対しほとんど依存しないで、エージン
グテスト時にのみ、ＶＯ（１２’のように、変化率を大
きくすることができる。１第１８図はＳＷをＩ〜ｉ１０
５ＴＱＳに置き換えたもので、この場合はＲ１／もＱｓ
ｗでかねている。エージングテスト時にφ、を高電圧に
して、ＱｓＷをオンさせ、第１７図（Ｂ）の如き特性を
得る。
＞Ｊ’のように設定しておき、玉−ジングチスト時にの
みＳＷを閉じるようにする。このようにしておけば、通
常の動作時には、同図（１３）の■ｏｏ２のように、Ｐ
点以降はＶ。０に対しほとんど依存しないで、エージン
グテスト時にのみ、ＶＯ（１２’のように、変化率を大
きくすることができる。１第１８図はＳＷをＩ〜ｉ１０
５ＴＱＳに置き換えたもので、この場合はＲ１／もＱｓ
ｗでかねている。エージングテスト時にφ、を高電圧に
して、ＱｓＷをオンさせ、第１７図（Ｂ）の如き特性を
得る。
第１９図〜第２１図は、φ６の発生に関する実施例であ
る。第１９図はスイッチＳＷによってＱｉ９Ｗのゲート
電圧を、通常の動作時にはアース電位に、またエージン
グ時にはＱｓｗをオンさせる電圧■１．にすればよい。
る。第１９図はスイッチＳＷによってＱｉ９Ｗのゲート
電圧を、通常の動作時にはアース電位に、またエージン
グ時にはＱｓｗをオンさせる電圧■１．にすればよい。
第２０図は別の実施例である。すなわち、チップ内のＱ
ｓｗのゲートは、チップ内の抵抗Ｒ８によって、チップ
内でアースに接続される。一方ゲートはポンディングパ
ッドＰＩ）を介してパッケージのビンＰＮに接続される
。通常の動作時に、このビンをオープンにしておけば、
ＱＬＬのゲートはアース電位になる。まだエージング時
にこのピンに電圧を印加すれば、ＱＳｗがオンとなり所
定の特性が得られる。
ｓｗのゲートは、チップ内の抵抗Ｒ８によって、チップ
内でアースに接続される。一方ゲートはポンディングパ
ッドＰＩ）を介してパッケージのビンＰＮに接続される
。通常の動作時に、このビンをオープンにしておけば、
ＱＬＬのゲートはアース電位になる。まだエージング時
にこのピンに電圧を印加すれば、ＱＳｗがオンとなり所
定の特性が得られる。
第２１図は、上記のようにエージング用のピンをわざわ
ざ設けずに、チップに加わる外部クロックの位相関係を
エージング時のみ調整し、同じ効果を得るだめの実施例
である。たとえばダイナミックＲＡＭでは、よく知られ
ているように、２１ｉ１ｉの外部クロックＲＡ Ｓ （
Ｒｏｗ Ａ、ｄｒ！ ｒｅｓ ｓ Ｓ ｔ ｒｏｂｅ
）とＣＡＳ （Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ ５ｔｒ
ｏｂｅ ）の適当なタイミング関係で動作する。通常、
ＩＬＡ８が高レベルでＣＡＳが低レベルの組み合わせで
は用いないので、逆にこの組み合せをエージング時に用
いればよい。すなわち第２１図のような論理をとること
により、上記組み合せの場合のみＱｌ、Ｉ、をオンにし
て、所定の特性を得ることができる。
ざ設けずに、チップに加わる外部クロックの位相関係を
エージング時のみ調整し、同じ効果を得るだめの実施例
である。たとえばダイナミックＲＡＭでは、よく知られ
ているように、２１ｉ１ｉの外部クロックＲＡ Ｓ （
Ｒｏｗ Ａ、ｄｒ！ ｒｅｓ ｓ Ｓ ｔ ｒｏｂｅ
）とＣＡＳ （Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ ５ｔｒ
ｏｂｅ ）の適当なタイミング関係で動作する。通常、
ＩＬＡ８が高レベルでＣＡＳが低レベルの組み合わせで
は用いないので、逆にこの組み合せをエージング時に用
いればよい。すなわち第２１図のような論理をとること
により、上記組み合せの場合のみＱｌ、Ｉ、をオンにし
て、所定の特性を得ることができる。
第８図、第９図で、間接周辺回路用のφ３．および直接
周辺回路、メモリア１／−川のφ。′の両イ＝号を同時
に出力する実施例を述べたが、これらは、両者が一体化
されているために、実際のメモリチップの設計において
、配線数が増加するなどの不都合を生じる場合がある。
周辺回路、メモリア１／−川のφ。′の両イ＝号を同時
に出力する実施例を述べたが、これらは、両者が一体化
されているために、実際のメモリチップの設計において
、配線数が増加するなどの不都合を生じる場合がある。
次に、これらの問題のない。
さらに好適な回路構成の実施例を述べる。
第２２図はその実施例であり、通常のＰＧの出力に、Ｍ
Ｏ８ＴＱＬＭで構成した電圧リミッタ回路ＬＭを付加し
てφ１．を得ている。とのときのφ１．′の出力電圧は
、前に述べた式（２）で表わされる。このようにしてお
けば、ＰＧとＬＭを全く異なる箇所に配置することが可
能で、レイアウト設計上の自由度が増す。また、ＰＧと
ＬＭが分離されているので、ＤＧの設計は従来と全く同
じでよい。
Ｏ８ＴＱＬＭで構成した電圧リミッタ回路ＬＭを付加し
てφ１．を得ている。とのときのφ１．′の出力電圧は
、前に述べた式（２）で表わされる。このようにしてお
けば、ＰＧとＬＭを全く異なる箇所に配置することが可
能で、レイアウト設計上の自由度が増す。また、ＰＧと
ＬＭが分離されているので、ＤＧの設計は従来と全く同
じでよい。
第２３図はＬＭの他の実施例であり、第２２図よりさら
に良好な電気的特性を有している。すなわち、ここでは
％ＱＬＭのゲート容量によるセルフフートストラップ効
果を利用しているために高速動作が可能になっている。
に良好な電気的特性を有している。すなわち、ここでは
％ＱＬＭのゲート容量によるセルフフートストラップ効
果を利用しているために高速動作が可能になっている。
同図（Ｂ）を用いて動作の概要を説明する。ノードＡは
予じめＭＯ８ＴＱ、１、にょって、ＶＬＬ−■２．の電
位にプリチャージされている。次いでφ。が立ち上がる
と、ＱＬＭのゲートとソース、ドレインとの間には反転
応答量Ｃｏが形成されているために、Ａ点はその容量結
合により上昇する。したがって、ＱＬＭの実効ゲート電
圧が高くなり、ＱＰ□のオン抵抗が小さくなるため、出
力φ。′はほぼφ。と同様の立ち上がりで上昇する。Ａ
の電位■いはφ。と共に上昇するが、ｖカが■１、□＋
ｖｌｈを越えるとＱ。８がオンとなり、ＡからＶＬＬに
向って電流経路が形成される。したがって、ｃｏとＱＤ
Ｓのオン抵抗で決する時定数によって、Ａの電位は下降
を始め、最終的にはｖＩ、１゜＋ Ｖ １１．の点に安
定する。φ。′の最終的出力’Ｉｌｌ圧ｖｏｏ ２は、
■００２ ＝ ｖＡ Ｖｌｌ、（Ｑｌ、Ｍ ）となる
から、ＱＤＳとＱＬＭのしきい電圧を等しく設定してお
けば、ｖｏｏ ２とＶＬＩ、の値は等しくなり、■１□
１５発生回路の設計が非常に容易となる。次いで、φ。
予じめＭＯ８ＴＱ、１、にょって、ＶＬＬ−■２．の電
位にプリチャージされている。次いでφ。が立ち上がる
と、ＱＬＭのゲートとソース、ドレインとの間には反転
応答量Ｃｏが形成されているために、Ａ点はその容量結
合により上昇する。したがって、ＱＬＭの実効ゲート電
圧が高くなり、ＱＰ□のオン抵抗が小さくなるため、出
力φ。′はほぼφ。と同様の立ち上がりで上昇する。Ａ
の電位■いはφ。と共に上昇するが、ｖカが■１、□＋
ｖｌｈを越えるとＱ。８がオンとなり、ＡからＶＬＬに
向って電流経路が形成される。したがって、ｃｏとＱＤ
Ｓのオン抵抗で決する時定数によって、Ａの電位は下降
を始め、最終的にはｖＩ、１゜＋ Ｖ １１．の点に安
定する。φ。′の最終的出力’Ｉｌｌ圧ｖｏｏ ２は、
■００２ ＝ ｖＡ Ｖｌｌ、（Ｑｌ、Ｍ ）となる
から、ＱＤＳとＱＬＭのしきい電圧を等しく設定してお
けば、ｖｏｏ ２とＶＬＩ、の値は等しくなり、■１□
１５発生回路の設計が非常に容易となる。次いで、φ。
が下降を始めると、φ３．′も同様にＦ降する。このと
き、Ｃ６の結合により、への電位が低下し、φ１．′の
立ちＦり時間が多少遅くなる場合があるが％ ＱｐｌＬ
のオン抵抗を小さく設定しておけば、同図（１３）の破
線のように、Ａの電位の低下を最小限に止めることがで
き、遅れを小さくできる。
き、Ｃ６の結合により、への電位が低下し、φ１．′の
立ちＦり時間が多少遅くなる場合があるが％ ＱｐｌＬ
のオン抵抗を小さく設定しておけば、同図（１３）の破
線のように、Ａの電位の低下を最小限に止めることがで
き、遅れを小さくできる。
第２４図は、立ち丁がり時間をさらに高速化することの
必要な場合の実施例であり、ＬＭの出力端に、放電用の
ＭＯ８Ｔ Ｑ□８を付加した例である。
必要な場合の実施例であり、ＬＭの出力端に、放電用の
ＭＯ８Ｔ Ｑ□８を付加した例である。
とれによれば、高速に立ち下がらぜることがり能になる
。ダイナミックメモリの場−８し１１、動作の終りに、
全パルスを同時に、リセットする場合が多いので、リセ
ット用の信号φ、８は他と共用することが可能で、この
信号の追加は特に問題にならない。
。ダイナミックメモリの場−８し１１、動作の終りに、
全パルスを同時に、リセットする場合が多いので、リセ
ット用の信号φ、８は他と共用することが可能で、この
信号の追加は特に問題にならない。
第２５図〜第２７図はＬＭの他の実施例である。
第２５図はＭＯ８Ｔをダイオードで置き換えた例である
。ｖｏｏ２の値がＶ。０２−ＶＬＬ ＋ＶＦ Ｖ’＋
ｈのように多少複雑となるが、動作は第２３と全く同一
である。
。ｖｏｏ２の値がＶ。０２−ＶＬＬ ＋ＶＦ Ｖ’＋
ｈのように多少複雑となるが、動作は第２３と全く同一
である。
第２６図は、ＱＰＲを抵抗Ｒ４によって置き換えた例で
あり、立ち下り時間の改善に有効である。
あり、立ち下り時間の改善に有効である。
第２７図は、Ｑｔ’ａ ｌ ＱＤＳを抵抗Ｒ５によって
かねたものであり、やはり第２２図と同様の動作を得る
ことができる。
かねたものであり、やはり第２２図と同様の動作を得る
ことができる。
以上、種々の実施例を述べて来たが、その他の変形、あ
るいは組合せが可能なことは言うまでもない。
るいは組合せが可能なことは言うまでもない。
たとえば、第２８図は、間接周辺回路のパルス発生回路
ＰＧのうちで、直接周辺、メモリアレーに信号を供給す
る箇所にのみ、ＬＭを付加し、その出力電圧を決めるＶ
ＬＬは共通のＶＬＬ発生回路１３０によって供給し、ま
たφ。１′には、Ｃ１，による昇圧操作を施している。
ＰＧのうちで、直接周辺、メモリアレーに信号を供給す
る箇所にのみ、ＬＭを付加し、その出力電圧を決めるＶ
ＬＬは共通のＶＬＬ発生回路１３０によって供給し、ま
たφ。１′には、Ｃ１，による昇圧操作を施している。
同図（ｉ、ｓ ）は動作の概要を示している。φ。１′
はφ。３′の立ちよりと同時にＣＢによって昇圧される
。このときＬＭＩのＭ ＯＳ ’Ｉ’ＱＬＭはオフ状態
になっているから、Ｃ１，からの電荷がＱＬＭを通して
ＰＧＩ側に逆流することはなく、昇圧のために、特別の
処置を必要としない。φ。３′φ。４′の出力振幅は、
第２２図のＬＭの使用によりＶＬ、、に等しくなってい
る。
はφ。３′の立ちよりと同時にＣＢによって昇圧される
。このときＬＭＩのＭ ＯＳ ’Ｉ’ＱＬＭはオフ状態
になっているから、Ｃ１，からの電荷がＱＬＭを通して
ＰＧＩ側に逆流することはなく、昇圧のために、特別の
処置を必要としない。φ。３′φ。４′の出力振幅は、
第２２図のＬＭの使用によりＶＬ、、に等しくなってい
る。
このような構成によれば、各ＬＭをメモリアレーの入口
付近にまとめて配置することが可能で、配線数も低減さ
れ、レイアウト設計の効率が向ヒする。また、１３０は
共通化しているので、各リミッタの出力振幅を同一値に
することができる。またφ。１′の昇圧後の電圧も％
ＶＬＬに支配されることは言うまでもない。
付近にまとめて配置することが可能で、配線数も低減さ
れ、レイアウト設計の効率が向ヒする。また、１３０は
共通化しているので、各リミッタの出力振幅を同一値に
することができる。またφ。１′の昇圧後の電圧も％
ＶＬＬに支配されることは言うまでもない。
以上は、主に第１図を例にして説明して来たが本発明の
適用範囲は、これに限定されるものでなく、２種以上の
素子を用いる場合は勿論一般の半導体集積回路に適用で
きる○ たとえは、第２９図は０Ｍ０８回路に適用した例である
。同図でＰＧは通常用いられる、ＰチャネルＭＯ８ＴＱ
、Ｌと、ＮチャネルＭＯ８ＴＱＮＬで構成されたインバ
ータ回路であり、その出口にＬＭを付加した例である。
適用範囲は、これに限定されるものでなく、２種以上の
素子を用いる場合は勿論一般の半導体集積回路に適用で
きる○ たとえは、第２９図は０Ｍ０８回路に適用した例である
。同図でＰＧは通常用いられる、ＰチャネルＭＯ８ＴＱ
、Ｌと、ＮチャネルＭＯ８ＴＱＮＬで構成されたインバ
ータ回路であり、その出口にＬＭを付加した例である。
これも前に説明したと同様の動作を行なう。
第３０図は、０ＭＯ８で必然的に生じるバイポーラトラ
ンジスタＴＢを用いた例である。ＱＰはＰチャネルＭＯ
８Ｔである。バイポーラトランジスタは一般に電流駆動
能力が大きく、また、０Ｍ０８回路は、消費電力が少な
い特徴があるため、ここでは、ＴＢの出力で直接ＰＧの
電源として動作させる構成をとっている。なお、ＴＢの
構成は、同図（Ｂ）に示したようにすればよい。すなわ
ち、Ｐ −Ｗｅ １１型の０ＭＯ８においては、基板ｎ
−８ｕｂをコレクタ、Ｐ−Ｗｅｌｌをベースｎ＋拡散層
をエミッタとすれば良い。Ｎ−Ｗｅｌｌ型の場合も容易
に類推できる。
ンジスタＴＢを用いた例である。ＱＰはＰチャネルＭＯ
８Ｔである。バイポーラトランジスタは一般に電流駆動
能力が大きく、また、０Ｍ０８回路は、消費電力が少な
い特徴があるため、ここでは、ＴＢの出力で直接ＰＧの
電源として動作させる構成をとっている。なお、ＴＢの
構成は、同図（Ｂ）に示したようにすればよい。すなわ
ち、Ｐ −Ｗｅ １１型の０ＭＯ８においては、基板ｎ
−８ｕｂをコレクタ、Ｐ−Ｗｅｌｌをベースｎ＋拡散層
をエミッタとすれば良い。Ｎ−Ｗｅｌｌ型の場合も容易
に類推できる。
以上述べたように、本発明により、複数の回路素子を用
いた、高密度でかつエージングテストの容易な半導体集
積回路が実現できる。
いた、高密度でかつエージングテストの容易な半導体集
積回路が実現できる。
なお、本発明の適用範囲は以上の実施例に限定されるも
のでなく、種々の変形が可能である。例えば、実施例で
は、接 電位を基準に、ＶＯ（１例の電圧をリミットす
る方式を述べたが、逆にｖａｎを基準として、接 電位
側の電圧をリミットすることも可能である。また、■Ｌ
１４発生回路とｔ７て、同一チップ上に演算増幅器を設
け、これによって■Ｔ、Ｔ。
のでなく、種々の変形が可能である。例えば、実施例で
は、接 電位を基準に、ＶＯ（１例の電圧をリミットす
る方式を述べたが、逆にｖａｎを基準として、接 電位
側の電圧をリミットすることも可能である。また、■Ｌ
１４発生回路とｔ７て、同一チップ上に演算増幅器を設
け、これによって■Ｔ、Ｔ。
のレベルを制御して、その変動を少なくするなども可能
である。また、２ｓ以りの素子を用いた集積回路におい
ては、その目的に応じて、２種以上のＶＬＬ発生回路を
設ければ良いことは叫うまでもない。
である。また、２ｓ以りの素子を用いた集積回路におい
ては、その目的に応じて、２種以上のＶＬＬ発生回路を
設ければ良いことは叫うまでもない。
第１図〜第３０図は本発明の実施例を示す図である。
１３０・・・・Ｗ圧コンバータ１３１，１３２・・・・
・・分圧手段代理人 弁理ト 曹＋１’ｌ第１１幸 竿２図 簿３図 Ｖｃ（ Ｖｃｃ ＣＣ 茅７図 ５ｉ１０凹 岸）１図
２Ｃ７２図ギ／３凹 葬１４図 薯／、５匣
ギ／ｂ因イ／７図 草／ａ 寧／ｑ図 算２０図 多２３図 （Ａ） ＬＨ ＦＢ） −〉Ｌ ｖｚ４図 ￥２５図 ￥２乙図
￥２７図ψ０（ＪＬＨｑ’ｏ’ ψＯＱＬ
Ｊ４ 釣 匂 Ｏｔｓ −〇′茸２ａ図
（Ａ） ６Ｂ） −〉ノ 第２ｑ図 ＰＥｒ／ Ｐ（ｒ２ （Ｂ’）
・・分圧手段代理人 弁理ト 曹＋１’ｌ第１１幸 竿２図 簿３図 Ｖｃ（ Ｖｃｃ ＣＣ 茅７図 ５ｉ１０凹 岸）１図
２Ｃ７２図ギ／３凹 葬１４図 薯／、５匣
ギ／ｂ因イ／７図 草／ａ 寧／ｑ図 算２０図 多２３図 （Ａ） ＬＨ ＦＢ） −〉Ｌ ｖｚ４図 ￥２５図 ￥２乙図
￥２７図ψ０（ＪＬＨｑ’ｏ’ ψＯＱＬ
Ｊ４ 釣 匂 Ｏｔｓ −〇′茸２ａ図
（Ａ） ６Ｂ） −〉ノ 第２ｑ図 ＰＥｒ／ Ｐ（ｒ２ （Ｂ’）
Claims (1)
- 少なくとも２個以上の回路群を含む半導体集積回路にお
いて、前記各回路群の動作に必要な電源電圧、ならびに
信号を発生する手段を有し、該電源電圧、ならびに信号
振幅が、外部から供給される電源電圧もしくは信号振幅
の変化に対し、それぞれ異なる係数で変化するように構
成したことを特徴とする半導体集積回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168698A JPS5870482A (ja) | 1981-10-23 | 1981-10-23 | 半導体集積回路 |
| US06/368,162 US4482985A (en) | 1981-04-17 | 1982-04-14 | Semiconductor integrated circuit |
| EP82301967A EP0063483B1 (en) | 1981-04-17 | 1982-04-16 | Semiconductor integrated circuit |
| DE8282301967T DE3279013D1 (en) | 1981-04-17 | 1982-04-16 | Semiconductor integrated circuit |
| CA000401238A CA1173519A (en) | 1981-04-17 | 1982-04-19 | Semiconductor integrated circuit |
| US07/869,851 US5493572A (en) | 1981-04-17 | 1992-04-16 | Semiconductor integrated circuit with voltage limiter having different output ranges for normal operation and performing of aging tests |
| US07/875,088 USRE35313E (en) | 1981-04-17 | 1992-04-28 | Semiconductor integrated circuit with voltage limiter having different output ranges from normal operation and performing of aging tests |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168698A JPS5870482A (ja) | 1981-10-23 | 1981-10-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870482A true JPS5870482A (ja) | 1983-04-26 |
| JPH0249513B2 JPH0249513B2 (ja) | 1990-10-30 |
Family
ID=15872797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56168698A Granted JPS5870482A (ja) | 1981-04-17 | 1981-10-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
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| US7629834B2 (en) | 2006-04-14 | 2009-12-08 | Nec Electronics Corporation | Limiter circuit |
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|---|---|
| JPH0249513B2 (ja) | 1990-10-30 |
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