JPS61204891A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS61204891A JPS61204891A JP60044181A JP4418185A JPS61204891A JP S61204891 A JPS61204891 A JP S61204891A JP 60044181 A JP60044181 A JP 60044181A JP 4418185 A JP4418185 A JP 4418185A JP S61204891 A JPS61204891 A JP S61204891A
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- JP
- Japan
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- voltage
- gate
- source
- bit line
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ回路、詳しくはＭＥＳＦＥＴを用
いたＳＲＡＭのビット線プルアップ回路に関する。
いたＳＲＡＭのビット線プルアップ回路に関する。
半導体基板にヒ化ガリウム（ＧａＡｓ）を用いた半導体
装置では、ＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ
１−ｃｏｎｄｕｃｔｏｒ ）型のＦＥＴ （電界効果ト
ランジスタ）を作りにくいので、接合型又はショソＩ・
キパリャ型つまりＭＥ Ｓ （Ｍｅｔａｌ Ｓｅｍ１−
ｃｏｎｄｕｃｔｏｒ）型のＦＥＴを用いる。なおこの接
合型にはＰＮ接合型とへテロｌ妾台型があり、後者の一
部はＦ（ＥＭＴ（ｌｌｉｇｌ＋ Ｅｌｅｃｔｒｏｎ Ｍ
ｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ ）と呼ばれ、
動作原理が異なるが、こ５ではこれらを単にＭＥＳ
ＦＥＴという。
装置では、ＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ
１−ｃｏｎｄｕｃｔｏｒ ）型のＦＥＴ （電界効果ト
ランジスタ）を作りにくいので、接合型又はショソＩ・
キパリャ型つまりＭＥ Ｓ （Ｍｅｔａｌ Ｓｅｍ１−
ｃｏｎｄｕｃｔｏｒ）型のＦＥＴを用いる。なおこの接
合型にはＰＮ接合型とへテロｌ妾台型があり、後者の一
部はＦ（ＥＭＴ（ｌｌｉｇｌ＋ Ｅｌｅｃｔｒｏｎ Ｍ
ｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ ）と呼ばれ、
動作原理が異なるが、こ５ではこれらを単にＭＥＳ
ＦＥＴという。
ＭＥＳ ＦＥＴを用いたＳ ＲＡ Ｍ （Ｓｔａｔｉ
ｃ Ｒａｍ−ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ’）
は第３図の構成を有する。
ｃ Ｒａｍ−ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ’）
は第３図の構成を有する。
Ｑ Ｉ−Ｑ ４はフリップフロップを構成するＩＶＬＥ
ＳＦＥＴ、、Ｑ５．Ｑ６はトランスファゲート用ＭＥＳ
ＦＥＴであり、これらの６トランジスタで１つのメ
モリセルＭＣを構成する。Ｂ１．Ｂ２は一対のヒツト線
でメモリセルデータの入出力を司どる。Ｗは′ワード線
で、トランスファゲートｔランジスタＱ５．Ｑｅの開閉
を行なう。このようなヒソ１−線対およびワード線はメ
モリでは多数あり、それらの各交点にメモリセルＭＣが
接続される。 ４このメモリでワード線Ｗが選択されて
［Ｉレベルになりｌ・ランジスタＱ５．Ｑ６をオンにす
ると、そしてメモリセルＭＣではトランジスタＱＩがオ
ン、Ｑ２がオフとすると、トランジスタＱ７．Ｑ８によ
り電源ＶＤＤヘプルアンプされているヒント線Ｂ１、Ｂ
２のうちＢ１はゲートＱ ｆｆｉ、トランジスタＱ１を
通してグランドへプルダウンされるので電位が低下し、
Ｂ２はＱｅ、Ｑ２を通してのプルダウンはないので電位
は低下せず、こうしてＢｌ。
ＳＦＥＴ、、Ｑ５．Ｑ６はトランスファゲート用ＭＥＳ
ＦＥＴであり、これらの６トランジスタで１つのメ
モリセルＭＣを構成する。Ｂ１．Ｂ２は一対のヒツト線
でメモリセルデータの入出力を司どる。Ｗは′ワード線
で、トランスファゲートｔランジスタＱ５．Ｑｅの開閉
を行なう。このようなヒソ１−線対およびワード線はメ
モリでは多数あり、それらの各交点にメモリセルＭＣが
接続される。 ４このメモリでワード線Ｗが選択されて
［Ｉレベルになりｌ・ランジスタＱ５．Ｑ６をオンにす
ると、そしてメモリセルＭＣではトランジスタＱＩがオ
ン、Ｑ２がオフとすると、トランジスタＱ７．Ｑ８によ
り電源ＶＤＤヘプルアンプされているヒント線Ｂ１、Ｂ
２のうちＢ１はゲートＱ ｆｆｉ、トランジスタＱ１を
通してグランドへプルダウンされるので電位が低下し、
Ｂ２はＱｅ、Ｑ２を通してのプルダウンはないので電位
は低下せず、こうしてＢｌ。
Ｂ２に電位差がついてセル記憶データの読出しが行なわ
れる。
れる。
このようにＭＥＳ ＦＥＴを用いたＳＲＡＭも、ＭＯ
Ｓ ＦＥＴを用いたＳＲＡＭと同様な動作を行なうが
、ＭＥＳ ＦＥＴはゲートがダイオ−１：であってＭ
ＯＳ ＦＥＴのように絶縁性ではないと６いう特徴か
ら、若干の相違はある。例えば上記で、ヒツト線Ｂ２か
らＱ５．Ｑ２をｊｍツてグランドへの電流はないが、Ｑ
ｅ、Ｑｌのゲートを通ってグラン１−への電流はあり、
このためヒ・ノド線Ｂ２の電位はＭＥＳ ＦＥＴのゲ
ートのビルトイン電圧（約０．７Ｖ）近傍に制限される
。ゲートが絶縁性であるＭＯＳ ＦＥＴ使用のメモリ
ではこのようなことはない。
Ｓ ＦＥＴを用いたＳＲＡＭと同様な動作を行なうが
、ＭＥＳ ＦＥＴはゲートがダイオ−１：であってＭ
ＯＳ ＦＥＴのように絶縁性ではないと６いう特徴か
ら、若干の相違はある。例えば上記で、ヒツト線Ｂ２か
らＱ５．Ｑ２をｊｍツてグランドへの電流はないが、Ｑ
ｅ、Ｑｌのゲートを通ってグラン１−への電流はあり、
このためヒ・ノド線Ｂ２の電位はＭＥＳ ＦＥＴのゲ
ートのビルトイン電圧（約０．７Ｖ）近傍に制限される
。ゲートが絶縁性であるＭＯＳ ＦＥＴ使用のメモリ
ではこのようなことはない。
トランジスタＱ１がオン、Ｑ２がオフ、とすると、ヒソ
１−線Ｂ１からの電流ばトランジスタＱ５゜Ｑｌを通し
てグランドへ流れ、トランジスタＱ１のトレイン電圧は
０．１ Ｖ程度に低下するので、トランジスタＱ２のゲ
ート電流は流れない。しかしビット線Ｂ１の電位が高い
とトランジスタＱ５゜Ｑｌ、グランＩ・の経路の電流は
大になり、トランジスタＱ１のドレイン電圧が上ってト
ランジスタＱ２のゲート電流が流れ、該トランジスタＱ
２をオンにする恐れがある。また前記の１−ランジスタ
Ｑ６．Ｑｌのゲート、グランドの経路の電流もビット線
Ｂ２の電位が高いと大になり、トランジスタＱ１のゲー
トを焼損する恐れがある。このようにＭＥＳ ＦＥＴ
ではゲート電流が流れるので、ピット線電位は適正値に
抑える必要があり、高過ぎるとゲート焼損、記憶データ
破壊などの問題がある。
１−線Ｂ１からの電流ばトランジスタＱ５゜Ｑｌを通し
てグランドへ流れ、トランジスタＱ１のトレイン電圧は
０．１ Ｖ程度に低下するので、トランジスタＱ２のゲ
ート電流は流れない。しかしビット線Ｂ１の電位が高い
とトランジスタＱ５゜Ｑｌ、グランＩ・の経路の電流は
大になり、トランジスタＱ１のドレイン電圧が上ってト
ランジスタＱ２のゲート電流が流れ、該トランジスタＱ
２をオンにする恐れがある。また前記の１−ランジスタ
Ｑ６．Ｑｌのゲート、グランドの経路の電流もビット線
Ｂ２の電位が高いと大になり、トランジスタＱ１のゲー
トを焼損する恐れがある。このようにＭＥＳ ＦＥＴ
ではゲート電流が流れるので、ピット線電位は適正値に
抑える必要があり、高過ぎるとゲート焼損、記憶データ
破壊などの問題がある。
プルアップ回路としては図示のゲート、ソース短絡のデ
ィプリーションＭＥＳ ＦＥＴ Ｑ７゜Ｑｅを用い
る代りに、ドレイン、ゲート短絡のエンハンスメントＭ
ＸＥＳ ＦＥＴを使用するものもある。前者は定電汰
型であり、後者は定電圧源型（ダイオードと同じ特性）
である。いずれにしてもピント線電位を正しく所望値に
するのに問題がある。即ち前者では電位が変動しくビッ
ト線電流が少ないとビット線電位は電源ＶＤＤまで上る
）、後者では一定値以上の電流を流した状態で一定の電
圧降下を生じるだけであるから、それで所望ピッ１−線
電位が得られるようビット線電源電圧それ自体を所望値
にする、このためセル電源とは異なるビット線プルアッ
プ電源を使用する、などが必要になる。
ィプリーションＭＥＳ ＦＥＴ Ｑ７゜Ｑｅを用い
る代りに、ドレイン、ゲート短絡のエンハンスメントＭ
ＸＥＳ ＦＥＴを使用するものもある。前者は定電汰
型であり、後者は定電圧源型（ダイオードと同じ特性）
である。いずれにしてもピント線電位を正しく所望値に
するのに問題がある。即ち前者では電位が変動しくビッ
ト線電流が少ないとビット線電位は電源ＶＤＤまで上る
）、後者では一定値以上の電流を流した状態で一定の電
圧降下を生じるだけであるから、それで所望ピッ１−線
電位が得られるようビット線電源電圧それ自体を所望値
にする、このためセル電源とは異なるビット線プルアッ
プ電源を使用する、などが必要になる。
ＭＥＳ ＦＥＴ使用ＳＲＡＭのヒツト線電位は上記ゲ
ート電流を阻止する観点から最高でもビル１−イン電圧
程度であるのがよく、また読出し書込みを行なう必要か
らビット線をトランジスタでグランドへ接続すればその
電位はＯＶ（グランドレベル）程度に下る必要があり、
プルアップ回路はカミる機能を備えることが望まれる。
ート電流を阻止する観点から最高でもビル１−イン電圧
程度であるのがよく、また読出し書込みを行なう必要か
らビット線をトランジスタでグランドへ接続すればその
電位はＯＶ（グランドレベル）程度に下る必要があり、
プルアップ回路はカミる機能を備えることが望まれる。
本発明はか−る機能を持つビット線プルアップ回路を提
供しよ・うとするものである。
供しよ・うとするものである。
本発明は、ＭＢＳ ＦＥＴで構成されたフリップフロ
ップと、該フリップフロ・ノブの一対の入出力端を一対
のピント線へ接続するトランスファゲートからなるメモ
リセルを備える半導体メモリ回路において、該ビット線
を電源電圧でプルアップする回路を、メモリセル電源に
一端を接続した電圧降下素子と、該素子の他端とグラン
ドとの間に接続される、ＭＥＳ ＦＥＴのゲートとソ
ース、１ζレインで構成されるダイオードと、該素子の
他端とヒツト線との間に接続されるゲート、ソース短絡
のＭＥＳ ＦＥＴとで構成してなることを特徴とする
ものである。
ップと、該フリップフロ・ノブの一対の入出力端を一対
のピント線へ接続するトランスファゲートからなるメモ
リセルを備える半導体メモリ回路において、該ビット線
を電源電圧でプルアップする回路を、メモリセル電源に
一端を接続した電圧降下素子と、該素子の他端とグラン
ドとの間に接続される、ＭＥＳ ＦＥＴのゲートとソ
ース、１ζレインで構成されるダイオードと、該素子の
他端とヒツト線との間に接続されるゲート、ソース短絡
のＭＥＳ ＦＥＴとで構成してなることを特徴とする
ものである。
本発明では第１図に示すようにゲート、ソース短絡のデ
ィプリーション（Ｄ）型ＭＥＳ ＦＥＴＱ７．Ｑｅの
電源電圧（Ｐ点の電圧）を、トランジスタＱ９．ＱＩＯ
の直列回路からなる分圧回路で１、所望電圧の０．６〜
０．７ｖに制限する。トランジスタＱ９はＱ？、ＱＢと
同じゲート、ソース短絡のＤ型ＭＥＳ ＦＥＴ、ｌ−
ランジスクＱＩ Ｏはソース、ドレインを短絡してこれ
らのソーストｌメインとゲートとでダイオードとしたエ
ンハンスメン１−（Ｅ）型のＭＥＳ ＦＥＴである。
ィプリーション（Ｄ）型ＭＥＳ ＦＥＴＱ７．Ｑｅの
電源電圧（Ｐ点の電圧）を、トランジスタＱ９．ＱＩＯ
の直列回路からなる分圧回路で１、所望電圧の０．６〜
０．７ｖに制限する。トランジスタＱ９はＱ？、ＱＢと
同じゲート、ソース短絡のＤ型ＭＥＳ ＦＥＴ、ｌ−
ランジスクＱＩ Ｏはソース、ドレインを短絡してこれ
らのソーストｌメインとゲートとでダイオードとしたエ
ンハンスメン１−（Ｅ）型のＭＥＳ ＦＥＴである。
このようにすれば、ゲートソース短絡のＤ型ＭＥＳ
ＦＥＴ Ｑｌ、Ｑｅは定電流特性を示し該ｌ〜ランジ
スタを通る電流がＯのときは電圧降下なしになるが、そ
の電源電圧が分圧器１？ｆ；Ｑ９．Ｑ＋ｏにより所望電
圧０．６〜０．７■に制限されるので、ビット線Ｂ１、
Ｂ２の電位は該所望電圧以上になることばない。またこ
の所望電圧は、ゲート電流が問題になるドライバトラン
ジスタＱｌ、Ｑ２と同じＭＥＳＦＥＴであるトランジス
タＱｌ Ｏにより得るので、整合性がよく、トランジス
タＱｌ、Ｑ２と同じ工程でトランジスタＱｌ Ｏを作り
そのソース、トレインを短絡し、トランジスタＱ７．Ｑ
ｏと同じ工程で作ったｌ−ランジスタＱ９と直列に、電
源ＶＤＤとグランドとの間に接続するという簡単な手法
で、所望電圧と正確に等しい電圧０．６〜０．７■を容
易に得ることができる。
ＦＥＴ Ｑｌ、Ｑｅは定電流特性を示し該ｌ〜ランジ
スタを通る電流がＯのときは電圧降下なしになるが、そ
の電源電圧が分圧器１？ｆ；Ｑ９．Ｑ＋ｏにより所望電
圧０．６〜０．７■に制限されるので、ビット線Ｂ１、
Ｂ２の電位は該所望電圧以上になることばない。またこ
の所望電圧は、ゲート電流が問題になるドライバトラン
ジスタＱｌ、Ｑ２と同じＭＥＳＦＥＴであるトランジス
タＱｌ Ｏにより得るので、整合性がよく、トランジス
タＱｌ、Ｑ２と同じ工程でトランジスタＱｌ Ｏを作り
そのソース、トレインを短絡し、トランジスタＱ７．Ｑ
ｏと同じ工程で作ったｌ−ランジスタＱ９と直列に、電
源ＶＤＤとグランドとの間に接続するという簡単な手法
で、所望電圧と正確に等しい電圧０．６〜０．７■を容
易に得ることができる。
勿論かかるプルアップ電源電圧制限を行なっても通常動
作に何ら支障はなく、例えばワード線ＷがＨレベルにな
って１−ランジスタＱａ、Ｑａがオンになり、メモリセ
ルＭＣが選択されると、このメモリセルではトランジス
タＱ１がオン、Ｃ２がオフとすればビット線Ｂ１はＣ５
，Ｑｌの経路でグラン１“へ落され、トランジスタＱ７
の電圧隆下でピッＩ・線ばＯＶ（実際には０．１ Ｖ程
度）に下る。
作に何ら支障はなく、例えばワード線ＷがＨレベルにな
って１−ランジスタＱａ、Ｑａがオンになり、メモリセ
ルＭＣが選択されると、このメモリセルではトランジス
タＱ１がオン、Ｃ２がオフとすればビット線Ｂ１はＣ５
，Ｑｌの経路でグラン１“へ落され、トランジスタＱ７
の電圧隆下でピッＩ・線ばＯＶ（実際には０．１ Ｖ程
度）に下る。
ヒツト線Ｂ２ではＣ６，Ｃ２によるプルダウンはないか
ら分圧回路の出力端Ｐの０．６〜０．７Ｖの非選択レベ
ルを保つ。
ら分圧回路の出力端Ｐの０．６〜０．７Ｖの非選択レベ
ルを保つ。
第２図はこれをグラフで示す図で、Ｃ１はオフ側ビット
線本例ではＢ２の電位変化を、Ｃ２はオン側ビット線本
例でばＢ１の電位変化を示す。この圓の縦軸はビット線
電位を、横軸はワード線電位を示す。ワード線のドライ
バもＭＥＳ ＦＥＴで構成されるので選択Ｈレベルは
ビル１−イン電圧程度本例では０．５■であり、非選択
ＬレベルはＯ〜０．ＩＶである。セル選択前のビット線
Ｂｌ、Ｂ２の電位は共に０．６〜０．７■、セル選択後
は一方はそのま一１他方は０．１■程度に下り、このピ
ント線電位差により図示しないセンスアンプが動作する
。こ＼で数値例を挙げると、エンハンスメン１−（Ｅ）
型ＭＥＳ ＦＥＴ Ｑｌ、Ｃ２，Ｃ５゜Ｑ ６（７
）閾値電圧ｖｔｈは＋０．１ｖ±０．０５Ｖ、ディプリ
ーション（Ｄ）型ＭＥＳ ＦＥＴ Ｃ３，Ｃ４゜Ｑ
？、Ｑｌｌのｖｔｈは−０，５Ｖ±０． Ｉ Ｖ、電源
ＶＤＤの電圧は２■である。
線本例ではＢ２の電位変化を、Ｃ２はオン側ビット線本
例でばＢ１の電位変化を示す。この圓の縦軸はビット線
電位を、横軸はワード線電位を示す。ワード線のドライ
バもＭＥＳ ＦＥＴで構成されるので選択Ｈレベルは
ビル１−イン電圧程度本例では０．５■であり、非選択
ＬレベルはＯ〜０．ＩＶである。セル選択前のビット線
Ｂｌ、Ｂ２の電位は共に０．６〜０．７■、セル選択後
は一方はそのま一１他方は０．１■程度に下り、このピ
ント線電位差により図示しないセンスアンプが動作する
。こ＼で数値例を挙げると、エンハンスメン１−（Ｅ）
型ＭＥＳ ＦＥＴ Ｑｌ、Ｃ２，Ｃ５゜Ｑ ６（７
）閾値電圧ｖｔｈは＋０．１ｖ±０．０５Ｖ、ディプリ
ーション（Ｄ）型ＭＥＳ ＦＥＴ Ｃ３，Ｃ４゜Ｑ
？、Ｑｌｌのｖｔｈは−０，５Ｖ±０． Ｉ Ｖ、電源
ＶＤＤの電圧は２■である。
第３図の従来のメモリセルにおけるビット線型位変化は
、第４図の如くなる。曲線Ｃ１はやはりオフ側のヒント
線Ｂ２の、曲線Ｃ２はオン側のビット線Ｂ１の電位変化
を示しており、これらは、セル非選択時にばｌ・ランジ
スタＱ？、Ｑθの電圧降下がない（ビット線電流がない
）ので電源ＶＤＤの電圧２Ｖになっている。セルが選択
されると、ピント線ＢＩ側はＣ５，Ｑｌの経路で電流が
流れて０．１■程度に下り、ビット線Ｂ２側はＣ６，Ｃ
１＋のゲーｌ−の経路で電流が流れて１．２〜１．３■
程度に下る。このビット線Ｂ２の電位１．２〜１．３Ｖ
は、トランジスタＱ１のゲートのビルトイン電圧と、ト
ランジスタＱ６のトレイン、ソース間電圧降下との和で
あり、後者の電圧降下が低いとビルトイン電圧の０．７
■にまで下る。またオフ側のビット線Ｂ２の電位が高い
とＱ、［ｌ、Ｑｌのゲートの経路に流れる電流が過大に
なってＱＩのゲー１へを焼損する恐れがある。
、第４図の如くなる。曲線Ｃ１はやはりオフ側のヒント
線Ｂ２の、曲線Ｃ２はオン側のビット線Ｂ１の電位変化
を示しており、これらは、セル非選択時にばｌ・ランジ
スタＱ？、Ｑθの電圧降下がない（ビット線電流がない
）ので電源ＶＤＤの電圧２Ｖになっている。セルが選択
されると、ピント線ＢＩ側はＣ５，Ｑｌの経路で電流が
流れて０．１■程度に下り、ビット線Ｂ２側はＣ６，Ｃ
１＋のゲーｌ−の経路で電流が流れて１．２〜１．３■
程度に下る。このビット線Ｂ２の電位１．２〜１．３Ｖ
は、トランジスタＱ１のゲートのビルトイン電圧と、ト
ランジスタＱ６のトレイン、ソース間電圧降下との和で
あり、後者の電圧降下が低いとビルトイン電圧の０．７
■にまで下る。またオフ側のビット線Ｂ２の電位が高い
とＱ、［ｌ、Ｑｌのゲートの経路に流れる電流が過大に
なってＱＩのゲー１へを焼損する恐れがある。
分圧回路Ｑ Ｑ Ｉ Ｃ１＋ ０は各コラム（ビット線
対）に設けるが、全コラムに共通に設けてもよい。分圧
回路のトランジスタＱｌ Ｏにはゲート電流が流れるが
、これは大型にすることでゲート焼損を回避でき、大型
にしても個数が少ないから格別集積度の低下を招くこと
はない。また分圧回路トランジスタＱ９は電圧降下素子
として働らくもので、抵抗などの他の素子でもよいが、
図示のゲートソース短絡のＭＥＳ ＦＥＴであれば、
定電流性なので分圧回路で過大な電流を消費することが
ない、同じチップ内の他のトランジスタと同じ工程で製
作できるなどの利点がある。
対）に設けるが、全コラムに共通に設けてもよい。分圧
回路のトランジスタＱｌ Ｏにはゲート電流が流れるが
、これは大型にすることでゲート焼損を回避でき、大型
にしても個数が少ないから格別集積度の低下を招くこと
はない。また分圧回路トランジスタＱ９は電圧降下素子
として働らくもので、抵抗などの他の素子でもよいが、
図示のゲートソース短絡のＭＥＳ ＦＥＴであれば、
定電流性なので分圧回路で過大な電流を消費することが
ない、同じチップ内の他のトランジスタと同じ工程で製
作できるなどの利点がある。
以上説明したように本発明によれば、ＭＥＳＦＥＴのゲ
ートとソース、ドレインのダイオードでビット線プルア
ップ電源電圧を制限したので、ビット線電圧を簡単に適
正値にすることができ、メモリセルのゲート焼損、記憶
データ破壊を阻止できて甚だ有効である。
ートとソース、ドレインのダイオードでビット線プルア
ップ電源電圧を制限したので、ビット線電圧を簡単に適
正値にすることができ、メモリセルのゲート焼損、記憶
データ破壊を阻止できて甚だ有効である。
第１図は本発明の実施例を示す回路図、第２図は第１図
の動作を説明する図、第３図は従来例を示す回路図、第
４図は第３図の動作を説明する図である。 図面でＱ１〜Ｑ４はフリップフロップを構成するＭＥＳ
ＦＥＴ、Ｑ５．Ｑ６はトランスファゲートを構成す
るＭＥＳ ＦＥＴ、Ｂｌ、Ｂ２はビット線、ＭＣはメ
モリセル、ＶＤＤは電源電圧、Ｑ９は電圧降下素子、Ｑ
ｌ Ｏはダイオ−１−′、Ｑ７．Ｑｌ］はゲートソース
短絡のＭＥＳ ＦＢＴである。
の動作を説明する図、第３図は従来例を示す回路図、第
４図は第３図の動作を説明する図である。 図面でＱ１〜Ｑ４はフリップフロップを構成するＭＥＳ
ＦＥＴ、Ｑ５．Ｑ６はトランスファゲートを構成す
るＭＥＳ ＦＥＴ、Ｂｌ、Ｂ２はビット線、ＭＣはメ
モリセル、ＶＤＤは電源電圧、Ｑ９は電圧降下素子、Ｑ
ｌ Ｏはダイオ−１−′、Ｑ７．Ｑｌ］はゲートソース
短絡のＭＥＳ ＦＢＴである。
Claims (2)
- （１）ＭＥＳＦＥＴで構成されたフリップフロツプと、
該フリップフロップの一対の入出力端を一対のビット線
へ接続するトランスファゲートからなるメモリセルを備
える半導体メモリ回路において、該ビット線を電源電圧
でプルアップする回路を、メモリセル電源に一端を接続
した電圧降下素子と、該素子の他端とグランドとの間に
接続される、ＭＥＳＦＥＴのゲートとソース、ドレイン
で構成されるダイオードと、該素子の他端とビット線と
の間に接続されるゲート、ソース短絡のＭＥＳＦＥＴと
で構成してなることを特徴とする半導体メモリ回路。 - （２）電圧降下素子は、ゲート、ソース短絡の第２のＭ
ＥＳＦＥＴで構成されたことを特徴とする特許請求の範
囲第１項記載の半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044181A JPS61204891A (ja) | 1985-03-06 | 1985-03-06 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60044181A JPS61204891A (ja) | 1985-03-06 | 1985-03-06 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61204891A true JPS61204891A (ja) | 1986-09-10 |
Family
ID=12684401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60044181A Pending JPS61204891A (ja) | 1985-03-06 | 1985-03-06 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61204891A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870482A (ja) * | 1981-10-23 | 1983-04-26 | Hitachi Ltd | 半導体集積回路 |
| JPS5984396A (ja) * | 1982-11-08 | 1984-05-16 | Hitachi Ltd | 半導体集積記憶装置 |
-
1985
- 1985-03-06 JP JP60044181A patent/JPS61204891A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870482A (ja) * | 1981-10-23 | 1983-04-26 | Hitachi Ltd | 半導体集積回路 |
| JPS5984396A (ja) * | 1982-11-08 | 1984-05-16 | Hitachi Ltd | 半導体集積記憶装置 |
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