JPH08167293A - スタティックランダムアクセスメモリ - Google Patents
スタティックランダムアクセスメモリInfo
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- 230000003068 static effect Effects 0.000 title claims abstract description 31
- 230000010354 integration Effects 0.000 abstract description 11
- 230000006378 damage Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 14
- 238000012546 transfer Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 101150034533 ATIC gene Proteins 0.000 description 1
- 230000005260 alpha ray Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
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- G11C—STATIC STORES
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 集積度向上のために微細化されたメモリセル
の信頼性を確保しつつ、低電圧下に於けるメモリセルの
安定動作を図る。 【構成】 外部電源電圧Ｖccを降圧トランジスタＱ１で
降圧して、その降圧電圧をビット線ＢＩＴの電位とす
る。又、外部電源電圧Ｖccを降圧トランジスタＱ５で降
圧して、その降圧電圧をビット線ＢＩＴバーの電位とす
る。更に、外部電源電圧Ｖccを降圧トランジスタＱ３で
降圧して、その降圧電圧をメモリセルＭＣの内部電源電
圧とする。それに対して、両アクセストランジスタＡ
１、Ａ２のゲート電極には、それぞれワードドライバ
１，２を介して、外部電源電圧Ｖccを直接印加する。
の信頼性を確保しつつ、低電圧下に於けるメモリセルの
安定動作を図る。 【構成】 外部電源電圧Ｖccを降圧トランジスタＱ１で
降圧して、その降圧電圧をビット線ＢＩＴの電位とす
る。又、外部電源電圧Ｖccを降圧トランジスタＱ５で降
圧して、その降圧電圧をビット線ＢＩＴバーの電位とす
る。更に、外部電源電圧Ｖccを降圧トランジスタＱ３で
降圧して、その降圧電圧をメモリセルＭＣの内部電源電
圧とする。それに対して、両アクセストランジスタＡ
１、Ａ２のゲート電極には、それぞれワードドライバ
１，２を介して、外部電源電圧Ｖccを直接印加する。
Description
【０００１】
【産業上の利用分野】この発明は、ＳＲＡＭ（Ｓｔａｔ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を
有する半導体装置に適用して有効な技術に関するもので
ある。
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を
有する半導体装置に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】従来のＳＲＡＭの一例を、図５に示す。
【０００３】ＳＲＡＭは揮発性半導体装置であり、マト
リックス（行列）状に配置された相補型データ線（ビッ
ト線）ＢＩＴ，ＢＩＴバーとワード線Ｗ１，Ｗ２との交
差部にメモリセルを配置する。メモリセルは、フリップ
フロップ回路ＦＦＰ及び２個のアクセストランジスタＡ
１Ｐ，Ａ２Ｐで構成される。このフリップフロップ回路
ＦＦＰにより、クロスカップリングさせた２つの記憶ノ
ードＮ１，Ｎ２を構成し、ＳＲＡＭは、（ノードＮ１の
レベル，ノードＮ２のレベル）が（Ｈｉｇｈ、Ｌｏｗ）
又は（Ｌｏｗ、Ｈｉｇｈ）となる双安定状態を有し、所
定の外部電源電圧ＶCCが与えられている限り、原理的に
は双安定状態を保持し続ける。又、アクセストランジス
タＡ１Ｐ（Ａ２Ｐ）は、記憶ノード（フリップフロップ
回路ＦＦＰの入出力端子）Ｎ１（Ｎ２）にその一方の半
導体領域（第２電極）が接続されており、相補型データ
線ＢＩＴ（ＢＩＴバー）にその他方の半導体領域（第１
電極）が接続されている。そして、アクセストランジス
タＡ１Ｐ（Ａ２Ｐ）のゲート電極（第３電極）はワード
線Ｗ１（Ｗ２）に接続されており、このワード線Ｗ１
（Ｗ２）によりアクセストランジスタＡ１Ｐ（Ａ２Ｐ）
の導通、非導通が制御される。
リックス（行列）状に配置された相補型データ線（ビッ
ト線）ＢＩＴ，ＢＩＴバーとワード線Ｗ１，Ｗ２との交
差部にメモリセルを配置する。メモリセルは、フリップ
フロップ回路ＦＦＰ及び２個のアクセストランジスタＡ
１Ｐ，Ａ２Ｐで構成される。このフリップフロップ回路
ＦＦＰにより、クロスカップリングさせた２つの記憶ノ
ードＮ１，Ｎ２を構成し、ＳＲＡＭは、（ノードＮ１の
レベル，ノードＮ２のレベル）が（Ｈｉｇｈ、Ｌｏｗ）
又は（Ｌｏｗ、Ｈｉｇｈ）となる双安定状態を有し、所
定の外部電源電圧ＶCCが与えられている限り、原理的に
は双安定状態を保持し続ける。又、アクセストランジス
タＡ１Ｐ（Ａ２Ｐ）は、記憶ノード（フリップフロップ
回路ＦＦＰの入出力端子）Ｎ１（Ｎ２）にその一方の半
導体領域（第２電極）が接続されており、相補型データ
線ＢＩＴ（ＢＩＴバー）にその他方の半導体領域（第１
電極）が接続されている。そして、アクセストランジス
タＡ１Ｐ（Ａ２Ｐ）のゲート電極（第３電極）はワード
線Ｗ１（Ｗ２）に接続されており、このワード線Ｗ１
（Ｗ２）によりアクセストランジスタＡ１Ｐ（Ａ２Ｐ）
の導通、非導通が制御される。
【０００４】データを書き込む時は、ワード線Ｗ１，Ｗ
２を選択してアクセストランジスタＡ１Ｐ，Ａ２Ｐの両
方を導通させ、所望の論理値に応じてビット線対を強制
的に電圧印加することにより、フリップフロップ回路Ｆ
ＦＰの単安定状態を実現する。
２を選択してアクセストランジスタＡ１Ｐ，Ａ２Ｐの両
方を導通させ、所望の論理値に応じてビット線対を強制
的に電圧印加することにより、フリップフロップ回路Ｆ
ＦＰの単安定状態を実現する。
【０００５】他方、データを読み出す時は、アクセスト
ランジスタ（ＡＰ１，ＡＰ２）を導通させて、記憶ノー
ド（Ｎ１，Ｎ２）の電位をビット線（ＢＩＴ，ＢＩＴバ
ー）に伝達する。
ランジスタ（ＡＰ１，ＡＰ２）を導通させて、記憶ノー
ド（Ｎ１，Ｎ２）の電位をビット線（ＢＩＴ，ＢＩＴバ
ー）に伝達する。
【０００６】フリップフロップ回路ＦＦＰは、２個のド
ライバトランジスタＤ１Ｐ，Ｄ２Ｐ及び２個の負荷素子
Ｒ１，Ｒ２で構成される。図５の通り、ドライバトラン
ジスタＤ１Ｐと負荷素子Ｒ１，ドライバトランジスタＤ
２Ｐと負荷素子Ｒ２は、それぞれインバータを形成す
る。ドライバトランジスタＤ１Ｐ（Ｄ２Ｐ）について
は、そのドレイン領域（第３電極）が対応するアクセス
トランジスタＡ１Ｐ（Ａ２Ｐ）の半導体領域（第２電
極）に接続されており、そのソース領域（第４電極）が
グラウンド線（ＶEE線）に接続されている。ドライバト
ランジスタＤ１Ｐ，Ｄ２Ｐのゲート電極は、他方のアク
セストランジスタＡ２Ｐ，Ａ１Ｐの半導体領域（第２電
極）に接続される。又、負荷素子Ｒ１（Ｒ２）について
は、その一方が対応するアクセストランジスタＡ１Ｐ
（Ａ２Ｐ）の半導体領域（第２電極）に接続され、他方
がメモリセルの電源線３に接続されている。
ライバトランジスタＤ１Ｐ，Ｄ２Ｐ及び２個の負荷素子
Ｒ１，Ｒ２で構成される。図５の通り、ドライバトラン
ジスタＤ１Ｐと負荷素子Ｒ１，ドライバトランジスタＤ
２Ｐと負荷素子Ｒ２は、それぞれインバータを形成す
る。ドライバトランジスタＤ１Ｐ（Ｄ２Ｐ）について
は、そのドレイン領域（第３電極）が対応するアクセス
トランジスタＡ１Ｐ（Ａ２Ｐ）の半導体領域（第２電
極）に接続されており、そのソース領域（第４電極）が
グラウンド線（ＶEE線）に接続されている。ドライバト
ランジスタＤ１Ｐ，Ｄ２Ｐのゲート電極は、他方のアク
セストランジスタＡ２Ｐ，Ａ１Ｐの半導体領域（第２電
極）に接続される。又、負荷素子Ｒ１（Ｒ２）について
は、その一方が対応するアクセストランジスタＡ１Ｐ
（Ａ２Ｐ）の半導体領域（第２電極）に接続され、他方
がメモリセルの電源線３に接続されている。
【０００７】ここで、従来の半導体装置において、さら
なる集積度向上及び性能向上を図るためには、トランジ
スタサイズ、特にＭＯＳトランジスタのゲート長を縮小
する必要がある。ＳＲＡＭにおいても、ゲート長を縮小
することでメモリセルの占有面積が低下し、高集積化が
可能となる。しかし、ゲート長の縮小化に伴い、チャネ
ル長も短くなるため、これに応じて電源電圧も比例的に
下げられなければ、ホットキャリア効果によるＭＯＳト
ランジスタ特性の劣化という問題点が生じる。
なる集積度向上及び性能向上を図るためには、トランジ
スタサイズ、特にＭＯＳトランジスタのゲート長を縮小
する必要がある。ＳＲＡＭにおいても、ゲート長を縮小
することでメモリセルの占有面積が低下し、高集積化が
可能となる。しかし、ゲート長の縮小化に伴い、チャネ
ル長も短くなるため、これに応じて電源電圧も比例的に
下げられなければ、ホットキャリア効果によるＭＯＳト
ランジスタ特性の劣化という問題点が生じる。
【０００８】そこで、高集積化に伴い、通常、外部電源
電圧ＶCCをダウンコンバータ回路を用いて降圧し、外部
電源電圧ＶCCよりも低い電圧をメモリセルの電源線、ワ
ード線、ビット線の各々に供給することが行なわれてき
ており、図５に示すＳＲＡＭにも、そのような構成が採
用されている。即ち、図５に示すように、降圧トランジ
スタとしてのＮチャネルＭＯＳトランジスタＱ１〜Ｑ５
のしきい値電圧ＶQ1th〜ＶQ5th分だけ外部電源電圧ＶCC
より降圧した電圧が、各々ビット線ＢＩＴ、ワード線Ｗ
１、メモリセルの電源線３、ワード線Ｗ２，ビット線Ｂ
ＩＴバーに供給される。
電圧ＶCCをダウンコンバータ回路を用いて降圧し、外部
電源電圧ＶCCよりも低い電圧をメモリセルの電源線、ワ
ード線、ビット線の各々に供給することが行なわれてき
ており、図５に示すＳＲＡＭにも、そのような構成が採
用されている。即ち、図５に示すように、降圧トランジ
スタとしてのＮチャネルＭＯＳトランジスタＱ１〜Ｑ５
のしきい値電圧ＶQ1th〜ＶQ5th分だけ外部電源電圧ＶCC
より降圧した電圧が、各々ビット線ＢＩＴ、ワード線Ｗ
１、メモリセルの電源線３、ワード線Ｗ２，ビット線Ｂ
ＩＴバーに供給される。
【０００９】
【発明が解決しようとする課題】上述した従来技術は、
高集積化に伴う外部電源電圧の低下によって、ホットキ
ャリア効果の発生を防止することはできる。しかし、次
のような問題点を新たに生じさせている。
高集積化に伴う外部電源電圧の低下によって、ホットキ
ャリア効果の発生を防止することはできる。しかし、次
のような問題点を新たに生じさせている。
【００１０】即ち、メモリセルに印加される電源電圧が
低くなればなるほどに、メモリセルの安定動作が困難に
なる。以下、この点を、メモリセルのフリップフロップ
回路を形成する１対のクロスカップリングしたインバー
タ対の入出力伝達特性に基づいて説明する。
低くなればなるほどに、メモリセルの安定動作が困難に
なる。以下、この点を、メモリセルのフリップフロップ
回路を形成する１対のクロスカップリングしたインバー
タ対の入出力伝達特性に基づいて説明する。
【００１１】ここで、図６に示すインバータの入出力伝
達特性は、図７のようになる。従って、図８に示す１対
のインバータの入出力伝達特性は、図９でを示される。
フリップフロップとして機能するには、図９中にＳ１と
Ｓ２で表わされる二つの安定点を持つことが必要であ
る。そして、メモリセルが実用に耐え得るためには、同
図中の二つの曲線で囲まれた領域が十分大きくなるよう
に設計する必要がある。そのため、同図中に示した円の
直径が指標として用いられており、これをＳＮＭ（Ｓｔ
ａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ）と呼ぶ。
達特性は、図７のようになる。従って、図８に示す１対
のインバータの入出力伝達特性は、図９でを示される。
フリップフロップとして機能するには、図９中にＳ１と
Ｓ２で表わされる二つの安定点を持つことが必要であ
る。そして、メモリセルが実用に耐え得るためには、同
図中の二つの曲線で囲まれた領域が十分大きくなるよう
に設計する必要がある。そのため、同図中に示した円の
直径が指標として用いられており、これをＳＮＭ（Ｓｔ
ａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ）と呼ぶ。
【００１２】そこで、図１０の等価回路で示されるメモ
リセルＭＣの伝達特性について説明する。
リセルＭＣの伝達特性について説明する。
【００１３】通常、スタンバイ時には、アクセストラン
ジスタ（Ａ１Ｐ，Ａ２Ｐ）が非導通であるため、メモリ
セルＭＣのインバータは、ドライバトランジスタと負荷
素子で構成される。この時は、図１１に示すように、負
荷素子（Ｒ１，Ｒ２）は高インピーダンスであるため、
インバータ出力の遷移部分の傾きは急峻であり、ＳＮＭ
は大きく、データは安定に保持される。
ジスタ（Ａ１Ｐ，Ａ２Ｐ）が非導通であるため、メモリ
セルＭＣのインバータは、ドライバトランジスタと負荷
素子で構成される。この時は、図１１に示すように、負
荷素子（Ｒ１，Ｒ２）は高インピーダンスであるため、
インバータ出力の遷移部分の傾きは急峻であり、ＳＮＭ
は大きく、データは安定に保持される。
【００１４】それに対してデータ読み出し時のメモリセ
ルでは、アクセストランジスタが導通し、カラム電流が
ビット線からＬｏｗ側の記憶ノードに流れ込む。すなわ
ち、負荷素子に並列に低インピーダンスの負荷が接続さ
れたのと等価になり、メモリセルのインバータは、アク
セストランジスタを負荷としたＮＭＯＳエンハンスメン
ト型として取り扱わねばならない。このため、読み出し
時では、図１２に示すように、インバータのゲインはス
タンバイ時よりもかなり低下する。つまり、インバータ
出力の遷移部分の傾きが緩くなる。そして、他方のＨｉ
ｇｈ側の記憶ノードの電位が、スタンバイ時の電源電圧
レベルから、（電源電圧−アクセストランジスタのしき
い値電圧Ｖth）に低下し、一時的にＳＮＭが著しく低下
する。この時が、メモリセルにとって一番危険な時であ
って、十分なＳＮＭを持たせないと双安定状態が失わ
れ、データが破壊される。
ルでは、アクセストランジスタが導通し、カラム電流が
ビット線からＬｏｗ側の記憶ノードに流れ込む。すなわ
ち、負荷素子に並列に低インピーダンスの負荷が接続さ
れたのと等価になり、メモリセルのインバータは、アク
セストランジスタを負荷としたＮＭＯＳエンハンスメン
ト型として取り扱わねばならない。このため、読み出し
時では、図１２に示すように、インバータのゲインはス
タンバイ時よりもかなり低下する。つまり、インバータ
出力の遷移部分の傾きが緩くなる。そして、他方のＨｉ
ｇｈ側の記憶ノードの電位が、スタンバイ時の電源電圧
レベルから、（電源電圧−アクセストランジスタのしき
い値電圧Ｖth）に低下し、一時的にＳＮＭが著しく低下
する。この時が、メモリセルにとって一番危険な時であ
って、十分なＳＮＭを持たせないと双安定状態が失わ
れ、データが破壊される。
【００１５】また、通常、ＳＮＭを拡大するために、ベ
ータ比と呼ばれるドライバトランジスタとアクセストラ
ンジスタのコンダクタンス比を大きくして、インバータ
のゲインを大きくすることが行なわれる。これにより、
インバータ出力の遷移部分の傾きが鋭くなる。しかし、
高集積化に伴い、レイアウト面積縮小の必要性から、ド
ライバトランジスタのサイズ、特にそのゲート幅を大き
くすることは困難である。そのため、高集積化を図る場
合には、ベータ比の増大による改善方法を用いることが
できない。
ータ比と呼ばれるドライバトランジスタとアクセストラ
ンジスタのコンダクタンス比を大きくして、インバータ
のゲインを大きくすることが行なわれる。これにより、
インバータ出力の遷移部分の傾きが鋭くなる。しかし、
高集積化に伴い、レイアウト面積縮小の必要性から、ド
ライバトランジスタのサイズ、特にそのゲート幅を大き
くすることは困難である。そのため、高集積化を図る場
合には、ベータ比の増大による改善方法を用いることが
できない。
【００１６】又、書き込み動作時では、アクセストラン
ジスタが導通し、一方のビット線を強くＬレベルへプル
ダウンすることで、対応する一方の記憶ノードを強制的
にＬｏｗにする。この点を、書き込み時のインバータ伝
達特性を示す図１３を用いて、以下に説明する。
ジスタが導通し、一方のビット線を強くＬレベルへプル
ダウンすることで、対応する一方の記憶ノードを強制的
にＬｏｗにする。この点を、書き込み時のインバータ伝
達特性を示す図１３を用いて、以下に説明する。
【００１７】最初、メモリセルＭＣが交差点Ｓ２で安定
していた、すなわち（ノードＮ１、ノードＮ２）＝
（“Ｌ”レベル、“Ｈ”レベル）であったとする。そこ
で、これと逆のデータの（ノードＮ１、ノードＮ２）＝
（“Ｈ”レベル，“Ｌ”レベル）にするには、ノードＮ
２側のビット線ＢＩＴバー側を強く“Ｌ”レベルへプル
ダウンする。すると、Ｎ１入力、Ｎ２出力のインバータ
特性曲線は、曲線Ｃ１から曲線Ｃ２に変化する。これに
より、安定点は両曲線の交差点Ｓ１’だけの単安定状態
になり、データが書き変わる。
していた、すなわち（ノードＮ１、ノードＮ２）＝
（“Ｌ”レベル、“Ｈ”レベル）であったとする。そこ
で、これと逆のデータの（ノードＮ１、ノードＮ２）＝
（“Ｈ”レベル，“Ｌ”レベル）にするには、ノードＮ
２側のビット線ＢＩＴバー側を強く“Ｌ”レベルへプル
ダウンする。すると、Ｎ１入力、Ｎ２出力のインバータ
特性曲線は、曲線Ｃ１から曲線Ｃ２に変化する。これに
より、安定点は両曲線の交差点Ｓ１’だけの単安定状態
になり、データが書き変わる。
【００１８】しかし、書き込み直後においては、Ｈｉｇ
ｈ側の記憶ノードの電位は、（電源電圧−アクセストラ
ンジスタのしきい値電圧Ｖth）までにしか上がらないた
め、外部からのノイズやα線等によってデータが破壊し
やすいという問題点がある。
ｈ側の記憶ノードの電位は、（電源電圧−アクセストラ
ンジスタのしきい値電圧Ｖth）までにしか上がらないた
め、外部からのノイズやα線等によってデータが破壊し
やすいという問題点がある。
【００１９】これらの問題点は、電源電圧の低電圧化に
より、アクセストランジスタのしきい値電圧Ｖth分だけ
の電圧降下の影響が一層大きくなると、さらに深刻とな
り、そのため、しきい値電圧Ｖthをも比例縮小しなけれ
ば、メモリセルの安定性が著しく低下してしまうことに
なる。しかし、しきい値電圧Ｖthを小さくすると、サブ
スレッショルド電流が増加し、スタンバイ時のスタンバ
イ電流の増加を招いてしまうという問題点が新たに生じ
る（スタンバイ時において、ビット線はＨｉｇｈであ
り、Ｌｏｗ側の記憶ノードからドライバトランジスタを
経由して電流が流れてしまう）。このため、しきい値Ｖ
thの比例縮小化は困難である。
より、アクセストランジスタのしきい値電圧Ｖth分だけ
の電圧降下の影響が一層大きくなると、さらに深刻とな
り、そのため、しきい値電圧Ｖthをも比例縮小しなけれ
ば、メモリセルの安定性が著しく低下してしまうことに
なる。しかし、しきい値電圧Ｖthを小さくすると、サブ
スレッショルド電流が増加し、スタンバイ時のスタンバ
イ電流の増加を招いてしまうという問題点が新たに生じ
る（スタンバイ時において、ビット線はＨｉｇｈであ
り、Ｌｏｗ側の記憶ノードからドライバトランジスタを
経由して電流が流れてしまう）。このため、しきい値Ｖ
thの比例縮小化は困難である。
【００２０】本発明は、以上のような問題点に鑑みてな
されたものであり、その目的は、ＳＲＡＭにおいて、高
集積化のために微細化されたメモリセルの信頼性を確保
しつつ、同時にメモリセルの安定動作を確保することに
ある。更に、本発明は、上述の目的を達成しつつ、ＳＲ
ＡＭの製造工程数の削減を図ることも可能なＳＲＡＭの
構成を実現することを目的としている。
されたものであり、その目的は、ＳＲＡＭにおいて、高
集積化のために微細化されたメモリセルの信頼性を確保
しつつ、同時にメモリセルの安定動作を確保することに
ある。更に、本発明は、上述の目的を達成しつつ、ＳＲ
ＡＭの製造工程数の削減を図ることも可能なＳＲＡＭの
構成を実現することを目的としている。
【００２１】
【課題を解決するための手段】請求項１に係る発明で
は、データ保持用フリップフロップ回路と、一方の電極
及び他方の電極がそれぞれビット線及び前記フリップフ
ロップ回路に接続され且つそのゲート電極がワード線に
接続されるアクセストランジスタとを有するメモリセル
を備えたスタティックランダムアクセスメモリにおい
て、前記ビット線及び前記メモリセルの電源線には外部
電源電圧を降圧した電圧を供給し、前記ワード線には前
記外部電源電圧を直接供給している。
は、データ保持用フリップフロップ回路と、一方の電極
及び他方の電極がそれぞれビット線及び前記フリップフ
ロップ回路に接続され且つそのゲート電極がワード線に
接続されるアクセストランジスタとを有するメモリセル
を備えたスタティックランダムアクセスメモリにおい
て、前記ビット線及び前記メモリセルの電源線には外部
電源電圧を降圧した電圧を供給し、前記ワード線には前
記外部電源電圧を直接供給している。
【００２２】請求項２に係る発明では、電源電圧を供給
する外部電源と、前記外部電源の出力に接続され、前記
電源電圧を降圧する降圧回路と、前記降圧回路の出力に
接続されたビット線と、前記降圧回路の出力に接続され
たメモリセル用電源線と、前記外部電源の出力に接続さ
れたワード線と、前記メモリセル用電源線に接続された
フリップフロップ回路と、第１電極、第２電極及び第３
電極がそれぞれ前記ビット線、フリップフロップ回路内
のノード及びワード線に接続され、前記ワード線により
その動作が制御されるアクセストランジスタとを備えて
いる。
する外部電源と、前記外部電源の出力に接続され、前記
電源電圧を降圧する降圧回路と、前記降圧回路の出力に
接続されたビット線と、前記降圧回路の出力に接続され
たメモリセル用電源線と、前記外部電源の出力に接続さ
れたワード線と、前記メモリセル用電源線に接続された
フリップフロップ回路と、第１電極、第２電極及び第３
電極がそれぞれ前記ビット線、フリップフロップ回路内
のノード及びワード線に接続され、前記ワード線により
その動作が制御されるアクセストランジスタとを備えて
いる。
【００２３】請求項３に係る発明では、請求項２記載の
スタティックランダムアクセスメモリにおける前記降圧
回路が第１降圧回路及び第２降圧回路を有し、前記ビッ
ト線及びメモリセル用電源線をそれぞれ前記第１降圧回
路及び第２降圧回路に接続している。
スタティックランダムアクセスメモリにおける前記降圧
回路が第１降圧回路及び第２降圧回路を有し、前記ビッ
ト線及びメモリセル用電源線をそれぞれ前記第１降圧回
路及び第２降圧回路に接続している。
【００２４】請求項４に係る発明では、請求項３記載の
スタティックランダムアクセスメモリにおける前記第１
降圧回路及び第２降圧回路が、それぞれ第１降圧トラン
ジスタ及び第２降圧トランジスタを備えている。
スタティックランダムアクセスメモリにおける前記第１
降圧回路及び第２降圧回路が、それぞれ第１降圧トラン
ジスタ及び第２降圧トランジスタを備えている。
【００２５】請求項５に係る発明では、請求項４記載の
スタティックランダムアクセスメモリにおいて、（前記
第２降圧トランジスタのしきい値電圧）≧（前記アクセ
ストランジスタのしきい値電圧）の関係を成立させてい
る。
スタティックランダムアクセスメモリにおいて、（前記
第２降圧トランジスタのしきい値電圧）≧（前記アクセ
ストランジスタのしきい値電圧）の関係を成立させてい
る。
【００２６】請求項６に係る発明では、請求項４又は５
記載のスタティックランダムアクセスメモリにおいて、
（前記第２降圧トランジスタのしきい値電圧）≧（前記
第１降圧トランジスタのしきい値電圧）の関係を成立さ
せている。
記載のスタティックランダムアクセスメモリにおいて、
（前記第２降圧トランジスタのしきい値電圧）≧（前記
第１降圧トランジスタのしきい値電圧）の関係を成立さ
せている。
【００２７】請求項７に係る発明では、請求項５又は６
記載のスタティックランダムアクセスメモリにおいて、
前記第１降圧トランジスタのしきい値電圧と前記アクセ
ストランジスタのしきい値電圧とが等しく設定されてい
る。
記載のスタティックランダムアクセスメモリにおいて、
前記第１降圧トランジスタのしきい値電圧と前記アクセ
ストランジスタのしきい値電圧とが等しく設定されてい
る。
【００２８】請求項８に係る発明では、請求項４乃至請
求項７の何れかに記載のスタティックランダムアクセス
メモリにおける前記前記フリップフロップ回路が、両端
がそれぞれ前記第２降圧トランジスタ及び前記アクセス
トランジスタの前記第２電極に接続された負荷素子と、
第３電極及び第４電極がそれぞれ前記第２電極及びアー
スに接続されたドライバトランジスタとを備え、前記ド
ライバトランジスタのしきい値電圧と前記第２降圧トラ
ンジスタのしきい値電圧とが等しく設定されている。
求項７の何れかに記載のスタティックランダムアクセス
メモリにおける前記前記フリップフロップ回路が、両端
がそれぞれ前記第２降圧トランジスタ及び前記アクセス
トランジスタの前記第２電極に接続された負荷素子と、
第３電極及び第４電極がそれぞれ前記第２電極及びアー
スに接続されたドライバトランジスタとを備え、前記ド
ライバトランジスタのしきい値電圧と前記第２降圧トラ
ンジスタのしきい値電圧とが等しく設定されている。
【００２９】
【作用】請求項１に係る発明では、アクセストランジス
タのゲート電極に直接外部電源電圧が供給されるため、
アクセストランジスタの他方の電極の電位は、外部電源
電圧からアクセストランジスタのしきい値電圧を差し引
いた電位又はビット線の電位にまで高められる。
タのゲート電極に直接外部電源電圧が供給されるため、
アクセストランジスタの他方の電極の電位は、外部電源
電圧からアクセストランジスタのしきい値電圧を差し引
いた電位又はビット線の電位にまで高められる。
【００３０】請求項２に係る発明では、ビット線上の電
位とフリップフロップ回路に印加される電圧とは降圧回
路によって降圧された電源電圧であるのに対して、アク
セストランジスタはその第３電極に直接印加される電源
電圧によって制御される。そのため、アクセストランジ
スタの第２電極の電位は、外部電源電圧からアクセスト
ランジスタのしきい値電圧を差し引いた電位又はビット
線の電位にまで高められる。
位とフリップフロップ回路に印加される電圧とは降圧回
路によって降圧された電源電圧であるのに対して、アク
セストランジスタはその第３電極に直接印加される電源
電圧によって制御される。そのため、アクセストランジ
スタの第２電極の電位は、外部電源電圧からアクセスト
ランジスタのしきい値電圧を差し引いた電位又はビット
線の電位にまで高められる。
【００３１】請求項３に係る発明では、ビット線とフリ
ップフロップ回路に印加される電圧は、それぞれ第１降
圧回路及び第２降圧回路によって降圧された電源電圧を
降圧した電圧となる。
ップフロップ回路に印加される電圧は、それぞれ第１降
圧回路及び第２降圧回路によって降圧された電源電圧を
降圧した電圧となる。
【００３２】請求項４に係る発明では、ビット線とフリ
ップフロップ回路に印加される電圧は、それぞれ第１降
圧トランジスタ及び第２降圧トランジスタによって電源
電圧を降圧した電圧となる。
ップフロップ回路に印加される電圧は、それぞれ第１降
圧トランジスタ及び第２降圧トランジスタによって電源
電圧を降圧した電圧となる。
【００３３】請求項５に係る発明では、アクセストラン
ジスタの第２電極の電位が、電源電圧より第２降圧トラ
ンジスタのしきい値電圧を差し引いた値よりも小さくな
ることはない。
ジスタの第２電極の電位が、電源電圧より第２降圧トラ
ンジスタのしきい値電圧を差し引いた値よりも小さくな
ることはない。
【００３４】請求項６に係る発明では、アクセストラン
ジスタの第２電極の電位が、電源電圧より第２降圧トラ
ンジスタのしきい値電圧を差し引いた値よりも小さくな
ることはない。
ジスタの第２電極の電位が、電源電圧より第２降圧トラ
ンジスタのしきい値電圧を差し引いた値よりも小さくな
ることはない。
【００３５】請求項７に係る発明では、アクセストラン
ジスタの第２電極の電位が、ビット線の電位にまで高め
られる。
ジスタの第２電極の電位が、ビット線の電位にまで高め
られる。
【００３６】請求項８に係る発明では、ドライバトラン
ジスタのしきい値電圧が高く設定され、スタンバイ時の
不要な電流の発生が防止され、且つドライバトランジス
タと第２降圧トランジスタのしきい値電圧を等しく製造
することができるので、工程数の削減に資する。
ジスタのしきい値電圧が高く設定され、スタンバイ時の
不要な電流の発生が防止され、且つドライバトランジス
タと第２降圧トランジスタのしきい値電圧を等しく製造
することができるので、工程数の削減に資する。
【００３７】
【実施例】以下、この発明の実施例について説明する。
【００３８】図１は、本発明の一実施例に係るＳＲＡＭ
の回路図を示す。同図中、メモリセルは、データ保持用
フリップフロップＦＦと第１及び第２アクセストランジ
スタＡ１，Ａ２とを有する。そして、アクセストランジ
スタＡ１（第１アクセストランジスタ）のゲート電極
（第３電極）はワード線Ｗ１（第１ワード線）に、その
第１電極はビット線ＢＩＴ（第１ビット線）に、その第
２電極はフリップフロップＦＦのノードＮ１（第１ノー
ド）に、それぞれ接続されている。同様に、アクセスト
ランジスタＡ２（第２アクセストランジスタ）のゲート
電極（第３電極）はワード線Ｗ２（第２ワード線）に、
その第１電極はビット線ＢＩＴバー（第２ビット線）
に、その第２電極はフリップフロップＦＦのノード（第
２ノード）に、それぞれ接続されている。又、第１降圧
トランジスタＱ１（第１降圧回路の一例）は、外部電源
電圧ＶCCよりそのしきい値電圧ＶQ1th分だけ降圧させた
電位（ＶCC−ＶQ1th）をビット線ＢＩＴに供給する。同
じく、第１降圧トランジスタＱ２も、外部電源電圧ＶCC
よりそのしきい値電圧ＶQ2th分だけ降圧させた電位（Ｖ
CC−ＶQ2th）をビット線ＢＩＴバーに供給する。又、第
２降圧トランジスタＱ３（第２降圧回路の一例）も、外
部電源電圧ＶCCよりそのしきい値電圧ＶQ3th分だけ降圧
し、これにより得られる電位（ＶCC−ＶQ3th）をメモリ
セル用電源線３に供給する。
の回路図を示す。同図中、メモリセルは、データ保持用
フリップフロップＦＦと第１及び第２アクセストランジ
スタＡ１，Ａ２とを有する。そして、アクセストランジ
スタＡ１（第１アクセストランジスタ）のゲート電極
（第３電極）はワード線Ｗ１（第１ワード線）に、その
第１電極はビット線ＢＩＴ（第１ビット線）に、その第
２電極はフリップフロップＦＦのノードＮ１（第１ノー
ド）に、それぞれ接続されている。同様に、アクセスト
ランジスタＡ２（第２アクセストランジスタ）のゲート
電極（第３電極）はワード線Ｗ２（第２ワード線）に、
その第１電極はビット線ＢＩＴバー（第２ビット線）
に、その第２電極はフリップフロップＦＦのノード（第
２ノード）に、それぞれ接続されている。又、第１降圧
トランジスタＱ１（第１降圧回路の一例）は、外部電源
電圧ＶCCよりそのしきい値電圧ＶQ1th分だけ降圧させた
電位（ＶCC−ＶQ1th）をビット線ＢＩＴに供給する。同
じく、第１降圧トランジスタＱ２も、外部電源電圧ＶCC
よりそのしきい値電圧ＶQ2th分だけ降圧させた電位（Ｖ
CC−ＶQ2th）をビット線ＢＩＴバーに供給する。又、第
２降圧トランジスタＱ３（第２降圧回路の一例）も、外
部電源電圧ＶCCよりそのしきい値電圧ＶQ3th分だけ降圧
し、これにより得られる電位（ＶCC−ＶQ3th）をメモリ
セル用電源線３に供給する。
【００３９】又、ワードドライバ１，２は、データの書
込み時及び読出し時に、それぞれ外部電源電圧ＶCCをワ
ード線Ｗ１，Ｗ２上に供給する。
込み時及び読出し時に、それぞれ外部電源電圧ＶCCをワ
ード線Ｗ１，Ｗ２上に供給する。
【００４０】フリップフロップＦＦは、２つのドライバ
トランジスタＤ１，Ｄ２，負荷素子Ｒ１，Ｒ２を有す
る。即ち、負荷素子Ｒ１（第１負荷素子）の一端がメモ
リセル用電源線３とノードＮ３で接続され、その他端が
ノードＮ１に接続されている。又、ドライバトランジス
タＤ１（第１ドライバトランジスタ）のドレイン電極
（第３電極）及びソース電極（第４電極）は、それぞれ
ノードＮ１及びグラウンド線４に接続されている。更
に、負荷素子Ｒ２（第２負荷素子）の両端は、それぞれ
ノードＮ３（第３ノード）及びノードＮ２（第２ノー
ド）に接続され、ドライバトランジスタＤ２（第２ドラ
イバトランジスタ）のドレイン（第３電極）及びソース
（第４電極）は、それぞれノードＮ２及びグラウンド線
４に接続されている。
トランジスタＤ１，Ｄ２，負荷素子Ｒ１，Ｒ２を有す
る。即ち、負荷素子Ｒ１（第１負荷素子）の一端がメモ
リセル用電源線３とノードＮ３で接続され、その他端が
ノードＮ１に接続されている。又、ドライバトランジス
タＤ１（第１ドライバトランジスタ）のドレイン電極
（第３電極）及びソース電極（第４電極）は、それぞれ
ノードＮ１及びグラウンド線４に接続されている。更
に、負荷素子Ｒ２（第２負荷素子）の両端は、それぞれ
ノードＮ３（第３ノード）及びノードＮ２（第２ノー
ド）に接続され、ドライバトランジスタＤ２（第２ドラ
イバトランジスタ）のドレイン（第３電極）及びソース
（第４電極）は、それぞれノードＮ２及びグラウンド線
４に接続されている。
【００４１】図１に示したＳＲＡＭが構造上図６に示し
たものと異なる点は、ワードドライバ１，２に降圧用の
トランジスタ（図６ではトランジスタＱ２、Ｑ４に該
当）が接続されていない点にある。すなわち、ワードド
ライバ１，２、従ってワード線ＷＬ１，ＷＬ２に供給さ
れる電源電圧は外部電源電圧ＶCCと同じであり、外部電
源電圧ＶCCは降圧されていない。その結果、ワード線Ｗ
Ｌ１，ＷＬ２がＨｉｇｈレベルにある時は、その電位は
外部電源電圧ＶCCまで引き上げられることとなるため、
その電位がＨｉｇｈレベルにあるノード（Ｎ１又はＮ
２）にその第２電極が接続されたアクセストランジスタ
では、そのしきい値電圧Ｖth分の降下という影響が無
い。
たものと異なる点は、ワードドライバ１，２に降圧用の
トランジスタ（図６ではトランジスタＱ２、Ｑ４に該
当）が接続されていない点にある。すなわち、ワードド
ライバ１，２、従ってワード線ＷＬ１，ＷＬ２に供給さ
れる電源電圧は外部電源電圧ＶCCと同じであり、外部電
源電圧ＶCCは降圧されていない。その結果、ワード線Ｗ
Ｌ１，ＷＬ２がＨｉｇｈレベルにある時は、その電位は
外部電源電圧ＶCCまで引き上げられることとなるため、
その電位がＨｉｇｈレベルにあるノード（Ｎ１又はＮ
２）にその第２電極が接続されたアクセストランジスタ
では、そのしきい値電圧Ｖth分の降下という影響が無
い。
【００４２】この点を、図２にＮＭＯＳトランジスタと
して示すアクセストランジスタＡ１の等価回路に基づき
補足説明する。即ち、今、ゲート電位ＶGを５Ｖ，ドレ
イン電圧ＶDを５Ｖ，しきい値電圧Ｖthを０．６Ｖと仮
定すれば、このときのソース電位ＶSは、ＶG−Ｖth＝
４．４Ｖまで引き上げられる。しかし、ゲート電位ＶG
を例えば７Ｖにまで引き上げれば、ソース電位ＶSは
６．４Ｖまでは引き上げられないものの、５Ｖまでは引
き上げられることとなる。従って、この場合には、デー
タの読出し時に双安定状態にあるべきノードＮ１（Ｎ
２）の電位が５Ｖにまで引き上げられることとなる。こ
の点に着眼したのが、正に図１のＳＲＡＭであると言え
る。
して示すアクセストランジスタＡ１の等価回路に基づき
補足説明する。即ち、今、ゲート電位ＶGを５Ｖ，ドレ
イン電圧ＶDを５Ｖ，しきい値電圧Ｖthを０．６Ｖと仮
定すれば、このときのソース電位ＶSは、ＶG−Ｖth＝
４．４Ｖまで引き上げられる。しかし、ゲート電位ＶG
を例えば７Ｖにまで引き上げれば、ソース電位ＶSは
６．４Ｖまでは引き上げられないものの、５Ｖまでは引
き上げられることとなる。従って、この場合には、デー
タの読出し時に双安定状態にあるべきノードＮ１（Ｎ
２）の電位が５Ｖにまで引き上げられることとなる。こ
の点に着眼したのが、正に図１のＳＲＡＭであると言え
る。
【００４３】ここで、図１に示されるＳＲＡＭの読み出
し時の伝達曲線を図３に、書き込み時の伝達曲線を図４
に、それぞれ示す。特に、図３中、一点鎖線で示す伝達
曲線は、従来例（図６）の場合である。図３では、二つ
の安定点Ｓ１，Ｓ２におけるＨｉｇｈレベル側のノード
Ｎ１，Ｎ２の電位が、従来例と比較して、ノードＮ３に
おける電位（内部電源電圧）ＶN3にまで高められてい
る。つまり、ノードＮ１側ではアクセストランジスタＡ
１のしきい値電圧ＶA1th分の降圧の発生が、ノードＮ２
側ではアクセストランジスタＡ２のしきい値電圧ＶA2th
分の降圧の発生が、防止されている。又、書込み時にお
いても、安定点Ｓ１’においてＨｉｇｈレベルにあるノ
ードＮ１の電位もノードＮ３の電位ＶN3にまで高められ
ている。このように、いずれの図３，４においても、Ｈ
ｉｇｈレベル側のノード電位へのアクセストランジスタ
のしきい値電圧Ｖth分の降下の影響が無いため、図１の
ＳＲＡＭは外部からのノイズやα線等によるデータ破壊
に対して強くなる。加えて、読み出し時のＳＮＭも大幅
に改善される。
し時の伝達曲線を図３に、書き込み時の伝達曲線を図４
に、それぞれ示す。特に、図３中、一点鎖線で示す伝達
曲線は、従来例（図６）の場合である。図３では、二つ
の安定点Ｓ１，Ｓ２におけるＨｉｇｈレベル側のノード
Ｎ１，Ｎ２の電位が、従来例と比較して、ノードＮ３に
おける電位（内部電源電圧）ＶN3にまで高められてい
る。つまり、ノードＮ１側ではアクセストランジスタＡ
１のしきい値電圧ＶA1th分の降圧の発生が、ノードＮ２
側ではアクセストランジスタＡ２のしきい値電圧ＶA2th
分の降圧の発生が、防止されている。又、書込み時にお
いても、安定点Ｓ１’においてＨｉｇｈレベルにあるノ
ードＮ１の電位もノードＮ３の電位ＶN3にまで高められ
ている。このように、いずれの図３，４においても、Ｈ
ｉｇｈレベル側のノード電位へのアクセストランジスタ
のしきい値電圧Ｖth分の降下の影響が無いため、図１の
ＳＲＡＭは外部からのノイズやα線等によるデータ破壊
に対して強くなる。加えて、読み出し時のＳＮＭも大幅
に改善される。
【００４４】（変形例１） 上述した実施例では、Ｈｉ
ｇｈノード電位は、メモリセル用電源線３に供給された
降圧電位（ＶN3＝ＶCC−ＶQ3th：ＶQ3thは第２降圧トラ
ンジスタＱ３のしきい値電圧）まで上昇する。ここで、
製造上、アクセストランジスタＡ１、Ａ２の各しきい値
電圧ＶA1th，ＶA2thよりもメモリセルに接続された第２
降圧トランジスタＱ３のしきい値電圧ＶQ3thの方が低く
設定される場合には（ＶQ3th＜ＶA1th,ＶA2th）、Ｈｉ
ｇｈノード電位はメモリセルに供給される降圧電位ＶN3
まで引き上げられない。
ｇｈノード電位は、メモリセル用電源線３に供給された
降圧電位（ＶN3＝ＶCC−ＶQ3th：ＶQ3thは第２降圧トラ
ンジスタＱ３のしきい値電圧）まで上昇する。ここで、
製造上、アクセストランジスタＡ１、Ａ２の各しきい値
電圧ＶA1th，ＶA2thよりもメモリセルに接続された第２
降圧トランジスタＱ３のしきい値電圧ＶQ3thの方が低く
設定される場合には（ＶQ3th＜ＶA1th,ＶA2th）、Ｈｉ
ｇｈノード電位はメモリセルに供給される降圧電位ＶN3
まで引き上げられない。
【００４５】そこで、アクセストランジスタＡ１、Ａ２
の両しきい値電圧ＶA1th，ＶA2thを第２降圧トランジス
タＱ３のしきい値電圧ＶQ3th以内に、即ち、ＶA1th＜Ｖ
Q3th，ＶA2th＜ＶQ3thとすることで、そのような問題を
解決することができる。このとき、Ｈｉｇｈノード電位
はメモリセルに供給される降圧電位ＶN3にまで完全に、
かつ急速に引き上げられ、これにより、ＳＲＡＭは、外
部からのノイズやα線等によるデータ破壊に対して一層
強くなる。
の両しきい値電圧ＶA1th，ＶA2thを第２降圧トランジス
タＱ３のしきい値電圧ＶQ3th以内に、即ち、ＶA1th＜Ｖ
Q3th，ＶA2th＜ＶQ3thとすることで、そのような問題を
解決することができる。このとき、Ｈｉｇｈノード電位
はメモリセルに供給される降圧電位ＶN3にまで完全に、
かつ急速に引き上げられ、これにより、ＳＲＡＭは、外
部からのノイズやα線等によるデータ破壊に対して一層
強くなる。
【００４６】（変形例２） また、メモリセルに接続さ
れた第２降圧トランジスタＱ３のしきい値電圧ＶQ3thよ
りもビット線ＢＩＴ，ＢＩＴバーに接続された第１降圧
トランジスタＱ１、Ｑ５のしきい値電圧ＶQ1th,ＶQ5th
の方が高ければ（ＶQ1th，ＶQ5th＞ＶQ3th）、Ｈｉｇｈ
ノード電位はビット線ＢＩＴ，ＢＩＴバー上の電位まで
しか上がらず、メモリセルに供給される降圧電位ＶN3ま
で引き上げられない。
れた第２降圧トランジスタＱ３のしきい値電圧ＶQ3thよ
りもビット線ＢＩＴ，ＢＩＴバーに接続された第１降圧
トランジスタＱ１、Ｑ５のしきい値電圧ＶQ1th,ＶQ5th
の方が高ければ（ＶQ1th，ＶQ5th＞ＶQ3th）、Ｈｉｇｈ
ノード電位はビット線ＢＩＴ，ＢＩＴバー上の電位まで
しか上がらず、メモリセルに供給される降圧電位ＶN3ま
で引き上げられない。
【００４７】そこで、製造上、ＶQ1th〈ＶQ3th，Ｖ
Q5th〈ＶQ3thに設定することにより、Ｈｉｇｈノード電
位はメモリセルに供給される降圧電位ＶN3まで完全に、
かつ急速に引き上げられ、この場合のＳＲＡＭもまた外
部からのノイズやα線等によるデータ破壊に対して一層
強くなる。
Q5th〈ＶQ3thに設定することにより、Ｈｉｇｈノード電
位はメモリセルに供給される降圧電位ＶN3まで完全に、
かつ急速に引き上げられ、この場合のＳＲＡＭもまた外
部からのノイズやα線等によるデータ破壊に対して一層
強くなる。
【００４８】（変形例３） さらに、通常、メモリセル
のドライバトランジスタＤ１、Ｄ２のしきい値電圧Ｖ
D1th，ＶD2thは、サブスレッショルドリーク（Ｓｕｂｔ
ｈｒｅｓｈｏｌｄ ｌｅａｋ）によるスタンバイ電流の
増加を防ぐために、高い値に設定されることが好まし
い。
のドライバトランジスタＤ１、Ｄ２のしきい値電圧Ｖ
D1th，ＶD2thは、サブスレッショルドリーク（Ｓｕｂｔ
ｈｒｅｓｈｏｌｄ ｌｅａｋ）によるスタンバイ電流の
増加を防ぐために、高い値に設定されることが好まし
い。
【００４９】そこで、両ドライバトランジスタＤ１、Ｄ
２のしきい値電圧を第２降圧トランジスタのそれと等し
く設定することで、即ち、ＶD1th＝ＶD2th＝ＶQ3thに設
定することにより、製造工程数を増加させることなく、
スタンバイ電流の増加を防ぎ、かつ上述の効果を得るこ
とができる。
２のしきい値電圧を第２降圧トランジスタのそれと等し
く設定することで、即ち、ＶD1th＝ＶD2th＝ＶQ3thに設
定することにより、製造工程数を増加させることなく、
スタンバイ電流の増加を防ぎ、かつ上述の効果を得るこ
とができる。
【００５０】（変形例４） 同様に、〔（第１降圧トラ
ンジスタＱ１、Ｑ５の各しきい値電圧（ＶQ1th＝
ＶQ5th）＝（アクセストランジスタＡ１、Ａ２のしきい
値電圧（ＶA1th＝ＶA2th））〕＜〔（第２降圧トランジ
スタＱ３のしきい値電圧ＶQ3th）＝（ドライバトランジ
スタＤ１，Ｄ２のしきい値電圧（ＶD1th＝ＶD2th））〕
と設定することで、工程数を一層増加させることなく、
上述の効果が得られる。
ンジスタＱ１、Ｑ５の各しきい値電圧（ＶQ1th＝
ＶQ5th）＝（アクセストランジスタＡ１、Ａ２のしきい
値電圧（ＶA1th＝ＶA2th））〕＜〔（第２降圧トランジ
スタＱ３のしきい値電圧ＶQ3th）＝（ドライバトランジ
スタＤ１，Ｄ２のしきい値電圧（ＶD1th＝ＶD2th））〕
と設定することで、工程数を一層増加させることなく、
上述の効果が得られる。
【００５１】尚、本発明によるＳＲＡＭでは、メモリセ
ルを構成するアクセストランジスタＡ１、Ａ２及びドラ
イバトランジスタＤ１、Ｄ２のゲート電極には、それぞ
れ外部電源電圧ＶCC及び内部電源電圧ＶN3が印加される
が、アクセストランジスタＡ１，Ａ２のいずれも、その
ソース・ドレイン領域には、外部電源電圧ＶCCより降圧
された電位しか印加されることがなく、又、ドライバト
ランジスタＤ１，Ｄ２にしても、そのドレインにはＶN3
しか印加されることがないので、ホットキャリア効果に
よる信頼性の劣化を、ゲート電極の電位をも降圧した従
来技術の場合と同じように防止することができる。
ルを構成するアクセストランジスタＡ１、Ａ２及びドラ
イバトランジスタＤ１、Ｄ２のゲート電極には、それぞ
れ外部電源電圧ＶCC及び内部電源電圧ＶN3が印加される
が、アクセストランジスタＡ１，Ａ２のいずれも、その
ソース・ドレイン領域には、外部電源電圧ＶCCより降圧
された電位しか印加されることがなく、又、ドライバト
ランジスタＤ１，Ｄ２にしても、そのドレインにはＶN3
しか印加されることがないので、ホットキャリア効果に
よる信頼性の劣化を、ゲート電極の電位をも降圧した従
来技術の場合と同じように防止することができる。
【００５２】以上述べた実施例及びその各変形例では、
データ保持用フリップフロップ回路及びビット線に、共
に外部電源電圧から降圧した電位が供給される一方、ワ
ード線電位としては、外部電源電圧から降圧せずに直
接、外部電源電圧が設定されているため、集積度向上及
び性能向上のためにメモリセルを構成するＭＯＳトラン
ジスタのゲート長を縮小した場合でも、信頼性を低下さ
せることなく、しかも低電圧下においても安定した動作
が得られる。
データ保持用フリップフロップ回路及びビット線に、共
に外部電源電圧から降圧した電位が供給される一方、ワ
ード線電位としては、外部電源電圧から降圧せずに直
接、外部電源電圧が設定されているため、集積度向上及
び性能向上のためにメモリセルを構成するＭＯＳトラン
ジスタのゲート長を縮小した場合でも、信頼性を低下さ
せることなく、しかも低電圧下においても安定した動作
が得られる。
【００５３】
【発明の効果】請求項１に係る発明によれば、外部から
のノイズやα線等によるデータ破壊を防止して、メモリ
セルからのデータの読出し時の静的ノイズマージンを格
段に向上させることができる。しかも、ホットキャリア
効果による信頼性の劣化を防止することもできる。これ
により、メモリセルの集積度を高めて微細化を行って
も、メモリセルの信頼性を確保しつつメモリセルの安定
動作を実現することができる。
のノイズやα線等によるデータ破壊を防止して、メモリ
セルからのデータの読出し時の静的ノイズマージンを格
段に向上させることができる。しかも、ホットキャリア
効果による信頼性の劣化を防止することもできる。これ
により、メモリセルの集積度を高めて微細化を行って
も、メモリセルの信頼性を確保しつつメモリセルの安定
動作を実現することができる。
【００５４】請求項２に係る発明によれば、ホットキャ
リア効果による信頼性の劣化を防止しつつ、メモリセル
からのデータの読出し時の静的ノイズマージンを格段に
向上させることができ、外部からのノイズやα線等によ
るデータ破壊を防止することができる。このため、高集
積化のためにメモリセルの微細化を行っても、メモリセ
ルの信頼性劣化を発生させることなく、低電圧下に於け
るスタティックランダムアクセスメモリの動作を安定さ
せることができる。
リア効果による信頼性の劣化を防止しつつ、メモリセル
からのデータの読出し時の静的ノイズマージンを格段に
向上させることができ、外部からのノイズやα線等によ
るデータ破壊を防止することができる。このため、高集
積化のためにメモリセルの微細化を行っても、メモリセ
ルの信頼性劣化を発生させることなく、低電圧下に於け
るスタティックランダムアクセスメモリの動作を安定さ
せることができる。
【００５５】請求項３に係る発明によれば、信頼性を劣
化させることなく、低電圧下に於けるスタティックラン
ダムアクセスメモリの動作を安定させることができる。
化させることなく、低電圧下に於けるスタティックラン
ダムアクセスメモリの動作を安定させることができる。
【００５６】請求項４に係る発明によれば、信頼性を劣
化させることなく、低電圧下に於けるスタティックラン
ダムアクセスメモリの動作を安定させることができる。
化させることなく、低電圧下に於けるスタティックラン
ダムアクセスメモリの動作を安定させることができる。
【００５７】請求項５に係る発明によれば、外部からの
ノイズやα線等によるデータ破壊を一層防止することが
でき、これによりスタティックランダムアクセスメモリ
の動作を一層安定化させることができる。
ノイズやα線等によるデータ破壊を一層防止することが
でき、これによりスタティックランダムアクセスメモリ
の動作を一層安定化させることができる。
【００５８】請求項６に係る発明によれば、外部からの
ノイズやα線等によるデータ破壊をより一層防止するこ
とができ、これによりスタティックランダムアクセスメ
モリの動作をより一層安定化させることができる。
ノイズやα線等によるデータ破壊をより一層防止するこ
とができ、これによりスタティックランダムアクセスメ
モリの動作をより一層安定化させることができる。
【００５９】請求項７に係る発明によれば、工程数を増
加させることなく、メモリセルの信頼性劣化を防止して
低電圧下に於けるスタティックランダムアクセスメモリ
の動作を安定させることができる。
加させることなく、メモリセルの信頼性劣化を防止して
低電圧下に於けるスタティックランダムアクセスメモリ
の動作を安定させることができる。
【００６０】請求項８に係る発明によれば、工程数を増
加させることなく、スタンバイ電流の増加を防止するこ
とができ、しかも、メモリセルの信頼性劣化を防止して
低電圧下に於けるスタティックランダムアクセスメモリ
の動作を安定させることができる。
加させることなく、スタンバイ電流の増加を防止するこ
とができ、しかも、メモリセルの信頼性劣化を防止して
低電圧下に於けるスタティックランダムアクセスメモリ
の動作を安定させることができる。
【図１】 この発明の実施例によるＳＲＡＭの構成を示
す回路図である。
す回路図である。
【図２】 この発明の着眼点を説明するための図であ
る。
る。
【図３】 この発明の実施例によるＳＲＡＭの読み出し
動作を示す伝達特性図である。
動作を示す伝達特性図である。
【図４】 この発明の実施例によるＳＲＡＭの書き込み
動作を示す伝達特性図である。
動作を示す伝達特性図である。
【図５】 従来のＳＲＡＭの構成を示す回路図である。
【図６】 インバータの構成図である。
【図７】 インバータ単位の入出力伝達特性を示す図で
ある。
ある。
【図８】 インバータ対を示す図である。
【図９】 インバータ対の入出力伝達特性を示す図であ
る。
る。
【図１０】 従来のＳＲＡＭの構成図である。
【図１１】 従来のＳＲＡＭのスタンバイ時の動作を示
す特性図である。
す特性図である。
【図１２】 従来のＳＲＡＭの読み出し動作を示す特性
図である。
図である。
【図１３】 従来のＳＲＡＭの書き込み動作を示す特性
図である。
図である。
Ａ１，Ａ２ アクセストランジスタ、Ｗ１，Ｗ２ ワー
ド線、ＢＩＴ，ＢＩＴバー ビット線、Ｄ１，Ｄ２ ド
ライバトランジスタ、Ｑ１，Ｑ５ 第１降圧トランジス
タ、Ｑ３ 第２降圧トランジスタ、３ メモリセル用電
源線。
ド線、ＢＩＴ，ＢＩＴバー ビット線、Ｄ１，Ｄ２ ド
ライバトランジスタ、Ｑ１，Ｑ５ 第１降圧トランジス
タ、Ｑ３ 第２降圧トランジスタ、３ メモリセル用電
源線。
Claims (8)
- 【請求項１】 データ保持用フリップフロップ回路と、
一方の電極及び他方の電極がそれぞれビット線及び前記
フリップフロップ回路に接続され且つそのゲート電極が
ワード線に接続されるアクセストランジスタとを有する
メモリセルを備えたスタティックランダムアクセスメモ
リにおいて、 前記ビット線及び前記メモリセルの電源線には外部電源
電圧を降圧した電圧が供給され、前記ワード線には前記
外部電源電圧が直接供給されていることを特徴とする、
スタティックランダムアクセスメモリ。 - 【請求項２】 電源電圧を供給する外部電源と、 前記外部電源の出力に接続され、前記電源電圧を降圧す
る降圧回路と、 前記降圧回路の出力に接続されたビット線と、 前記降圧回路の出力に接続されたメモリセル用電源線
と、 前記外部電源の出力に接続されたワード線と、 前記メモリセル用電源線に接続されたフリップフロップ
回路と、 第１電極、第２電極及び第３電極がそれぞれ前記ビット
線、フリップフロップ回路内のノード及びワード線に接
続され、前記ワード線によりその動作が制御されるアク
セストランジスタとを、備えたスタティックランダムア
クセスメモリ。 - 【請求項３】 請求項２記載のスタティックランダムア
クセスメモリにおいて、 前記降圧回路は第１降圧回路及び第２降圧回路を有し、 前記ビット線及びメモリセル用電源線はそれぞれ前記第
１降圧回路及び第２降圧回路に接続されていることを特
徴とする、スタティックランダムアクセスメモリ。 - 【請求項４】 請求項３記載のスタティックランダムア
クセスメモリにおいて、 前記第１降圧回路及び第２降圧回路は、それぞれ第１降
圧トランジスタ及び第２降圧トランジスタを備えたこと
を特徴とする、スタティックランダムアクセスメモリ。 - 【請求項５】 請求項４記載のスタティックランダムア
クセスメモリにおいて、 （前記第２降圧トランジスタのしきい値電圧）≧（前記
アクセストランジスタのしきい値電圧）の関係が成立す
ることを特徴とする、スタティックランダムアクセスメ
モリ。 - 【請求項６】 請求項４又は５記載のスタティックラン
ダムアクセスメモリにおいて、 （前記第２降圧トランジスタのしきい値電圧）≧（前記
第１降圧トランジスタのしきい値電圧）の関係が成立す
ることを特徴とする、スタティックランダムアクセスメ
モリ。 - 【請求項７】 請求項５又は６記載のスタティックラン
ダムアクセスメモリにおいて、 前記第１降圧トランジスタのしきい値電圧と前記アクセ
ストランジスタのしきい値電圧とが等しいことを特徴と
するスタティックランダムアクセスメモリ。 - 【請求項８】 請求項４乃至請求項７の何れかに記載の
スタティックランダムアクセスメモリにおいて、 前記フリップフロップ回路は、 両端がそれぞれ前記第２降圧トランジスタ及び前記アク
セストランジスタの前記第２電極に接続された負荷素子
と、 第３電極及び第４電極がそれぞれ前記第２電極及びアー
スに接続されたドライバトランジスタとを備え、 前記ドライバトランジスタのしきい値電圧と前記第２降
圧トランジスタのしきい値電圧とが等しいことを特徴と
するスタティックランダムアクセスメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30770194A JP3288189B2 (ja) | 1994-12-12 | 1994-12-12 | スタティックランダムアクセスメモリ |
| US08/498,056 US5600589A (en) | 1994-12-12 | 1995-07-05 | Static random access memory |
| KR1019950046739A KR100190837B1 (ko) | 1994-12-12 | 1995-12-05 | 스태틱 램덤 액세스 메모리(Static Random Access Memory) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30770194A JP3288189B2 (ja) | 1994-12-12 | 1994-12-12 | スタティックランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167293A true JPH08167293A (ja) | 1996-06-25 |
| JP3288189B2 JP3288189B2 (ja) | 2002-06-04 |
Family
ID=17972201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30770194A Expired - Fee Related JP3288189B2 (ja) | 1994-12-12 | 1994-12-12 | スタティックランダムアクセスメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5600589A (ja) |
| JP (1) | JP3288189B2 (ja) |
| KR (1) | KR100190837B1 (ja) |
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| JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2008152876A (ja) * | 2006-12-19 | 2008-07-03 | Nec Electronics Corp | 半導体装置 |
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| US10658026B2 (en) | 2017-05-26 | 2020-05-19 | Taiwan Semiconductor Manufacturing Company Limited | Word line pulse width control circuit in static random access memory |
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| DE3277750D1 (de) * | 1981-09-01 | 1988-01-07 | Fujitsu Ltd | Semi-conductor memory circuit |
| JPH0746506B2 (ja) * | 1985-09-30 | 1995-05-17 | 株式会社東芝 | 半導体メモリ装置 |
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-
1994
- 1994-12-12 JP JP30770194A patent/JP3288189B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-05 US US08/498,056 patent/US5600589A/en not_active Expired - Fee Related
- 1995-12-05 KR KR1019950046739A patent/KR100190837B1/ko not_active IP Right Cessation
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| JP2003016786A (ja) * | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100190837B1 (ko) | 1999-06-01 |
| JP3288189B2 (ja) | 2002-06-04 |
| US5600589A (en) | 1997-02-04 |
| KR960026881A (ko) | 1996-07-22 |
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