JPH0746506B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0746506B2 JPH0746506B2 JP60216434A JP21643485A JPH0746506B2 JP H0746506 B2 JPH0746506 B2 JP H0746506B2 JP 60216434 A JP60216434 A JP 60216434A JP 21643485 A JP21643485 A JP 21643485A JP H0746506 B2 JPH0746506 B2 JP H0746506B2
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、GaAsショットキーゲート型電界効果トランジ
スタ（MESFET）を用いて構成される半導体メモリ装置に
関する。
スタ（MESFET）を用いて構成される半導体メモリ装置に
関する。
GaAs−MESFETを用いた集積回路は、従来のSiを用いたも
のに比べて高速動作が可能であることから注目を集めて
いる。このMESFETを用いた集積回路の一つの応用分野に
高速メモリ装置、特にスタティックRAMがある。スタテ
ィックRAMの構成法はいくつかあるが、最も一般的なも
のは、ノーマリオフ型MESFETをドライバFETとし、ノー
マリオン型MESFETを負荷としてフリップフロップを構成
する６トランジスタ・セルである。その一例を第３図に
示す。Q1,Q2がノーマリオフ型MESFET、Q3,Q4がノーマリ
オン型MESFETであり、これらによりフリップフロップが
構成されている。このフリップフロップのノードはノー
マリオフ型MESFET−Q5,Q6からなるトランスファゲート
を介してビット線BL1,BL2に接続されている。Q5,Q6のゲ
ートはワード線WLに接続されている。この様なメモリセ
ルをマトリクス配列することにより、スタティックRAM
が構成される。
のに比べて高速動作が可能であることから注目を集めて
いる。このMESFETを用いた集積回路の一つの応用分野に
高速メモリ装置、特にスタティックRAMがある。スタテ
ィックRAMの構成法はいくつかあるが、最も一般的なも
のは、ノーマリオフ型MESFETをドライバFETとし、ノー
マリオン型MESFETを負荷としてフリップフロップを構成
する６トランジスタ・セルである。その一例を第３図に
示す。Q1,Q2がノーマリオフ型MESFET、Q3,Q4がノーマリ
オン型MESFETであり、これらによりフリップフロップが
構成されている。このフリップフロップのノードはノー
マリオフ型MESFET−Q5,Q6からなるトランスファゲート
を介してビット線BL1,BL2に接続されている。Q5,Q6のゲ
ートはワード線WLに接続されている。この様なメモリセ
ルをマトリクス配列することにより、スタティックRAM
が構成される。
このメモリセルの読出し、書込みの動作は、ワード線WL
によりQ5,Q6をオンにして、ビット線BL1,BL2を介してフ
リップフロップに信号電圧を与えたり、フリップフロッ
プの信号電圧を取出したりすることにより行なう。
によりQ5,Q6をオンにして、ビット線BL1,BL2を介してフ
リップフロップに信号電圧を与えたり、フリップフロッ
プの信号電圧を取出したりすることにより行なう。
このメモリセル構成において、記憶された情報をよみだ
す際の時間（アクセスタイム）は、ビット線BL1,BL2の
容量をMESFET−Q5,Q6を介して充放電する時間に依存す
る。従って、トランスファゲートとしてのMESFET−Q5,Q
6の電流駆動能力が大きい程アクセスタイムは短くな
る。ところが一般に、ノーマリオフ型MESFETは寄生抵抗
が大きく、その電流駆動能力はノーマリオン型に比べて
小さい。
す際の時間（アクセスタイム）は、ビット線BL1,BL2の
容量をMESFET−Q5,Q6を介して充放電する時間に依存す
る。従って、トランスファゲートとしてのMESFET−Q5,Q
6の電流駆動能力が大きい程アクセスタイムは短くな
る。ところが一般に、ノーマリオフ型MESFETは寄生抵抗
が大きく、その電流駆動能力はノーマリオン型に比べて
小さい。
そこで第４図に示すように、トランスファゲートとして
ノーマリオン型MESFET−Q7,Q8を用いるメモリ構成が提
案されている。この構成では、Q7,Q8の電流駆動能力が
大きく、かつそれ自身のもつ容量もノーマリオフ型に比
べて小さいので、アクセスタイムの短縮が期待される。
ノーマリオン型MESFET−Q7,Q8を用いるメモリ構成が提
案されている。この構成では、Q7,Q8の電流駆動能力が
大きく、かつそれ自身のもつ容量もノーマリオフ型に比
べて小さいので、アクセスタイムの短縮が期待される。
しかしながらこの構成でも問題が残る。ノーマリオン型
MESFET−Q7,Q8をオフにするためにはゲート電位をソー
スに対して負にする必要があるため、ワード線WLをメモ
リセル内のノード電位に対して負にするようなワード線
駆動回路を必要とするからである。そうしないと、メモ
リセルの情報を保持することができない。
MESFET−Q7,Q8をオフにするためにはゲート電位をソー
スに対して負にする必要があるため、ワード線WLをメモ
リセル内のノード電位に対して負にするようなワード線
駆動回路を必要とするからである。そうしないと、メモ
リセルの情報を保持することができない。
そこで通常考えられるのは、第５図に示すBFL（Buffere
d FET Logic）のような、正負２種類の電源VDD,VSSを用
いた回路をワード線駆動回路として用いることである。
しかし、２種類を用いることはシステム構成の点から好
ましくなく、できれば単一電源が望ましい。
d FET Logic）のような、正負２種類の電源VDD,VSSを用
いた回路をワード線駆動回路として用いることである。
しかし、２種類を用いることはシステム構成の点から好
ましくなく、できれば単一電源が望ましい。
本発明は上記の点に鑑みなされたもので、単一電源で駆
動することができ、しかも高速動作が可能なGaAs−MESF
ETを用いた半導体メモリ装置を提供することを目的とす
る。
動することができ、しかも高速動作が可能なGaAs−MESF
ETを用いた半導体メモリ装置を提供することを目的とす
る。
本発明は、ノーマリオン型GaAs−MESFETをトランスファ
ゲートとして用いてメモリセルを構成し、そのメモリセ
ルのドライバFETの共通ソースをGaAsショットキーダイ
オードとワード線により駆動されるスイッチング用GaAs
−MESFETの並列回路を介して接地したことを特徴とす
る。
ゲートとして用いてメモリセルを構成し、そのメモリセ
ルのドライバFETの共通ソースをGaAsショットキーダイ
オードとワード線により駆動されるスイッチング用GaAs
−MESFETの並列回路を介して接地したことを特徴とす
る。
本発明によれば、メモリセルのノード電位が、スイッチ
ング用MESFETがオフしているときはショットキーダイオ
ードによりその電位降下分だけ高くなり、またスイッチ
ング用MESFETがオンしているときは接地電位になる。こ
のため、トランスファゲートとしてノーマリオン型MESF
ETを用いているにも拘らず、ノーマリオフ型MESFETをド
ライバとするE/E型プッシュプル回路あるいはインバー
タなどを用いた単一電源のワード線駆動回路を用いるこ
とができる。
ング用MESFETがオフしているときはショットキーダイオ
ードによりその電位降下分だけ高くなり、またスイッチ
ング用MESFETがオンしているときは接地電位になる。こ
のため、トランスファゲートとしてノーマリオン型MESF
ETを用いているにも拘らず、ノーマリオフ型MESFETをド
ライバとするE/E型プッシュプル回路あるいはインバー
タなどを用いた単一電源のワード線駆動回路を用いるこ
とができる。
また本発明では、トランスファゲートとしてノーマリオ
ン型MESFETを用いているため、高速動作が可能である。
ン型MESFETを用いているため、高速動作が可能である。
以下本発明の実施例を説明する。
第１図は一実施例のメモリセル部分とワード線駆動回路
WDの出力部を示している。メモリセルの構成は基本的に
第３図と同じであり、対応する部分には第３図と同一符
号を付してある。第３図と異なる点は、メモリセルのド
ライバMESFET−Q1,Q2の共通ソースがGaAsショットキー
ダイオードSD1とスイッチング用GaAs−MESFET−Q13の並
列回路を介して接地されていることである。この並列回
路は複数のメモリセルに共通に設けられている。スイッ
チング用MESFET−Q13のゲートはワード線WLに接続さ
れ、ワード線駆動回路WDの出力により選択的に駆動され
るようになっている。また、Q1,Q2の共通ソースとワー
ド線WLの間にはクランプ用のショットキーダイオードSD
2が設けられている。
WDの出力部を示している。メモリセルの構成は基本的に
第３図と同じであり、対応する部分には第３図と同一符
号を付してある。第３図と異なる点は、メモリセルのド
ライバMESFET−Q1,Q2の共通ソースがGaAsショットキー
ダイオードSD1とスイッチング用GaAs−MESFET−Q13の並
列回路を介して接地されていることである。この並列回
路は複数のメモリセルに共通に設けられている。スイッ
チング用MESFET−Q13のゲートはワード線WLに接続さ
れ、ワード線駆動回路WDの出力により選択的に駆動され
るようになっている。また、Q1,Q2の共通ソースとワー
ド線WLの間にはクランプ用のショットキーダイオードSD
2が設けられている。
ワード線駆動回路WDの出力段は、ノーマリオフ型GaAs−
MESFET−Q11と、ノーマリオフ型GaAs−MESFET−Q9をド
ライバとし、ノーマリオン型GaAs−MESFET−Q10を負荷
とするインバータの出力により駆動されるノーマリオフ
型GaAs−MESFET−Q12とからなる、単一電源VDDのE/E型
プッシュプル回路により構成されている。
MESFET−Q11と、ノーマリオフ型GaAs−MESFET−Q9をド
ライバとし、ノーマリオン型GaAs−MESFET−Q10を負荷
とするインバータの出力により駆動されるノーマリオフ
型GaAs−MESFET−Q12とからなる、単一電源VDDのE/E型
プッシュプル回路により構成されている。
この実施例においては、メモリセルのMESFET−Q1,Q2の
共通ソース電位は、ワード線WL“L"レベルの時はダイオ
ードSD1の一個分（約0.7V）だけ接地電位から上昇して
おり、また“H"レベルの時はスイッチング用MESFET−Q1
3がオンとなりほぼ接地電位となる。このため、Q1,Q2の
ドレイン即ちフリップフロップのノード電位は、ワード
線WLが“L"レベルの時1.4〜0.7V、また“H"レベルの時
0.7〜0Vの範囲となる。
共通ソース電位は、ワード線WL“L"レベルの時はダイオ
ードSD1の一個分（約0.7V）だけ接地電位から上昇して
おり、また“H"レベルの時はスイッチング用MESFET−Q1
3がオンとなりほぼ接地電位となる。このため、Q1,Q2の
ドレイン即ちフリップフロップのノード電位は、ワード
線WLが“L"レベルの時1.4〜0.7V、また“H"レベルの時
0.7〜0Vの範囲となる。
一方、ワード線駆動回路WDの出力段の電位即ちワード線
WLの電位はクランプ用ダイオードSD2のクランプ効果に
より、０〜0.7Vの範囲で変化する。従ってワード線駆動
回路WDの出力段MESFET−Q11がオンとなってワード線WL
の電位が0Vとなった場合を考えると、この電位はメモリ
セルのノード電位0.7〜1.4Vに対して負になるから、ト
ランスファゲートのMESFET−Q7,Q8はオフとなる。これ
により、メモリセルの情報は保持状態に保たれる。また
出力段MESFET−Q12がオンになりワード線WLの電位が0.7
Vになると、これはメモリセルのノード電位0.7〜0Vに対
して正になるから、トランスファゲートMESFET−Q7,Q8
はオンになり、メモリセルは読み出し，書込みが可能な
状態になる。
WLの電位はクランプ用ダイオードSD2のクランプ効果に
より、０〜0.7Vの範囲で変化する。従ってワード線駆動
回路WDの出力段MESFET−Q11がオンとなってワード線WL
の電位が0Vとなった場合を考えると、この電位はメモリ
セルのノード電位0.7〜1.4Vに対して負になるから、ト
ランスファゲートのMESFET−Q7,Q8はオフとなる。これ
により、メモリセルの情報は保持状態に保たれる。また
出力段MESFET−Q12がオンになりワード線WLの電位が0.7
Vになると、これはメモリセルのノード電位0.7〜0Vに対
して正になるから、トランスファゲートMESFET−Q7,Q8
はオンになり、メモリセルは読み出し，書込みが可能な
状態になる。
こうしてこの実施例によれば、メモリセルと同じ単一電
源VDDを用いたワード線駆動回路WDにより不都合なくメ
モリ動作が可能となる。またトランスファゲートにはノ
ーマリオン型MESFETを用いているため、高速動作が可能
である。
源VDDを用いたワード線駆動回路WDにより不都合なくメ
モリ動作が可能となる。またトランスファゲートにはノ
ーマリオン型MESFETを用いているため、高速動作が可能
である。
更に、本実施例によれば、スイッチング用MESFET−Q13
を設けたことにより、スイッチング用MESFET−Q13がな
い場合に比べて、トラスファーゲートとしてのノーマリ
オン型MESFET−Q7の電流駆動能力がより高くなり、これ
によって単にトラスファーゲートとしてノーマリオン型
ノーマリオン型MESFETを用いた以上の高速動作が可能と
なる。
を設けたことにより、スイッチング用MESFET−Q13がな
い場合に比べて、トラスファーゲートとしてのノーマリ
オン型MESFET−Q7の電流駆動能力がより高くなり、これ
によって単にトラスファーゲートとしてノーマリオン型
ノーマリオン型MESFETを用いた以上の高速動作が可能と
なる。
スイッチング用MESFET−Q13の付加により、ノーマリオ
ン型MESFET−Q7の電流駆動能力が高くなるのは以下の理
由による。
ン型MESFET−Q7の電流駆動能力が高くなるのは以下の理
由による。
一般に、ノーマリオン型MESFETの電流駆動能力は、ゲー
ト・ソース間の電圧VGSが大きいほど高くなる。より正
確には電流駆動能力は|VGS−VTH|2に比例して高くな
る。ここで、VTHはしきいち電圧を示している。本実施
例のノーマリオン型MESFET−Q7の電流駆動能力が高くな
るのは、この電圧VGSがより大きくなるからである。
ト・ソース間の電圧VGSが大きいほど高くなる。より正
確には電流駆動能力は|VGS−VTH|2に比例して高くな
る。ここで、VTHはしきいち電圧を示している。本実施
例のノーマリオン型MESFET−Q7の電流駆動能力が高くな
るのは、この電圧VGSがより大きくなるからである。
スイッチング用MESFET−Q13がない場合における、ワー
ド線WLが“L"レベルから“H"レベルに変わるときの電圧
VGSをVGS1とする。一方、本実施例の場合、ワード線WL
が“L"レベルから“H"レベルに変わると、ノーマリオン
型MESFETがオンになるので、ノーマリオン型MESFET−Q7
のソース電圧（フリップフロップのノード電位）が低下
する。このソース電圧の低下をΔVSとすると、本実施例
の場合の電圧VGSは、VGS1＋ΔVSとなる。したがって、
ΔVSの分だけ電流駆動能力がより高くなり、それに対応
して動作もより速くなる。
ド線WLが“L"レベルから“H"レベルに変わるときの電圧
VGSをVGS1とする。一方、本実施例の場合、ワード線WL
が“L"レベルから“H"レベルに変わると、ノーマリオン
型MESFETがオンになるので、ノーマリオン型MESFET−Q7
のソース電圧（フリップフロップのノード電位）が低下
する。このソース電圧の低下をΔVSとすると、本実施例
の場合の電圧VGSは、VGS1＋ΔVSとなる。したがって、
ΔVSの分だけ電流駆動能力がより高くなり、それに対応
して動作もより速くなる。
具体的な数値例を説明する。第１図において、MESFET−
Q7,Q8のゲート幅（Ｗ）とゲート長（Ｌ）の比（W/L）を
5/1、同じくMESFET−Q1,Q2のそれを10/1、MESFET−Q3,Q
4のそれを4/8、MESFET−Q13のそれを500/1とし、ショッ
トキーダイオードSD1の面積を20μｍ×20μｍとして、1
kビットのスタティックRAMを作った。電源電圧をVDD＝2
Vとした時、アクセスタイムは1.5n secであった。
Q7,Q8のゲート幅（Ｗ）とゲート長（Ｌ）の比（W/L）を
5/1、同じくMESFET−Q1,Q2のそれを10/1、MESFET−Q3,Q
4のそれを4/8、MESFET−Q13のそれを500/1とし、ショッ
トキーダイオードSD1の面積を20μｍ×20μｍとして、1
kビットのスタティックRAMを作った。電源電圧をVDD＝2
Vとした時、アクセスタイムは1.5n secであった。
ちなみに、第３図のメモリセル構成で同様に1kビットRA
Mを作ったところ、アクセスタイムは3.0n secであり、
本実施例はこれより約２倍高速化されたことになる。
Mを作ったところ、アクセスタイムは3.0n secであり、
本実施例はこれより約２倍高速化されたことになる。
上記実施例では、ワード線駆動回路WDの出力段をE/Eプ
ッシュプル・インバータにより構成したが、第２図に示
すようにE/Eプッシュプル・バッファ回路を用いてもよ
い。この場合には、第１図に示したクランプ用ショット
キーダイオードSD2は不必要となる。
ッシュプル・インバータにより構成したが、第２図に示
すようにE/Eプッシュプル・バッファ回路を用いてもよ
い。この場合には、第１図に示したクランプ用ショット
キーダイオードSD2は不必要となる。
クランプ用ショットキーダイオードSD2が不必要になる
理由は、第２図のE/Eプッシュプル・バッファ回路から
なるワード駆動回路の場合には、電源VDD（2V）から所
望レベルの出力電圧（０〜0.7V程度）が得られるからで
ある。
理由は、第２図のE/Eプッシュプル・バッファ回路から
なるワード駆動回路の場合には、電源VDD（2V）から所
望レベルの出力電圧（０〜0.7V程度）が得られるからで
ある。
一方、第１図のE/Eプッシュプル・インバータ回路から
なるワード駆動回路の場合には、出力電圧が０〜2V程度
となり、所望の出力電圧（０〜0.7V程度）が得られな
い。そこで、クランプ用ショットキーダイオードSD2に
よりレベル変換して、所望の出力電圧を得るようにして
いる。
なるワード駆動回路の場合には、出力電圧が０〜2V程度
となり、所望の出力電圧（０〜0.7V程度）が得られな
い。そこで、クランプ用ショットキーダイオードSD2に
よりレベル変換して、所望の出力電圧を得るようにして
いる。
第１図のE/Eプッシュプル・インバータ回路、第２図のE
/Eプッシュプル・バッファ回路の動作を簡単に説明する
と、以下の通りである。
/Eプッシュプル・バッファ回路の動作を簡単に説明する
と、以下の通りである。
第１図のE/Eプッシュプル・インバータ回路の場合、MES
FETQ9のゲートにオフレベルの電圧が与えられると、MES
FETQ9がオフとなるので、MESFETQ9とMESFET10との接続
ノードの電圧が上昇し、最終的にはほぼVDDとなる。こ
の結果、MESFETQ12のゲーと電圧はほぼVDDまで高くなる
ので、MESFETQ12の出力電圧は最大限に大きくなる。し
たがって、所望の出力電圧は得られず、上述したよう
に、クランプ用ショットキーダイオードSD2が必要とな
る。
FETQ9のゲートにオフレベルの電圧が与えられると、MES
FETQ9がオフとなるので、MESFETQ9とMESFET10との接続
ノードの電圧が上昇し、最終的にはほぼVDDとなる。こ
の結果、MESFETQ12のゲーと電圧はほぼVDDまで高くなる
ので、MESFETQ12の出力電圧は最大限に大きくなる。し
たがって、所望の出力電圧は得られず、上述したよう
に、クランプ用ショットキーダイオードSD2が必要とな
る。
一方、第２図のE/Eプッシュプル・バッファ回路の場
合、MESFETのゲートを介したクランプ効果のため、第１
図の場合のようにゲート電圧が上昇する機能がないの
で、MESFETQ17の出力電圧が大きくなり過ぎるという問
題はない。したがって、上述したように、クランプ用シ
ョットキーダイオードSD2は不必要である。
合、MESFETのゲートを介したクランプ効果のため、第１
図の場合のようにゲート電圧が上昇する機能がないの
で、MESFETQ17の出力電圧が大きくなり過ぎるという問
題はない。したがって、上述したように、クランプ用シ
ョットキーダイオードSD2は不必要である。
その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
第１図は本発明の一実施例のスタティックRAMの要部構
成を示す図、第２図は他の実施例のスタティックRAMの
要部構成を示す図、第３図及び第４図は従来のスタティ
ックRAMのメモリセル構成を示す図、第５図は第４図の
メモリセルを駆動するための２電源回路の例を示す図で
ある。 Q1,Q2……ノーマリオフ型GaAsMESFET（ドライバFET）、
Q3,Q4……ノーマリオン型GaAsMESFET（負荷FET）、Q7,Q
8……ノーマリオン型GaAsMESFET（トランスファゲー
ト）、BL1,BL2……ビット線、WL……ワード線、SD1,SD2
……GaAsショットキーダイオード、Q13……スイッチン
グ用MESFET、WD……ワード線駆動回路。
成を示す図、第２図は他の実施例のスタティックRAMの
要部構成を示す図、第３図及び第４図は従来のスタティ
ックRAMのメモリセル構成を示す図、第５図は第４図の
メモリセルを駆動するための２電源回路の例を示す図で
ある。 Q1,Q2……ノーマリオフ型GaAsMESFET（ドライバFET）、
Q3,Q4……ノーマリオン型GaAsMESFET（負荷FET）、Q7,Q
8……ノーマリオン型GaAsMESFET（トランスファゲー
ト）、BL1,BL2……ビット線、WL……ワード線、SD1,SD2
……GaAsショットキーダイオード、Q13……スイッチン
グ用MESFET、WD……ワード線駆動回路。
Claims (3)
- 【請求項１】ノーマリオフ型GaAs−MESFETをドライバFE
Tとしたフリップフロップと、このフリップフロップの
ノードをビット線に接続するノーマリオン型GaAs−MESF
ETからなるトランスファゲートとからなるメモリセルを
マトリクス配列して構成される半導体メモリ装置におい
て、前記フリップフロップの共通ソースをGaAsショット
キーダイオードとワード線により駆動されるスイッチン
グ用GaAs−MESFETの並列回路を介して接地したことを特
徴とする半導体メモリ装置。 - 【請求項２】前記GaAsショットキーダイオード及びスイ
ッチング用GaAs−MESFETは複数のメモリセルに共通に設
けられている特許請求の範囲第１項記載の半導体メモリ
装置。 - 【請求項３】前記トランスファゲートを制御するワード
線駆動回路は単一電源で動作するE/E型プッシュプル回
路である特許請求の範囲第１項記載の半導体メモリ装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216434A JPH0746506B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体メモリ装置 |
| US06/906,250 US4764897A (en) | 1985-09-30 | 1986-09-12 | Semiconductor memory device employing normally-on type GaAs-MESFET transfer gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216434A JPH0746506B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6276097A JPS6276097A (ja) | 1987-04-08 |
| JPH0746506B2 true JPH0746506B2 (ja) | 1995-05-17 |
Family
ID=16688487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216434A Expired - Lifetime JPH0746506B2 (ja) | 1985-09-30 | 1985-09-30 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4764897A (ja) |
| JP (1) | JPH0746506B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5121035A (en) * | 1991-02-27 | 1992-06-09 | Rockwell International Corporation | High speed gallium arsenide latch using depletion mode logic |
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1986
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