JPS631778B2 - - Google Patents
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- JPS631778B2 JPS631778B2 JP54023204A JP2320479A JPS631778B2 JP S631778 B2 JPS631778 B2 JP S631778B2 JP 54023204 A JP54023204 A JP 54023204A JP 2320479 A JP2320479 A JP 2320479A JP S631778 B2 JPS631778 B2 JP S631778B2
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- 238000010586 diagram Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
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- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
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- G11C16/10—Programming or data input circuits
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- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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Description
【発明の詳細な説明】
本発明は集積回路化に適するMOSトランジス
タ回路に関する。
タ回路に関する。
一般にMOS集積回路のパツケージから導出さ
れる外部導出ピン（端子）数は、パツケージの小
形化等の面から少ない方がよい。この問題の一つ
の解決策として、集積回路の外部導出ピンを共用
することがあげられるが、信号ラインと電源ライ
ンを共用することを考えた場合、これらラインの
共通化ノードに、入力信号の能力（＋10μA〜−
10μA程度）以上の電流を流すことは問題である
から、該能力範囲内に電流値を抑える必要があ
る。
れる外部導出ピン（端子）数は、パツケージの小
形化等の面から少ない方がよい。この問題の一つ
の解決策として、集積回路の外部導出ピンを共用
することがあげられるが、信号ラインと電源ライ
ンを共用することを考えた場合、これらラインの
共通化ノードに、入力信号の能力（＋10μA〜−
10μA程度）以上の電流を流すことは問題である
から、該能力範囲内に電流値を抑える必要があ
る。
本発明は上記の点に鑑みてなされたもので、信
号ライン兼電源ラインと通常使用の電源またはア
ースとの間に、能力範囲以上の電流が流れない構
成とすることにより、前記ピン数削減の際の問題
点を解決することができるMOSトランジスタ回
路を提供しようとするものである。
号ライン兼電源ラインと通常使用の電源またはア
ースとの間に、能力範囲以上の電流が流れない構
成とすることにより、前記ピン数削減の際の問題
点を解決することができるMOSトランジスタ回
路を提供しようとするものである。
以下第１図を参照して本発明の一実施例を説明
する。なお、ここで使用しているMOSトランジ
スタのチヤネル型は、凡て同一で例えばＮチヤネ
ル型とする。第１図において１はゲートに制御信
号Ａが入力される駆動用のエンハンスメント型
MOSトランジスタで、このトランジスタ１のソ
ースは電圧VS（アース電位）の供給端に接続さ
れ、ドレインは出力端Ｏに接続される。負荷素子
としてのデプレツシヨン型MOSトランジスタ２
は、そのソースとゲートが出力端Ｏに接続され、
ドレインがノードａに接続される。このノードａ
にはエンハンスメント型MOSトランジスタ３の
ソースが接続され、該トランジスタ３のドレイン
とゲートは電圧VPの供給端に接続される。この
電圧VPの供給端は信号ライン兼電源ラインとな
る個所である。また上記ノードａにはデプレツシ
ヨン型MOSトランジスタ４のソースが接続され、
該トランジスタ４のドレインは通常電源としての
電圧VCの供給端に、ゲートは制御信号Ｂの供給
端に接続される。
する。なお、ここで使用しているMOSトランジ
スタのチヤネル型は、凡て同一で例えばＮチヤネ
ル型とする。第１図において１はゲートに制御信
号Ａが入力される駆動用のエンハンスメント型
MOSトランジスタで、このトランジスタ１のソ
ースは電圧VS（アース電位）の供給端に接続さ
れ、ドレインは出力端Ｏに接続される。負荷素子
としてのデプレツシヨン型MOSトランジスタ２
は、そのソースとゲートが出力端Ｏに接続され、
ドレインがノードａに接続される。このノードａ
にはエンハンスメント型MOSトランジスタ３の
ソースが接続され、該トランジスタ３のドレイン
とゲートは電圧VPの供給端に接続される。この
電圧VPの供給端は信号ライン兼電源ラインとな
る個所である。また上記ノードａにはデプレツシ
ヨン型MOSトランジスタ４のソースが接続され、
該トランジスタ４のドレインは通常電源としての
電圧VCの供給端に、ゲートは制御信号Ｂの供給
端に接続される。
次に第１図の回路動作を説明する。まず電圧
VPの供給ラインつまりノードｂを信号ラインと
して用いる場合は、信号Ｂを“１”にする。この
時信号Ａが“１”で、トランジスタ１がオン（導
通）してノードｏが“０”になつても、ノードａ
にはVC（例えば＋5V）近くの電位が出るように
トランジスタ４，２，１の大きさ及びスレツシヨ
ルド電圧Vthを設定してやる。するとノードａの
電位がVC近辺であるため、電圧VPが、ノードａ
の電位とトランジスタ３のスレツシヨルド電圧
Vth3とを加えた値以下では、トランジスタ３には
電流が流れない、つまりトランジスタ３はオフ
（非導通）状態である。ところで上記信号VPは、
これを他の回路の入力信号として用いる場合、通
常“VC＋１”ボルトが最大であり、ノードａの
電位はVC近辺であるため、Vth3を1V近辺にして
おけばVPが入力信号の時は該入力電流はほとん
ど流れず、充分他のMOSトランジスタ回路の入
力信号として通用する。
VPの供給ラインつまりノードｂを信号ラインと
して用いる場合は、信号Ｂを“１”にする。この
時信号Ａが“１”で、トランジスタ１がオン（導
通）してノードｏが“０”になつても、ノードａ
にはVC（例えば＋5V）近くの電位が出るように
トランジスタ４，２，１の大きさ及びスレツシヨ
ルド電圧Vthを設定してやる。するとノードａの
電位がVC近辺であるため、電圧VPが、ノードａ
の電位とトランジスタ３のスレツシヨルド電圧
Vth3とを加えた値以下では、トランジスタ３には
電流が流れない、つまりトランジスタ３はオフ
（非導通）状態である。ところで上記信号VPは、
これを他の回路の入力信号として用いる場合、通
常“VC＋１”ボルトが最大であり、ノードａの
電位はVC近辺であるため、Vth3を1V近辺にして
おけばVPが入力信号の時は該入力電流はほとん
ど流れず、充分他のMOSトランジスタ回路の入
力信号として通用する。
次にVPを電源（例えば25V）として使用する
場合は、信号Ｂを“０”にする。この時第１図の
回路は主にトランジスタ３，２，１で出力０を決
定することができ、その時ノードａの電位をトラ
ンジスタ４がオフする程度に設定してやれば、
VP供給端からVC供給端へ流れ出る電流はなくな
る。即ち電源としてのVPは、VC≦VPの状態で使
用でき、ノードｏには“VP−Vth3”ボルトの電
位まで出力することができる。
場合は、信号Ｂを“０”にする。この時第１図の
回路は主にトランジスタ３，２，１で出力０を決
定することができ、その時ノードａの電位をトラ
ンジスタ４がオフする程度に設定してやれば、
VP供給端からVC供給端へ流れ出る電流はなくな
る。即ち電源としてのVPは、VC≦VPの状態で使
用でき、ノードｏには“VP−Vth3”ボルトの電
位まで出力することができる。
以上のような動作を行なう第１図の回路にあつ
ては、ノードｂに入力信号としての能力以上の電
流を流さずに済むから、集積回路化した際のピン
数削減が可能となる。
ては、ノードｂに入力信号としての能力以上の電
流を流さずに済むから、集積回路化した際のピン
数削減が可能となる。
第２図、第３図、第４図は本発明の他の実施例
であり、第２図は第１図のデプレツシヨン型トラ
ンジスタ４の代りにエンハンスメント型トランジ
スタ４′を用い、そのゲートをドレイン側に接続
したもの、第３図は上記デプレツシヨン型トラン
ジスタ４の代りにエンハンスメント型トランジス
タ４″を用いたもの、第４図は、VPに接続されて
いた、トランジスタ３のドレイン側に、トランジ
スタ３′のソースをかわりに接続し、トランジス
タ３′のドレインをVP（ノードｂ）に接続、ゲー
トには信号Ｃを入力したものである。第２図の例
では、トランジスタ３のスレツシヨルド電圧Vth3
をトランジスタ４′のスレツシヨルド電圧Vth4′よ
り高く、第３図の例では、トランジスタ３のVth3
をトランジスタ４″のスレツシヨルドVth4″より高
くしてやれば、VPを信号ラインとして用いる場
合の入力信号の“１”レベルは、VCより高い電
位までリーク電流なしで使用できる。上記Vth3を
Vth4′、Vth4″より高くする方法としては、シヨー
トチヤネル効果を利用して、第２図ではトランジ
スタ３よりトランジスタ４′のチヤネル長を、第
３図ではトランジスタ３よりトランジスタ４″の
チヤネル長を短くしてやれば簡単に実現出来る。
なお第２図、第３図では、VCもVPと同様に信号、
電源の両方に用いることができる。第４図の例で
は、ノードｂを電源として用いた時に、出力Ｏ
に、第１図よりも、高い電圧が出るように、工夫
したものである。信号Ｃは、信号Ｂと逆位相の信
号で、例えば、Ｃを第１図の回路で作ると、Ｃの
“１”レベルは、VP（例えば25V）マイナスVth3に
なる。ｂを信号ラインとして使用する時Ｃは
“０”レベル、Ｂは“１”レベルになる。Ｃの
“０”レベルをOVにすれば、b′の電位は、トラン
ジスタ３′のVth3′の絶対値をとつた値以下にしか
ならない。なぜなら（b′の電位）＝（Ｃの電位−
Vth3′）だから。トランジスタ３をカツトオフす
るには、｜Vth3′｜＋Vth3＜（ａの電位）〔式〕が
成立するように、Vth3（正の値）、Vth3′を選べば
よい。ｂを電源として、用いる場合Ｃには、VP
−Vth3（第１図の回路を用いて作る時）の電圧が
与えられる。ａの電位をVC近辺に設定してやつ
た場合、式の関係より、Vth3をOVを少しこえ
た値、に設定しておけば、第１図で用いたVth3よ
り、かなり低い値にできる。この時b′のレベルが
VPまで出るように、式の範囲内でVth3′を決め
ることは容易で、出力Ｏの値は、VP−Vth3の関
係だけで決めることが出来、第１図のVth3より第
４図のVth3の値を小さくすることが出来る分だ
け、出力Ｏには、高い電圧を出すことが出来る。
であり、第２図は第１図のデプレツシヨン型トラ
ンジスタ４の代りにエンハンスメント型トランジ
スタ４′を用い、そのゲートをドレイン側に接続
したもの、第３図は上記デプレツシヨン型トラン
ジスタ４の代りにエンハンスメント型トランジス
タ４″を用いたもの、第４図は、VPに接続されて
いた、トランジスタ３のドレイン側に、トランジ
スタ３′のソースをかわりに接続し、トランジス
タ３′のドレインをVP（ノードｂ）に接続、ゲー
トには信号Ｃを入力したものである。第２図の例
では、トランジスタ３のスレツシヨルド電圧Vth3
をトランジスタ４′のスレツシヨルド電圧Vth4′よ
り高く、第３図の例では、トランジスタ３のVth3
をトランジスタ４″のスレツシヨルドVth4″より高
くしてやれば、VPを信号ラインとして用いる場
合の入力信号の“１”レベルは、VCより高い電
位までリーク電流なしで使用できる。上記Vth3を
Vth4′、Vth4″より高くする方法としては、シヨー
トチヤネル効果を利用して、第２図ではトランジ
スタ３よりトランジスタ４′のチヤネル長を、第
３図ではトランジスタ３よりトランジスタ４″の
チヤネル長を短くしてやれば簡単に実現出来る。
なお第２図、第３図では、VCもVPと同様に信号、
電源の両方に用いることができる。第４図の例で
は、ノードｂを電源として用いた時に、出力Ｏ
に、第１図よりも、高い電圧が出るように、工夫
したものである。信号Ｃは、信号Ｂと逆位相の信
号で、例えば、Ｃを第１図の回路で作ると、Ｃの
“１”レベルは、VP（例えば25V）マイナスVth3に
なる。ｂを信号ラインとして使用する時Ｃは
“０”レベル、Ｂは“１”レベルになる。Ｃの
“０”レベルをOVにすれば、b′の電位は、トラン
ジスタ３′のVth3′の絶対値をとつた値以下にしか
ならない。なぜなら（b′の電位）＝（Ｃの電位−
Vth3′）だから。トランジスタ３をカツトオフす
るには、｜Vth3′｜＋Vth3＜（ａの電位）〔式〕が
成立するように、Vth3（正の値）、Vth3′を選べば
よい。ｂを電源として、用いる場合Ｃには、VP
−Vth3（第１図の回路を用いて作る時）の電圧が
与えられる。ａの電位をVC近辺に設定してやつ
た場合、式の関係より、Vth3をOVを少しこえ
た値、に設定しておけば、第１図で用いたVth3よ
り、かなり低い値にできる。この時b′のレベルが
VPまで出るように、式の範囲内でVth3′を決め
ることは容易で、出力Ｏの値は、VP−Vth3の関
係だけで決めることが出来、第１図のVth3より第
４図のVth3の値を小さくすることが出来る分だ
け、出力Ｏには、高い電圧を出すことが出来る。
第５図は、第１図の回路をEPROMのデータ入
力バツフア回路１１に用いた場合の例で、１２は
メモリーセル・アレイ、１３は行デコーダ、１４
は列デコーダ、１５は列ゲート回路、１６はアウ
トプツト・イネーブル・ロジツク、１７は出力バ
ツフアである。上記データ入力バツフア１１は、
l1のルートでロジツク１６に信号OEを供給し、
l2、l3のルートで電源VPPを供給するものである。
信号／PMは、読み出しモードとプログラム・
モードを切り換えるためのもので、読み出しモー
ドの時、“０”、プログラム・モードの時“１”と
なる。信号Ｒ／はその逆である。信号PCは
通常“１”で、入力I1が供給された後一定時間
（例えば2μ秒）経過したら、プログラムに要する
時間（例えば１ミリ秒）だけ“０”になり、入力
I1が“０”ならば、行デコーダ１３及び列デコー
ダ１４によつて選択されたメモリーセルに、トラ
ンジスタ１８を介して高電圧VPPを印加して書き
込みを行なう。一方読み出しモードでは、／
PM＝“０”、Ｒ／＝“１”、PC＝“１”となる。
すると入力I1に係わらず出力端０は“０”とな
り、トランジスタ１８はカツトオフする。
力バツフア回路１１に用いた場合の例で、１２は
メモリーセル・アレイ、１３は行デコーダ、１４
は列デコーダ、１５は列ゲート回路、１６はアウ
トプツト・イネーブル・ロジツク、１７は出力バ
ツフアである。上記データ入力バツフア１１は、
l1のルートでロジツク１６に信号OEを供給し、
l2、l3のルートで電源VPPを供給するものである。
信号／PMは、読み出しモードとプログラム・
モードを切り換えるためのもので、読み出しモー
ドの時、“０”、プログラム・モードの時“１”と
なる。信号Ｒ／はその逆である。信号PCは
通常“１”で、入力I1が供給された後一定時間
（例えば2μ秒）経過したら、プログラムに要する
時間（例えば１ミリ秒）だけ“０”になり、入力
I1が“０”ならば、行デコーダ１３及び列デコー
ダ１４によつて選択されたメモリーセルに、トラ
ンジスタ１８を介して高電圧VPPを印加して書き
込みを行なう。一方読み出しモードでは、／
PM＝“０”、Ｒ／＝“１”、PC＝“１”となる。
すると入力I1に係わらず出力端０は“０”とな
り、トランジスタ１８はカツトオフする。
第６図は第５図のEPROMの行デコーダ部１３
の一例である。この回路でプログラムモードの時
は、Ｒ／＝“０”となつて端子０には“VPP−
Vth3”（Vth3はトランジスタ３のスレツシヨルド
電圧）の電位が電源ルートl4を介して出力され、
トランジスタ２０がオンとなる。この時メモリー
セルのゲートに高電圧VPPが印加されるか否か
は、端子２１の論理レベルにより決定される。一
方データ読み出し時は、Ｒ／＝“１”となり、
端子０は“０”でトランジスタ２０はカツトオフ
して該トランジスタに電流は流れない。即ちデー
タ読み出し時は、例えば第６図において、Ｒ／
PMが“１”レベルであるため、ａ点は、VCC（第
１図のVCに相当）近辺の電位に保持されるため、
OP／VPP（第１図のVPに相当）がVCC＋Vth3（Vth3
はトランジスタのシキイ電圧）以下ならば／
VPPに電流は流れない。東芝MOS形デジタル集積
回路TMM275／2D−20 TM275／2D−25
TM275／2D−200 TM275／2D−250 シリコン
モノリシツク シリコン二重ゲートMOSの集積
回路技術資料の第２ページ目のD.C.電気的特性の
項に記載している様に、読み出し時のIPP1は、０
〜VCC＋0.6Vの範囲で保証すればよいため、上記
トランジスタ３のシキイ電圧Vth3は0.6V以上でよ
いことになり、この0.6Vのシキイ電圧は通常の
エンハンスメント型MOSFETで一般によく使用
される値である。この様に第６図ａ点あるいは第
１図ａ点の電位は、高い程よい。このため発明に
あつては、第１図に示してある様に、ドライバト
ランジスタ１およびこの負荷トランジスタ２を設
け、この負荷トランジスタのドレインと通常の電
源VCおよび信号兼電源との間にそれぞれトラン
ジスタ４，３を設けるようにしている。
の一例である。この回路でプログラムモードの時
は、Ｒ／＝“０”となつて端子０には“VPP−
Vth3”（Vth3はトランジスタ３のスレツシヨルド
電圧）の電位が電源ルートl4を介して出力され、
トランジスタ２０がオンとなる。この時メモリー
セルのゲートに高電圧VPPが印加されるか否か
は、端子２１の論理レベルにより決定される。一
方データ読み出し時は、Ｒ／＝“１”となり、
端子０は“０”でトランジスタ２０はカツトオフ
して該トランジスタに電流は流れない。即ちデー
タ読み出し時は、例えば第６図において、Ｒ／
PMが“１”レベルであるため、ａ点は、VCC（第
１図のVCに相当）近辺の電位に保持されるため、
OP／VPP（第１図のVPに相当）がVCC＋Vth3（Vth3
はトランジスタのシキイ電圧）以下ならば／
VPPに電流は流れない。東芝MOS形デジタル集積
回路TMM275／2D−20 TM275／2D−25
TM275／2D−200 TM275／2D−250 シリコン
モノリシツク シリコン二重ゲートMOSの集積
回路技術資料の第２ページ目のD.C.電気的特性の
項に記載している様に、読み出し時のIPP1は、０
〜VCC＋0.6Vの範囲で保証すればよいため、上記
トランジスタ３のシキイ電圧Vth3は0.6V以上でよ
いことになり、この0.6Vのシキイ電圧は通常の
エンハンスメント型MOSFETで一般によく使用
される値である。この様に第６図ａ点あるいは第
１図ａ点の電位は、高い程よい。このため発明に
あつては、第１図に示してある様に、ドライバト
ランジスタ１およびこの負荷トランジスタ２を設
け、この負荷トランジスタのドレインと通常の電
源VCおよび信号兼電源との間にそれぞれトラン
ジスタ４，３を設けるようにしている。
なお本発明は上記実施例のみに限定されるもの
ではなく、例えば負荷MOSとしてのデプレツシ
ヨン型トランジスタ２にエンハンスメント型のも
のを用い、そのゲートをノードａ側に接続した
り、該ゲートに電圧VCを供給したりしてもよい。
また実施例では使用トランジスタにＮチヤネル型
のものを用いたが、Ｐチヤネル型のものを用いた
構造にもできる等、本発明の要旨を逸脱しない範
囲で種々の応用が可能である。
ではなく、例えば負荷MOSとしてのデプレツシ
ヨン型トランジスタ２にエンハンスメント型のも
のを用い、そのゲートをノードａ側に接続した
り、該ゲートに電圧VCを供給したりしてもよい。
また実施例では使用トランジスタにＮチヤネル型
のものを用いたが、Ｐチヤネル型のものを用いた
構造にもできる等、本発明の要旨を逸脱しない範
囲で種々の応用が可能である。
以上説明した如く本発明によれば、信号ライン
兼電源ラインに能力以上の電流を流さずに済むの
で、集積回路の小形化が可能となる等の利点を有
したMOSトランジスタ回路が提供できるもので
ある。
兼電源ラインに能力以上の電流を流さずに済むの
で、集積回路の小形化が可能となる等の利点を有
したMOSトランジスタ回路が提供できるもので
ある。
第１図は本発明の一実施例を示す回路図、第２
図、第３図及び第４図は本発明の他の実施例を示
す回路図、第５図、第６図は第１図の回路の使用
例を示す回路図である。 １，３……エンハンスメント型MOSトランジ
スタ、２，４，３′……デプレツシヨン型MOSト
ランジスタ、ａ，ｂ，ｏ，b′……ノード、VP…
…信号または電源電圧、VC……通常電源電圧、
VS……アース電圧、Ａ，Ｂ，Ｃ……制御信号。
図、第３図及び第４図は本発明の他の実施例を示
す回路図、第５図、第６図は第１図の回路の使用
例を示す回路図である。 １，３……エンハンスメント型MOSトランジ
スタ、２，４，３′……デプレツシヨン型MOSト
ランジスタ、ａ，ｂ，ｏ，b′……ノード、VP…
…信号または電源電圧、VC……通常電源電圧、
VS……アース電圧、Ａ，Ｂ，Ｃ……制御信号。
Claims (1)
- １ 一端が第１の電位供給端に接続される駆動用
の第１のMOSトランジスタと、このトランジス
タの他端に一端が接続される負荷用の第２の
MOSトランジスタと、このトランジスタの他端
に一端が接続され他端が信号ライン兼電源ライン
に接続されゲートが前記信号ライン兼電源ライン
に接続される第３のMOSトランジスタと、一端
が前記第２のMOSトランジスタの他端に接続さ
れ他端が第２の電位供給端に接続される第４の
MOSトランジスタと、前記信号ライン兼電源ラ
インを、信号ラインとして用いる場合は前記第３
のMOSトランジスタの一端を、前記第４のMOS
トランジスタを介して前記第２の電位近辺に設定
することにより前記第３のMOSトランジスタを
オフ状態にする手段と、前記信号ライン兼電源ラ
インを電源ラインとして用いる場合は前記第４の
MOSトランジスタをオフ状態に設定する手段と
を具備することを特徴としたMOSトランジスタ
回路。
Priority Applications (2)
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|---|---|---|---|
| JP2320479A JPS55115729A (en) | 1979-02-28 | 1979-02-28 | Mos transistor circuit |
| US06/124,772 US4365316A (en) | 1979-02-28 | 1980-02-26 | Multifunction terminal circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320479A JPS55115729A (en) | 1979-02-28 | 1979-02-28 | Mos transistor circuit |
Related Child Applications (1)
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| JP59076241A Division JPS605628A (ja) | 1984-04-16 | 1984-04-16 | Ｍｏｓトランジスタ回路 |
Publications (2)
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|---|---|
| JPS55115729A JPS55115729A (en) | 1980-09-05 |
| JPS631778B2 true JPS631778B2 (ja) | 1988-01-14 |
Family
ID=12104129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320479A Granted JPS55115729A (en) | 1979-02-28 | 1979-02-28 | Mos transistor circuit |
Country Status (2)
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