JP2862591B2 - 突入電流防止回路 - Google Patents
突入電流防止回路Info
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- JP2862591B2 JP2862591B2 JP1254964A JP25496489A JP2862591B2 JP 2862591 B2 JP2862591 B2 JP 2862591B2 JP 1254964 A JP1254964 A JP 1254964A JP 25496489 A JP25496489 A JP 25496489A JP 2862591 B2 JP2862591 B2 JP 2862591B2
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- signal
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、CMOS・IC回路等に於いて、入力が不定レベ
ルにあるときの貫通電流をカットする機能回路を実現し
た突入電流防止回路に関する。
ルにあるときの貫通電流をカットする機能回路を実現し
た突入電流防止回路に関する。
（従来の技術） 従来、CMOS・IC回路に於いては、ICの入力電圧レベル
が“1".“0"の記を満足しない電圧レベル（ここでは不
定レベルと称す）となると、ICの入力バッファ（入力段
回路）に貫通電流が流れ、更にその不定レベルの信号状
態が後段の出力バッファ（出力段回路）に伝達されてIC
の消費電流を増大させることが知られている。
が“1".“0"の記を満足しない電圧レベル（ここでは不
定レベルと称す）となると、ICの入力バッファ（入力段
回路）に貫通電流が流れ、更にその不定レベルの信号状
態が後段の出力バッファ（出力段回路）に伝達されてIC
の消費電流を増大させることが知られている。
このような貫通電流が生じる回路構成例を以下に例示
する。
する。
電源オフ時にバッテリィによりメモリ等をバックアッ
プするシステムに於いては、バッテリィバックアップす
る回路と、バッテリィバックアップしない回路とが存在
する。従ってバッテリィバックアップしない回路の出力
がバッテリィバックアップする回路の入力端に接続され
ていると、電源オン／オフ時にバッテリィバックアップ
しない回路の出力が不定レベルとなり、バッテリィバッ
クアップする回路のICに貫通電流が流れる。バッテリィ
バックアップされた回路に貫通電流が流れるということ
は、バックアップバッテリィの消費電流が増加し、バッ
クアップ可能な時間が短くなるという問題が生じる。
又、急激な電流変化でバックアップ電圧が低下し、規定
のバックアップ電圧を確保できないという問題も生じ
る。
プするシステムに於いては、バッテリィバックアップす
る回路と、バッテリィバックアップしない回路とが存在
する。従ってバッテリィバックアップしない回路の出力
がバッテリィバックアップする回路の入力端に接続され
ていると、電源オン／オフ時にバッテリィバックアップ
しない回路の出力が不定レベルとなり、バッテリィバッ
クアップする回路のICに貫通電流が流れる。バッテリィ
バックアップされた回路に貫通電流が流れるということ
は、バックアップバッテリィの消費電流が増加し、バッ
クアップ可能な時間が短くなるという問題が生じる。
又、急激な電流変化でバックアップ電圧が低下し、規定
のバックアップ電圧を確保できないという問題も生じ
る。
この具体的な回路構成例を第４図に示し、同回路に於
ける、バッテリィバックアップされた、バックアップRA
Mコントローラの入力バッファ（IB;INPUT BUFFER）及び
出力バッファ（OB;OUTPUT BUFFER）の回路構成を第５図
に示し、各部の信号波形を第６図に示す。
ける、バッテリィバックアップされた、バックアップRA
Mコントローラの入力バッファ（IB;INPUT BUFFER）及び
出力バッファ（OB;OUTPUT BUFFER）の回路構成を第５図
に示し、各部の信号波形を第６図に示す。
この第４図に示す回路構成では、CPU3,ROM4,I/O5等に
それぞれメイン電源１の電源（Vcc）が供給され、又、
バックアップRAMコントローラ６、及びバックアップRAM
7にバックアップバッテリィ２からバックアップ電源（V
BAT）が供給される。
それぞれメイン電源１の電源（Vcc）が供給され、又、
バックアップRAMコントローラ６、及びバックアップRAM
7にバックアップバッテリィ２からバックアップ電源（V
BAT）が供給される。
このような回路接続に於いて、メイン電源１をオンす
ると、CPU3から出力されているアドレスバスの出力レベ
ルは、CPU3の電圧が規定のレベルに達するまで不定とな
る。従って第６図に示すように、バックアップRAMコン
トローラ６内で貫通電流が流れ、バックアップバッテリ
ィ２から流れる電流IBATが増大する。
ると、CPU3から出力されているアドレスバスの出力レベ
ルは、CPU3の電圧が規定のレベルに達するまで不定とな
る。従って第６図に示すように、バックアップRAMコン
トローラ６内で貫通電流が流れ、バックアップバッテリ
ィ２から流れる電流IBATが増大する。
（発明が解決しようとする課題） 上述したように、バッテリィバックアップしない回路
の出力がバッテリィバックアップする回路の入力端に接
続されていると、電源オン／オフ時にバッテリィバック
アップしない回路の出力が不定レベルとなり、バッテリ
ィバックアップする回路のICに貫通電流が流れて、バッ
クアップバッテリィの消費電流が増加し、バックアップ
可能な時間が短くなるという問題が生じる。又、急激な
電流変化でバックアップ電圧が低下し、規定のバックア
ップ電圧を確保できないという問題も生じる。
の出力がバッテリィバックアップする回路の入力端に接
続されていると、電源オン／オフ時にバッテリィバック
アップしない回路の出力が不定レベルとなり、バッテリ
ィバックアップする回路のICに貫通電流が流れて、バッ
クアップバッテリィの消費電流が増加し、バックアップ
可能な時間が短くなるという問題が生じる。又、急激な
電流変化でバックアップ電圧が低下し、規定のバックア
ップ電圧を確保できないという問題も生じる。
本発明は上記実情に鑑みなされたもので、入力が不定
レベルとなったときのICに流れる貫通電流を皆無にし
て、貫通電流による無駄なバックアップバッテリィの電
力消費を無くし、長時間に亙るバッテリィバックアップ
を可能にした突入電流防止回路を提供することを目的と
する。
レベルとなったときのICに流れる貫通電流を皆無にし
て、貫通電流による無駄なバックアップバッテリィの電
力消費を無くし、長時間に亙るバッテリィバックアップ
を可能にした突入電流防止回路を提供することを目的と
する。
［発明の構成］ （課題を解決するための手段及び作用） 本発明の突入電流防止回路は、主電源およびバックア
ップ電源に接続するための電源端子および外部の回路か
らの信号を入力するための入力端子を有し、前記主電源
のオフ時にバッテリバックアップされる第１の回路と、
この第１の回路の入力バッファに信号を供給する信号出
力部と、前記主電源に接続するための電源端子を有し、
バッテリバックアップされない第２の回路と、前記主電
源からの電源電圧値に基づいてその電源供給状態を検出
する検出回路とを具備し、前記第１の回路の入力バッフ
ァは、前記検出回路により、前記主電源の状態がその電
源電圧値の下降、上昇による不定状態であると検出され
たときに、この入力バッファに流れる貫通電流を遮断
し、入力バッファの出力端子からの出力を特定レベルに
固定する回路を含むことを特徴とする。
ップ電源に接続するための電源端子および外部の回路か
らの信号を入力するための入力端子を有し、前記主電源
のオフ時にバッテリバックアップされる第１の回路と、
この第１の回路の入力バッファに信号を供給する信号出
力部と、前記主電源に接続するための電源端子を有し、
バッテリバックアップされない第２の回路と、前記主電
源からの電源電圧値に基づいてその電源供給状態を検出
する検出回路とを具備し、前記第１の回路の入力バッフ
ァは、前記検出回路により、前記主電源の状態がその電
源電圧値の下降、上昇による不定状態であると検出され
たときに、この入力バッファに流れる貫通電流を遮断
し、入力バッファの出力端子からの出力を特定レベルに
固定する回路を含むことを特徴とする。
この突入電流防止回路においては、主電源のオン／オ
フ切り替え時に、バッテリバックアップされない第２の
回路の出力が不定レベルになったとしても、バックテリ
バックアップされる第１の回路内の入力バッファの正電
源端子と負電源端子間に流れる貫通電流は遮断されるの
で、入力バッファに流れる貫通電流によるバックアップ
電流の消耗を防止することができる。また、入力バッフ
ァの出力が特定レベルに固定されるので、不定レベルが
第１の回路内の後段のバッファ部に伝達されることを阻
止することもできる。よって、バックアップ電源は無駄
な電力を消費することなく、長時間にわたるバッテリバ
ックアップが可能となり、しかも急激な電流変化による
バックアップ電源電圧の低下も防止されて、常に安定し
たバックアップ電源電圧を確保できる。
フ切り替え時に、バッテリバックアップされない第２の
回路の出力が不定レベルになったとしても、バックテリ
バックアップされる第１の回路内の入力バッファの正電
源端子と負電源端子間に流れる貫通電流は遮断されるの
で、入力バッファに流れる貫通電流によるバックアップ
電流の消耗を防止することができる。また、入力バッフ
ァの出力が特定レベルに固定されるので、不定レベルが
第１の回路内の後段のバッファ部に伝達されることを阻
止することもできる。よって、バックアップ電源は無駄
な電力を消費することなく、長時間にわたるバッテリバ
ックアップが可能となり、しかも急激な電流変化による
バックアップ電源電圧の低下も防止されて、常に安定し
たバックアップ電源電圧を確保できる。
（実施例） 以下図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例を示すブロック図、第２図
は同実施例に於けるバックアップRAMコントローラ6Aの
入力バッファ（IB;INPUT BUFFER）及び出力バッファ（O
B;OUTPUT BUFFER）の回路構成を示す図、第３図は上記
実施例に於ける各部の信号波形を示す図である。
は同実施例に於けるバックアップRAMコントローラ6Aの
入力バッファ（IB;INPUT BUFFER）及び出力バッファ（O
B;OUTPUT BUFFER）の回路構成を示す図、第３図は上記
実施例に於ける各部の信号波形を示す図である。
第１図に於いて、１は電源オン時に於いてシステム内
の各コンポーネントに電源（Vcc）を供給するメイン電
源であり、AC電源を用いたパワーサプライ、又はメイン
バッテリィにより構成される。２はバックアップバッテ
リィであり、電源オフ時に於いてメモリバックアップ電
源等に供される。３乃至５はそれぞれ電源オン時に於い
てメイン電源１の電源（Vcc）が供給されるバッテリィ
バックアップしないシステムコンポーネントであり、３
はCPU、４はROM、５はI/Oである。6A及び７はそれぞれ
電源オン時に於いてメイン電源１の電源（Vcc）が供給
され、電源オフ時に於いてバックアップバッテリィ２の
電源（VBAT）が供給される、バッテリィバックアップ対
象となるシステムコンポーネトであり、6Aはバックアッ
プRAMコントローラ、７はバックアップRAMである。８は
電源のオン／オフを検出し第３図に示すような二値レベ
ルの急峻なオン／オフ検出信号を出力する、例えば電圧
検出用ICを用いた電源オン／オフ検出回路である。
の各コンポーネントに電源（Vcc）を供給するメイン電
源であり、AC電源を用いたパワーサプライ、又はメイン
バッテリィにより構成される。２はバックアップバッテ
リィであり、電源オフ時に於いてメモリバックアップ電
源等に供される。３乃至５はそれぞれ電源オン時に於い
てメイン電源１の電源（Vcc）が供給されるバッテリィ
バックアップしないシステムコンポーネントであり、３
はCPU、４はROM、５はI/Oである。6A及び７はそれぞれ
電源オン時に於いてメイン電源１の電源（Vcc）が供給
され、電源オフ時に於いてバックアップバッテリィ２の
電源（VBAT）が供給される、バッテリィバックアップ対
象となるシステムコンポーネトであり、6Aはバックアッ
プRAMコントローラ、７はバックアップRAMである。８は
電源のオン／オフを検出し第３図に示すような二値レベ
ルの急峻なオン／オフ検出信号を出力する、例えば電圧
検出用ICを用いた電源オン／オフ検出回路である。
ここでバックアップRAMコントローラ6Aは、第２図に
示すように、入力段回路となる入力バッファ（IB）がナ
ンドゲートで構成され、出力段回路となる出力バッファ
（OB）が従来と同様のインバータで構成される。そして
入力バッファ（IB）を構成するナンドゲートには上記電
源オン／オフ検出回路８より出力されるオン／オフ検出
信号がゲート信号（GATE）として供給される。即ち、入
力バッファ（IB）を構成するナンドゲートは、電源オン
／オフ検出回路８より、第３図に示すような、電源オン
時のハイレベル（“1"）の検出信号を入力すると、トラ
ンジスタTAがオフ、トランジスタTBがオンとなって、上
記検出信号のロウレベル（“0"）からハイレベル
（“1"）への切替タイミングで入力段のインバータが機
能し、又、電源オン／オフ検出回路８より、電源オフ時
のロウレベル（“0"）の検出信号を入力すると、トラン
ジスタTAがオン、トランジスタTBがオフとなって、入力
バッファ（IB）の出力点がバイレベル（“1"）に固定さ
れる。
示すように、入力段回路となる入力バッファ（IB）がナ
ンドゲートで構成され、出力段回路となる出力バッファ
（OB）が従来と同様のインバータで構成される。そして
入力バッファ（IB）を構成するナンドゲートには上記電
源オン／オフ検出回路８より出力されるオン／オフ検出
信号がゲート信号（GATE）として供給される。即ち、入
力バッファ（IB）を構成するナンドゲートは、電源オン
／オフ検出回路８より、第３図に示すような、電源オン
時のハイレベル（“1"）の検出信号を入力すると、トラ
ンジスタTAがオフ、トランジスタTBがオンとなって、上
記検出信号のロウレベル（“0"）からハイレベル
（“1"）への切替タイミングで入力段のインバータが機
能し、又、電源オン／オフ検出回路８より、電源オフ時
のロウレベル（“0"）の検出信号を入力すると、トラン
ジスタTAがオン、トランジスタTBがオフとなって、入力
バッファ（IB）の出力点がバイレベル（“1"）に固定さ
れる。
このように、入力バッファ（IB）を電源オン／オフ検
出回路８より出力されるオン／オフ検出信号でゲートす
る構成としたことにより、信号入力レベルが不定となっ
ても貫通電流が流れず（第３図に示すIBAT（バックアッ
プバッテリィ２から流れる電流）参照）、これにより貫
通電流によるバックアップバッテリ２の無駄な電力消費
が無くなり、長時間に亙るバッテリィバックアップが可
能となる。又、急激な電流変化によるバックアップ電圧
の低下を防止することもできる。
出回路８より出力されるオン／オフ検出信号でゲートす
る構成としたことにより、信号入力レベルが不定となっ
ても貫通電流が流れず（第３図に示すIBAT（バックアッ
プバッテリィ２から流れる電流）参照）、これにより貫
通電流によるバックアップバッテリ２の無駄な電力消費
が無くなり、長時間に亙るバッテリィバックアップが可
能となる。又、急激な電流変化によるバックアップ電圧
の低下を防止することもできる。
尚、上記した実施例ではバックアップバッテリィ２の
電源の廻り込み防止回路にダイオードを用いているが、
これに限らず、例えばFET、又はトランジスタ等の素子
を用いて構成してもよい。又、電源オン／オフ検出信号
の生成手段も上記実施例に限らず、例えばメイン電源の
中で生成する構成、電源オン／オフに先立って手動で発
生させる構成、電源スイッチの過渡接点の信号を用いる
構成等、他の生成手段を用いてもよい。
電源の廻り込み防止回路にダイオードを用いているが、
これに限らず、例えばFET、又はトランジスタ等の素子
を用いて構成してもよい。又、電源オン／オフ検出信号
の生成手段も上記実施例に限らず、例えばメイン電源の
中で生成する構成、電源オン／オフに先立って手動で発
生させる構成、電源スイッチの過渡接点の信号を用いる
構成等、他の生成手段を用いてもよい。
［発明の効果］ 以上詳記したように本発明によれば、メイン電源であ
る第１の電源回路のオン／オフ時に、バックアップされ
ない第２の回路の出力が不定レベルになったとしても、
第２の電源によりバックアップされた第１の回路への入
力は特定レベルに固定され、第１の回路に突入電流が流
れることがないので、第２の電源回路は無駄な電力を消
費することなく、長時間にわたるバッテリィバックアッ
プが可能になる。また、急激な電流変化による第２の電
源回路のバックアップ電圧の低下も防止され、常に安定
した動作が確保される。
る第１の電源回路のオン／オフ時に、バックアップされ
ない第２の回路の出力が不定レベルになったとしても、
第２の電源によりバックアップされた第１の回路への入
力は特定レベルに固定され、第１の回路に突入電流が流
れることがないので、第２の電源回路は無駄な電力を消
費することなく、長時間にわたるバッテリィバックアッ
プが可能になる。また、急激な電流変化による第２の電
源回路のバックアップ電圧の低下も防止され、常に安定
した動作が確保される。
第１図は本発明の一実施例を示すブロック図、第２図は
同実施例に於けるバックアップRAMコントローラ6Aの入
力バッファ（IB）及び出力バッファ（OB）の回路構成を
示す図、第３図は上記実施例に於ける各部の信号波形を
示す図、第４図は従来のシステム構成例を示すブロック
図、第５図は第４図の構成に於けるアックアップRAMコ
ントローラの入力バッファ（IB）及び出力バッファ（O
B）の回路構成を示す図、第６図は上記第４図及び第５
図の各部の信号波形を示す図である。 １……メイン電源、２……バックアップバッテリィ、３
……CPU、４……ROM、５……I/O、6A……バックアップR
AMコントローラ、７……バックアップRAM、８……電源
オン／オフ検出回路、IB……入力バッファ（入力段回
路）、OB……出力バッファ（出力段回路）。
同実施例に於けるバックアップRAMコントローラ6Aの入
力バッファ（IB）及び出力バッファ（OB）の回路構成を
示す図、第３図は上記実施例に於ける各部の信号波形を
示す図、第４図は従来のシステム構成例を示すブロック
図、第５図は第４図の構成に於けるアックアップRAMコ
ントローラの入力バッファ（IB）及び出力バッファ（O
B）の回路構成を示す図、第６図は上記第４図及び第５
図の各部の信号波形を示す図である。 １……メイン電源、２……バックアップバッテリィ、３
……CPU、４……ROM、５……I/O、6A……バックアップR
AMコントローラ、７……バックアップRAM、８……電源
オン／オフ検出回路、IB……入力バッファ（入力段回
路）、OB……出力バッファ（出力段回路）。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/26 - 1/32 G06F 3/00 H01L 23/56 H03K 17/00 - 17/70 H03K 19/00 - 19/096
Claims (9)
- 【請求項１】主電源およびバックアップ電源に接続する
ための電源端子および外部の回路からの信号を入力する
ための入力端子を有し、前記主電源のオフ時にバッテリ
バックアップされる第１の回路と、 この第１の回路の入力バッファに信号を供給する信号出
力部と、前記主電源に接続するための電源端子を有し、
バッテリバックアップされない第２の回路と、 前記主電源からの電源電圧値に基づいてその電源供給状
態を検出する検出回路とを具備し、 前記第１の回路の入力バッファは、 前記検出回路により、前記主電源の状態がその電源電圧
値の下降、上昇にともなう不定状態であると検出された
ときに、この入力バッファに流れる貫通電流を遮断し、
入力バッファの出力端子からの出力を特定レベルに固定
する回路を含むことを特徴とする突入電流防止回路。 - 【請求項２】前記第１の回路はメモリ回路であり、前記
第２の回路はプロセッサであり、前記第１の回路の前記
入力バッファと前記プロセッサは、前記メモリ回路に対
するアドレス信号を供給するためのアドレスバスで電気
的に接続されていることを特徴とする請求項１記載の突
入電流防止回路。 - 【請求項３】前記入力バッファは、前記第２の回路から
の信号と前記検出回路からの検出信号とが入力されるNA
NDゲートから構成されていることを特徴とする請求項１
記載の突入電流防止回路。 - 【請求項４】前記NANDゲートは、前記第２の回路からの
信号が入力されるCMOSインバータと、前記検出回路から
の検出信号が入力され、前記主電源の状態が不定状態で
あると検出されたとき、前記CMOSインバータと前記第１
の回路の電源端子との間の経路を遮断し、前記CMOSイン
バータの出力を特定レベルに固定するスイッチ回路とか
ら構成されていることを特徴とする請求項３記載の突入
電流防止回路。 - 【請求項５】主電源およびバックアップ電源に接続する
ための電源端子および外部の回路からの信号を入力する
ための入力端子を有し、前記主電源のオフ時にバッテリ
バックアップされる第１の回路と、 この第１の回路の入力バッファに信号を供給する信号出
力部と、前記主電源に接続するための電源端子を有し、
バッテリバックアップされない第２の回路と、 前記主電源からの電源電圧値に基づいてその電源供給状
態を検出する検出回路であって、前記主電源からの電源
電圧値が予め決められた所定値を越えている時に第１レ
ベル、前記所定値以下の時に第２レベルとなる２値レベ
ルの検出信号を発生する検出回路とを具備し、 前記第１の回路の入力バッファは、 前記検出回路からの検出信号が前記第１レベルであると
き、前記第２の回路からの信号に基づく前記入力バッフ
ァの動作を許可し、前記検出回路からの検出信号が前記
第２レベルであるとき、前記入力バッファと前記第１の
回路の電源端子との間の経路を遮断し、前記入力バッフ
ァの出力を特定レベルに固定するゲート回路を含むこと
を特徴とする突入電流防止回路。 - 【請求項６】主電源と、 この主電源から電源供給されないとき、バックアップ電
源を供給するバックアップ電源と、 前記主電源およびバックアップ電源に接続するための電
源端子を有し、主電源オフ時にバッテリバックアップさ
れる第１の回路と、 この第１の回路の入力バッファに信号を供給する信号出
力部と、前記主電源に接続するための電源端子を有し、
バッテリバックアップされない第２の回路と、 前記主電源からの電源電圧値に基づいてその電源供給状
態を検出する検出回路とを具備し、 前記第１の回路の入力バッファは、 前記検出回路により、前記主電源の状態がその電源電圧
値の下降、上昇にともなう不定状態であると検出された
ときに、この入力バッファに流れる貫通電流を遮断し、
入力バッファの出力端子からの出力を特定レベルに固定
する回路を含むことを特徴とする突入電流防止回路。 - 【請求項７】前記第１の回路はメモリ回路であり、前記
第２の回路はプロセッサであり、前記第１の回路の前記
入力バッファと前記プロセッサは、前記メモリ回路に対
するアドレス信号を供給するためのアドレスバスで電気
的に接続されていることを特徴とする請求項６記載の突
入電流防止回路。 - 【請求項８】前記入力バッファは、前記第２の回路から
の信号と前記検出回路からの検出信号とが入力されるNA
NDゲートから構成されていることを特徴とする請求項６
記載の突入電流防止回路。 - 【請求項９】前記NANDゲートは、前記第２の回路からの
信号が入力されるCMOSインバータと、前記検出回路から
の検出信号が入力され、前記主電源の状態が不定状態で
あると検出されたとき、前記CMOSインバータと前記第１
の回路の電源端子との間の経路を遮断し、前記CMOSイン
バータの出力を特定レベルに固定するスイッチ回路とか
ら構成されていることを特徴とする請求項８記載の突入
電流防止回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254964A JP2862591B2 (ja) | 1989-09-29 | 1989-09-29 | 突入電流防止回路 |
| DE69029497T DE69029497T2 (de) | 1989-09-29 | 1990-09-05 | Schaltung zur Verhinderung von Querströmen |
| EP90117109A EP0419902B1 (en) | 1989-09-29 | 1990-09-05 | Rush current prevention circuit |
| US07/578,223 US5140183A (en) | 1989-09-29 | 1990-09-06 | Rush current prevention circuit |
| KR1019900014231A KR930008262B1 (ko) | 1989-09-29 | 1990-09-07 | 돌입전류방지회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254964A JP2862591B2 (ja) | 1989-09-29 | 1989-09-29 | 突入電流防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03116313A JPH03116313A (ja) | 1991-05-17 |
| JP2862591B2 true JP2862591B2 (ja) | 1999-03-03 |
Family
ID=17272316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254964A Expired - Fee Related JP2862591B2 (ja) | 1989-09-29 | 1989-09-29 | 突入電流防止回路 |
Country Status (5)
| Country | Link |
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