KR930008262B1 - 돌입전류방지회로 - Google Patents

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KR930008262B1
KR930008262B1 KR1019900014231A KR900014231A KR930008262B1 KR 930008262 B1 KR930008262 B1 KR 930008262B1 KR 1019900014231 A KR1019900014231 A KR 1019900014231A KR 900014231 A KR900014231 A KR 900014231A KR 930008262 B1 KR930008262 B1 KR 930008262B1
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가부시끼가이샤 도시바
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Abstract

내용 없음.

Description

돌입전류 방지회로
제 1 도는 본 발명의 일실시예에 따라 시스템의 배열을 도시한 블럭도.
제 2 도는 제 1 도에 도시한 회로의 여러부분으로부터 나온 신호의 타이밍도.
제 3 도는 제 1 도에 도시한 RAM 제어기의 입출력 버퍼의 배열을 도시한 회로도.
제 4 도는 제 1 도에 도시한 검출회로의 배열을 도시한 회로도.
제 5 도는 제 1 도에 도시한 입력버퍼의 배열의 수정을 도시한 회로도.
제 6 도는 본 발명에 따라 또 다른 실시예를 도시한 블럭도.
* 도면의 주요부분에 대한 부호의 설명
1 : 주전원 2 : 백업 밧데리
3 : CPU 4 : ROM
5 : I/O 6A : 제어회로
7 : 백업 RAM 8 : 검출회로
본 발명은 돌입전류 방지 기술에 관한 것으로서 특히 입력신호가 무한레벨일 경우 회로도에서 침투전류의 발생을 방지하는 기술에 관한 것이다.
전원이 오프일 경우, 백업전력이 메모리와 같은 몇몇 회로에 공급되는 시스템은 이미 광범위하게 공지되었다.
이런 시스템에서, 백업회로와 비 백업회로는 회로도에 동시에 존재하고 비 백업회로로 부터 나온 출력신호는 전원이 턴온/턴오프 될 경우 무한레벨로 진행한다.
이런 시스템은 전원이 턴온/턴오프 될때 비 백업 회로로부터 나온 출력은 백업회로를 통해 흐르는 백업 침투서어지 전류 또는 돌입전류를 공급받는 유형이다.
이에 따라 백업 밧데리의 전력의 소모가 증가하고 이용가능한 백업이 시간주기를 단축시킨다. 게다가 전류흐름을 갑자기 변경하면 백업 전압을 감소시키어 정상적인 백업 전압이 얻어질 수 없게 된다.
공지된 바와같이, 출력신호가 무한레벨회로 변화할때 큰 돌입전류는 CMOS 트랜지스터를 통해서 흐른다.
그러므로 백업회로가 CMOS 트랜지스터로 구성되는 곳에서 임계 상태로 되는 문제점이 있다.
본 발명은 상기 문제점을 해소하고 백업회로와 비 백업회로가 공존하는 회로를 통해서 침투전류의 흐름을 최소화 하는 본원 발명의 제 1 목적을 가진다.
본 원 발명의 제 2 목적은 회로를 통해서 전원으로부터 침투전류의 흐름을 최소화 한 것이다.
이들 목적을 실행하기 위해 본발명에 따른 시스템은 회로 구동전력을 출력하기 위한 전원수단과 ; 적어도 상기 전원수단이 오프로 유지될때 백업전력을 출력하기 위한 백업 수단과 ; 전워수단으로 부터 전력의 수신시 구동되기 위한 제 1 회로수단과 ; 백업 수단으로 부터 전력의 수신시 구동되기 위한 제 2 회로수단과 ; 상기 제 1 회로 수단(52)에서 나온 출력신호가 무한 레벨일때 상기 제 1 회로수단으로 부터의 출력신호를 상기 제 2 회로수단에 송출되게 하는 것을 금지하기 위한 금지수단(8,53)을 구비한다.
비 백업 회로는 전원수단이 턴온/턴오프로 되어진 후 무한 레벨로 된다.
본발명의 시스템은 무한레벨의 신호를 백업전력이 유도되는 회로에 송출되는 것을 방지한다.
또한 본발명의 목적과 장점은 하기에 상세히 기재되어있다. 이하 첨부도면을 참고로 해서 본발명의 실시예 및 원리를 설명하고자 한다.
범발명의 일실시예에 따른 시스템은 첨부도면을 참고로 해서 기술되어진다.
우선 시스템의 제 1 도와 관련해서 기술되어진다. 주전원(1)에는 스위치 SW가 제공되고 그 스위치가 턴온될때 시스템의 각 구성소자에 Vcc전위의 작동전원이 공급된다.
주전원(1)은 Ac전원, 밧데리 등으로 구성된다. 백업밧데리(2)는 VBK의 전위의 백업 전력이 메모리등에 공급하는 백업전원으로서 작동한다.
주전원(1)과 백업밧데리(2)의 출력단자는 역전류 블로킹 다이오드 D1과 D2를 거쳐 출력라인(11)에 연결된다. 주전원(1)의 출력전압 Vcc는 백업 밧데리(2)의 출력전압 VBK 보다 약간 높게 세트되어서 전력은 스위치 SW가 온 일 경우 이들 목적을 실행하기 위해 본 발명에 따른 시스템은 회로 구동전력을 출력하기 위한 전원수단과 ; 적어도 상기 전원수단이 오프로 유지될때 백업전력을 출력하기 위한 백업 수단과 ; 전원수단으로부터 전력의 수신시 구동되기 위한 제 1 회로수단과 ; 백업수단으로부터 전력의 수신시 구동되기 위한 제 2 회로수단과 ; 상기 제 1 회로수단(52)에서 나온 출력신호가 무한 레벨일때 상기 제 1 회로수단으로부터의 출력신호를 상기 제 2 회로수단에 송출되게 하는 것을 금지하기 위한 금지수단(8,53)을 구비한다.
비백업회로는 전원수단이 턴온/턴오프로 되어진 후 무한 레벨로 된다.
본 발명의 시스템은 무한레벨의 신호를 백업전력이 유도되는 회로에 송출되는 것을 방지한다.
또한 본 발명의 목적과 장점은 하기에 상세히 기재되어 있다. 이하 첨부도면을 참고로해서 본 발명의 실시예 및 원리를 설명하고자 한다.
본 발명의 일실시예에 따른 시스템은 첨부도면을 참고로해서 기술되어진다.
우선 시스템의 제 1 도와 관련해서 기술되어진다. 주전원(1)에는 스위치 SW가 제공되고 그 스위치가 턴온될때 시스템의 각 구성소자에 Vcc 전위의 작동전원이 공급된다.
주전원(1)은 Ac 전원, 밧데리 등으로 구성된다. 백업밧데리(2)는 VBK의 전위의 백업 전력이 메모리 등에 공급하는 백업전원으로서 작동한다.
주전원(1)과 백업밧데리(2)의 출력단자는 역전류 블로킹 다이오드 D1과 D2를 거쳐 출력라인(11)에 연결된다. 주전원(1)의 출력전압 Vcc는 백업 밧데리(2)의 출력전압 VBK보다 약간 높게 세트되어서 전력은 스위치 SW가 온 일 경우 주전원(1)으로부터의 출력라인(11)에 공급되 스위치 SW가 오프일 경우 백업밧데리(2)로부터의 출력라인(11)에 공급된다.
주전원(1)의 출력단자는 또한 출력라인(12)에 연결된다. CPU(Central Processing Unit)(3), ROM(Read Only Memory)(4),I/O포트(Input/Output port)(5) 및 어드레스버스(14)는 출력라인(12)에 연결된다. 어드레스버스(14)는 CPU(3)에서 하기에 기재될 ROM(4), I/O포트(5) 및 RAM 제어기(6)까지 어드레스 데이타 출력을 전송한다.
출력라인(11)이 RAM 제어기(6) 및 RAM(7)에 접속될 경우, RAM 제어기(6)는 출력라인(11)을 통해서 공급된 전력을 받기 위해 일정하게 작동한다. 예컨데, RAM 제어기(6)는 어드레스버스(14)로부터의 어드레스 신호를 수신하고 어드레스 신호와 제어신호를 공급하여 RAM(7)을 액세스시키거나 또는 그 자체에 의해 어드레스 신호를 발생하여 리프레시의 영향을 미치기 위해 어드레스 신호와 제어신호를 RAM(7)에 공급한다. RAM(7)는 출력라인(11)으로부터 전력의 공급에 따라 일정하게 작동하고 그안에 데이타를 저장한다.
RAM 제어기(6)는 NAND게이트로 구성된 입력게이트 IB, 제어회로(6A) 및 인버터로 구성된 출력게이트 OB를 포함한다. 보다 용이하게 이해하기 위하여, 제 1 도에는 단일 입력게이트 IB만이 도시되어 있다. 그러나 입력게이트 IB는 CPU(3), ROM(4), I/O포트(5) 등으로부터 RAM 제어기(6) 및 RAM(7)에 공급된 다수의 신호에 대응하여 배열된다.
또한 복수의 출력게이트가 제공된다. 입력신호는 각 입력게이트 IB의 출력단자중 하나의 단자에 공급되고 하기에 기술될 검출회로로부터의 검출신호는 입력게이트 IB의 다른 입력단자에 공급된다. RAM 제어기(6)에 의해 출력되는 어드레스 데이타, 제어신호 등은 RAM(7)에 공급된다.
상기 언급된 CPU(3), ROM(4), I.O포트(5) 및 어드레스버스(14)는 비백업전력이 공급되는 회로의 예시이다. 상기 언급된 RAM 제어기(6) 및 RAM(7)는 비백업전력이 공급되는 회로의 화부에 배치된 하나의 예시된 회로로 그의 상부에 고착된 회로로부터의 백업전력과 신호를 수신함에 따라 작동한다.
출력라인(12)이 주전원(1)의 온/오프 상태를 검출하는 검출회로에 연결되어 빠르게 변화하는 2진 레벨의 검출신호를 출력한다. 검출신호는 라인 (13)을 지나 입력버퍼 IB의 다른 입력단자에 공급된다.
제 1 도의 회로도에 대한 기능은 제 2a 도 내지 제 2d 도를 참고로 해서 설명된다. 주전원(1)이 오프될때 주전원(1)의 출력전압 Vcc는 제 2a 도에 도시된 바와같이 O〔V〕이므로 CPU(3), ROM(4), I/O포트(5), 전원 온/오프 검출회로(8) 및 어드레스버스(14)는 작동하지 않는다. 이에 반하여 제 2d 도에 도시된 바와같이 RAM제어회로(6) 및 RAM(7)은 출력라인(11)을 지나 백업 밧데리(2)로부터의 백업전류 IBAT에 공급된다. 백업전류 IBAT는 RAM 제어회로 및 RAM(7)이 리프레시와 같은 소정의 기능을 실행하도록 한다.
주전원(1)이 턴온될때 그의 출력전압은 제 2a 도에 도시한 바와같이 점진적으로 증가한다. 따라서 CPU(3) 및 어드레스버스(14)와 같은 백업회로는 전기적으로 불완전한 상태로 되지 않는다. 달리 표현하자면 예컨데, RAM 제어기(6)의 입력신호전압(버스(14)상의 전압)은 제 2b 도를 통해서 알수있는 바와같이 전압이 논리 "1" 레벨 또는 논리 "0" 레벨이 아닌 불완전한 상태로 즉 무한상태로 된다.
한편 검출회로(8)는 주전원(1)의 출력전압 Vcc 저레벨에 있을때, 그리고 제 2c 도에 도시한 바와같이 전압 Vcc가 안정하게 작동하도록 CPU(3), 버스(14) 등을 인에이블하는 동일한 레벨에 도달할 때까지 저레벨(접지레벨)의 출력 검출신호가 연속적일때 기능을 개시한다. 입력게이트 IB를 형성하는 NAND 게이트는 검출신호에 응답하여 폐쇄된다. 어드레스버스(14)로부터의 무한레벨 신호가 금지되고 제어회로(6A)에 공급되는 것을 방지한다. 상기 장치는 투과전류가 제어회로(6A), 및 RAM(7)를 통해 흐르지 못하도록 하여 백업전류 IBAT가 제 2 도에 도시한 바와같이 대략 일정한 레벨로 유지된다.
주전원(1)의 출력전압 Vcc가 증가할 경우 CPU(3), 버스(14) 등은 정상 기능을 시작하고 RAM 제어회로(6)에 대한 입력신호는 안정전압레벨(논리 1 또는 논리 2)에 있다.
부차적으로 출력전압 Vcc가 기준전압의 레벨에 도달할 경우 검출회로는 제 2c 도에 도시한 바와같이 검출신호의 레벨을 고레벨로 빠르게 변환시켜 입력버퍼 IB를 형성하는 NAND 게이트는 버스상의 신호가 반전되도록 개방되어 반전한 신호가 수신된 신호를 토대로하여 RAM(7)을 제어하는 제어회로(6)에 공급된다. 전원전압 Vcc가 증가함에 따라 백업 밧데리(2)에서 출력라인(11)까지 흐르는 전류 IBAT는 감소하여 제 2d 도에 도시한 바와같이 끝난다. 전원(1)이 온일 경우 검출신호는 그의 고레벨을 유지한다. CPU(3)는 버스(14)를 구동하고 예컨데, 제 2b 도에 도시한 바와같이 어드레스신호를 제어회로(6)에 보낸다.
어드레스 신호의 레벨은 실제 안정한 상태이므로 투과전류가 제어회로(6A) RAM(7) 등에 흐르지 못하게 된다. 한편 주전원(1)이 오프될 경우 그의 출력전압 Vcc는 제 2a 도에 도시한 바와같이 점진적으로 감소한다.
전압 Vcc는 CPU(3) 및 버스(14)가 불완전한 동작을 개시하기전 기준값을 감소시킬 경우 검출회로(8)는 입력게이트 IB가 폐쇄되고 버스상의 어드레스 신호가 제어회로 또는 칩(6A)에 공급되는 것을 중지시킴에 따라 로우레벨의 검출신호를 출력한다. 그후 CPU(3)으로부터의 출력신호와 어드레스버스 상의 어드레스 신호의 신호레벨은 전원전압 Vcc의 감소로 불완전한 레벨로 된다.
그러나 이런 불완전한 레벨신호는 NAND 게이트에 의해 차단된다. 전원전압 Vcc이 강하됨에 따라 백업 밧데리(2)에서 출력라인 (11)까지의 전류 IBAT의 전원은 제 2d 도에 도시한 바와같이 발생되어 RAM 제어회로(6) 및 RAM(7)을 연속적으로 작동시킨다. 한편 백업전원이 공급되지 않는 회로는 동작을 중지시킨다.
상술한 바와같이 이런 실시에에 따르면 이런 실시예에 대한 비백업회로(3,14)는 백업전원(2)에 의해 백업되는 회로(6A)의 상부에 고착된다. 게다가 입력버퍼 IB를 설비함으로 주전원(1)의 턴온 및 턴오프로부터 상부에 고착된다.
게다가 입력버퍼 IB를 설비함으로 주전원(1)의 턴온 및 턴오프로부터 야기된 무한 레벨신호는 백업회로(6A)에 공급되는 것을 금지하여 백업전류 IBAT는 전원의 턴온 및 턴오프후(서어지 전류가 발생된후) 빠르게 증가된다는 공지된 문제점을 제거한다.
한편 돌입전류 방지회로가 구성된다.
입력버퍼 IB의 장치에 대한 일예는 제 3 도를 참고로 해서 설명 되어진다.
제 3 도에는 RAM 제어회로의 특정한 배열이 도시되어 있다. 도시된 바와같이 입력버퍼는 제1 P형 MOS 트랜지스터(21), 제1 N형 MOS 트랜지스터(22), 제2 N형 MOS 트랜지스터(23) 및 제2 P형 MOS 트랜지스터로 구성된다.
제1 P형 MOS 트랜지스터(21)는 그의 전류통로의 일단부에서 출력라인(11)에 연결된다. 제1 N형 MOS 트랜지스터(22)는 제1 P형 MOS 트랜지스터(21)의 전류통로의 타단부에 일단부가 연결된 전류통로를 가진다. 제2 N형 MOS 트랜지스터(23)는 제1 N형 MOS 트랜지스터(22)의 전류통로의 타단부에 그의 전류통로의 일단부가 연결되고 그의 전류통로의 타단부에 접지된다.
제2 P형 MOS 트랜지스터(24)는 제1 P형 MOS 트랜지스터(21)의 전류통로의 일단부에 결합된 전류통로를 가지며, 제2 P형 MOS 트랜지스터(24)의 전류통로의 타단부에 타단부가 결합된 전류통로를 가진다.
제1 P형 MOS 트랜지스너(21)및 제1 N형 트랜지스터(22)는 인버터를 구성하고 각 게이트에서 어드레스버스(14)로부터 나오는 입력신호를 공급하게된다. 제2 N형 MOS 트랜지스터(23)및 제2 P형 MOS 트랜지스터의 게이트에는 검출신호가 공급된다. 제2 P형 MOS 트랜지스터(24)및 제2 N형 MOS 트랜지스터(23)의 전류 구동능력은 제1 P형 MOS 트랜지스터(21)및 제1 N형 MOS 트랜지스터(22)의 구동능력보다 크다.
제1 P형 MOS 트랜지스터(21)의 전류통로에 대한 타단부의 전압은 버퍼회로 IB의 출력으로서 그의 하부에 고착된 회로 제어회로(6A)에 공급된다. 제 3 도에 도시된 입력버퍼 B는 공지된 유형의 인버터 회로이다.
제 3 도에 도시된 회로의 작동이 설명되어진다. 고레벨의 검출신호를 수신할 경우, 제2 P형 MOS 트랜지스터(24)는 턴오프되고, 제2 N형 MOS 트랜지스터(23)는 턴온되고 트랜지스터(21, 22)를 형성하는 인버터가 턴온되고 인버터 형태의 어드레스버스(14)로부터 신호를 출력한다.
저레벨 검출신호가 공급될 때, 제2 P형 MOS 트랜지스터(24)는 턴온되고 제2 N형 MOS 트랜지스터는 턴 오프되어 입력버퍼 IB의 출력단자를 고레벨에서 제로되므로 무한레벨의 입력신호가 디스 에이블된다.
검출회로(8)의 특정한 배열은 제 4 도와 연관해서 기술되어진다.
동도면에서, 전원전압 Vcc 및 접지전압은 연산증폭기(31)에 인가된다. 캐패시터(32)는 연산증폭기(31)의 출력단자와 접지전위 사이에 연결된다. 연산증폭기(31)의 출력단자와 그의 전원 입력단자간에는 다이오드(33)가 연결되어 출력오프시간에서 캐패시터(32)의 충전과, 레지스터(34)를 반전시키게 된다. 연산증폭기의 출력단자는 인버터(HC 14),(36,37)에 연결되는데, 이런 인버터 (HC 14),(36,37)는 CMOS 회로의 래치업을 금지시키기 위해 레지스터(35)를 지나 서로 두 관계를 직렬 접속된다.
인버터(37)의 출력단자와 접지부에는 레지스터(38)가 연결된다.
상기회로는 전원전압 Vcc이 소정의 값 즉 4.5V을 초과할 경우 고레벨 신호를 출력하고, 전원전압 Vcc이 4.5V 또는 그 이하일 경우 저레벨 신호를 출력한다. 게이트어레이, 쉬이드 트리거셀등은 인버터(36,37)에 이용된다.
상세히 기술되어진 바와같이, 이런 실시예에 따른 입력신호는 검출회로(8)로부터 검출신호를 사용하여 게이트된다. 따라서, 입력신호가 무한레벨 상태일 경우, 불확정 레벨의 신호는 백업 회로에 입력되지 않는다. 한편, 백업회로를 통해서 흐르는 비 침투전류는 긴 시간주기에 걸쳐서 밧데리에 의해 백업기능을 부여하고 백업 전류의 갑작스런 증가로 인해 백업 전압강하를 피하게 한다.
본발명은 기술된 실시예에 제한되지 않는다. 입렵버퍼 IB의 배열은 제 3 도에 도시된 바와같이 한가지 유형으로 제한되지 않는다. 예컨데, 입력신호와 검출신호가 공급된 트랜지스터는 상호 교환된다. 이런 경우에 있어서, 트랜지스터(21,22)의 전류구동능력이 트랜지스터(23,24)의 전류구동능력보다 크게 세트되는 것이 바람직하게 된다.
이와 마찬가지로 제 5 도에 도시된 한가지 유형과 같이 또 다른 회로 장치는 입력버퍼 IB에 사용된다.
제 5 도에 있어서, 입력신호는 MOS 트랜지스터(41)의 전류통로를 통해 백업 회로에 공급된다. MOS 트랜지스터(41)에는 그의 게이트에서 검출신호가 공급되는데, 이런 검출신호는 타단부에서 백업회로에 연결된 그의 전류통로를 구비한다.
또한 MOS 트랜지스터(41)는 레지스터를 지나 소정의 전위 V1에서 풀업 또는 풀다운 된다. 이러한 장치는 백업회로에 공급되도록 불확정 레벨의 입력신호를 디스인에블 한다.
입력게이트 IB에는 NAND게이트가 형성될 필요는 없다. 예컨데, 두단자 OR게이트는 입력버퍼 IB로서 사용될 수 있다. 이런 경우에 있어서 고레벨 검출신호는 입력신호가 불확정 레벨에 있을 동안 OR게이트에 공급된다.
임의 선택회로는 소정의 레벨에서 입력신호를 고착할 수 있지만 불확정 상태의 입력신호의 레벨은 입력 버퍼 IB로서 사용된다.
본 발명은 컴퓨터 장치에 제한되지 않는다. 예컨데, 본 발명은 백업회로(51)와 비백업회로(52)가 제 6 도에 도시한 바와같이 존재하는 광범위한 회로도에고 사용된다. 전원 전압의 불완전한 주기동안, 비 백업회로(52)에서 백업회로(51)까지의 시호(출력신호, 제어신호, 데이타, 어드레스)의 전송은 금지회로(53)에 의하여 금지된다. 전술한 실시예에 따라 다이오드는 백업 밧데리의 역전류 블로킹회로로서 사용된다.
본발명은 이러한 것에 제한되지 않는다. 예컨데, FET 또는 트랜지스터와 같은 부품이 대체되어 사용된다.
검출회로의 장치는 전술한 실시예와 연관해서 기술된 하나의 유형에 제한되지 않는다. 예컨데, 검출신호는 주전원에서 발생될 수 있다.
게다가 이런 검출신호는 주전원을 턴온 및 턴오프 하기전 수동으로 발생된다. 이와 반대로, 과도 접점 또는 중간 접점은 주전원에 세트되어 이런 과도접점 또는 중간접점으로부터 신호를 사용하므로서 검출신호가 발생된다.
CPU가 전원의 제어를 배타적으로 사용하는 컴퓨터에 있어서, 주전원은 검출신호의 레벨이 세트되어진 후 턴온 또는 턴오프될 수 있다.
검출신호는 전원전압 Vcc의 크기를 측정할때 발생될 필요가 없다. 전원 스위치를 턴온 및 턴오프 할 경우 소정의 시간의 소비를 세트하여 트리거 값을 계산하게 되어 전원전압이 불안정한 레벨에서 있을 동안 시간의 주기를 세트하기 위해 백업회로를 통해 흐르는 불완전한 레벨 신호를 금지하게 된다. 부차적인 장점 및 수정은 본 기술분야에 능숙한 당업자라면 쉽게 알 수 있다.
본 발명은 특정한 설명뿐만 아니라 본 명세서에 기재되고 예시된 장치에 제한되지 않는다. 따라서 첨부된 특허청구범위등에 규정된 바와같이 본발명의 주요지를 벗어나지 않는 한도 내에서 많은 변경이 가능하다.

Claims (17)

  1. 회로 구동전력을 출력하기 위한 전원수단(1)과 ; 적어도 상기 전원수단(1)이 오프로 유지될때 백업전력을 출력하기 위한 백업수단(2)과 ; 상기 전원수단(1)으로부터 전력의 수신시 구동되기 위한 제 1 회로수단(52)과 ; 상기 백업수단(2)로부터 전력의 수신시 구동되게 위한 제 2 회로수단(51)과 ; 상기 제 1 회로수단(52)에서 나온 출력신호가 무한 레벨일때 상기 제 1 회로수단(52)으로부터의 출력신호를 상기 제 2 회로수단(51)에 송출되게 하는 것을 금지하기 위한 금지수단(8,53)을 구비한 것을 특징으로 하는 돌입전류 방지시스템.
  2. 제 1 항에 있어서, 상기 금지수단은 상기 제 1 회로 수단(52) 및 상기 제 2 회로수단(51)에 접속되어 정상상태에서 상기 제 1 회로수단(52)으로부터의 출력신호를 상기 제 2 회로수단(51)에 입력신호로서 공급하기 위한 공급수단(53)을 구비하며 상기 공급수단(53)은 상기 제 1 회로수단 (52)의 출력신호가 무한레벨에 있을때 상기 제 2 회로수단(51)로부터의 입력신호를 소정의 신호레벨로 고정하기 위한 고정수단을 구비하는 것을 특징으로 하는 시스템.
  3. 제 2 항에 있어서, 상기 고정수단은 사이 전원수단(1)이 온되거나 오프된 후 상기 전원수단(1)의 출력전압(Vcc)이 소정의 기준전압과 일치하거나 그보다 낮은 경우 상기 입력신호를 상기 소정의 레벨로 고정하기 위한 수단(8,53)을 구비하는 것을 특징으로 하는 시스템.
  4. 제 2 항에 있어서, 상기 고정수단은 입력신호를 수신하는 제 1 입력단자와 제어신호를 수신하는 제 2 입력단자를 포함하는 게이트회로(IB)를 구비하는데 최소한 한 신호의 신호레벨이 고정레벨일때 출력신호의 신호레벨이 고정레벨로 되며 ; 상기 전원수단(1)의 출력전압(Vcc)이 소정의 기준전압과 일치하거나 그보다 낮은 겅우 상기 게이트회로(IB)의 출력을 소정의 레벨로 세트시키는 상기 제어신호를 출력하기 위한 전압 검출수단(8)을 구비하는 것을 특징으로 하는 시스템.
  5. 제 4 항에 있어서, 상기 게이트 회로가 NAND 게이트를 구비하는 것을 특징으로 하는 시스템.
  6. 제 2 항에 있어서, 상기 세팅 수단이 게이트회로를 구비하는데 이 게이트 회로는 제 1 전압을 하단부에서 수신하는 전류통로를 가진 제 1 도전형의 제1MOS 트랜지스터(21)와 ; 제 1 도전형의 상기 제 1MOS 트랜지스터의 전류통로의 다른 단부에 한 단부가 접속된 전류통로를 가진 제 2 도전형의 제 1MOS 트랜지스터(22)와 ; 제 2 도전형의 상기 제1MOS 트랜지스터의 전류통로의 다른 단부에 한단부가 접속되며 다른 단부에서 제 2 전위가 인가되는 전류통로를 가진 제 2 도전형의 제 2MOS 트랜지스터(23)와 제 1 도전형의 상기 제 1MOS 트랜지스터의 전류통로의 상기 하단부와 제 2 도전형의 상기 제 1MOS 트랜지스터의 전류통로의 상기 다른 단부사이에 접속된 전류통로를 가진 제 1 도전형의 제 MOS 트랜지스터(24)와 ; 입력신호 또는 제어신호를 공급받는 제 1 도전형의 상기 제 1MOS 트랜지스터(21) 및 제 2 도전형의 상기 제 1MOS 트랜지스터(22)의 게이트들과 ; 제어신호 또는 입력신호를 공급받는 제 2 도전형의 상기 제 2MOS 트랜지스터(23) 및 제 1 도전형의 상기 제 2MOS 트랜지스터(24)의 게이트들을 구비하며 ; 상기 고정수단은 상기 제어신호를 출력하기 위한 전압 검출수단(8)을 구비하는데, 상기 제 1 회로수단(52)으로부터의 출력신호가 무한레벨일때 상기 게이트 회로로부터의 출력이 소정의 레벨로 고정되는 것을 특징으로 하는 시스템.
  7. 제 6 항에 있어서, 상기 제 1 전압이 상기 백업 수단(2)의 출력전압이고 ; 상기 제 2 전압이 접지전압이며 ; 상기 제 1 도전형이 R형이고 상기 제 2 도전형이 N형인 것을 특징으로 하는 시스템.
  8. 제 6 항에 있어서, 상기 제 1 전압 및 상기 백업전압중 하나를 상기 제 2 회로수단에 선택적으로 인가하기 위한 수단(D1, D2, 11)을 추가로 구비하는 것을 특징으로 하는 시스템.
  9. 제 6 항에 있어서, 상기 검출수단은 상기 제 1 전원수단(1)으로부터의 출력전압을 수신하여 상기 제 1 출력전압이 상기 소정의 기준전압과 일치하거나 그보다 낮을 경우 게이트신호를 출력하기 위한 수단(8)을 구비하는 것을 특징으로 하는 시스템.
  10. 제 2 항에 있어서, 상기 제 2 회로수단(51)이 CMOS 회로로 형성되는 것을 특징으로 하는 시스템.
  11. 전력을 출력하기 위한 전원수단(1, 2)과 ; 상기 전원수단(1, 2)으로부터의 전력 및 입력신호의 수신시 구동되게하기 위한 회로수단(51)과 ; 상기 신호레벨이 무한레벨일때 입력신호의 신호레벨을 특정레벨로 고정하기 위한 고정수단(8, 53)을 구비하는 것을 특징으로 하는 돌입전류방지 시스템.
  12. 제 11 항에 있어서, 상기 전원수단은 전력을 출력하여 그 전력을 온 및 오프시키기 위한 제 1 전원수단(1)과 ; 적어도 상기 제 1 전원수단(1)이 오프될때 백업전력을 출력하기 위한 제 2 전원수단(2)을 구비하며 ; 상기 회로수단은 상기 제 2 전원수단(2)의 전력수신시 동작하며 ; 상기 고정수단은 상기 제 1 전원수단(1)의 출력전압이 소정의 전압과 일치하거나 그 보다 낮을 때 상기 입력신호를 소정의 레벨로 고정하는 것을 특징으로 하는 시스템.
  13. 제 12 항에 있어서, 상기 전원수단(1)의 출력전압(Vcc)이 상기 전원수단(1)의 턴온 또는 턴오프후 상기 소정의 전압과 일치하거나 그보다 낮을 경우 상기 입력신호를 소정의 신호로 고정하기 위한 수단(8, 53)을 추가로 구비하는 것을 특징으로 하는 시스템.
  14. 제 12 항에 있어서, 상기 회로수단은 상기 제 1 전원수단(1)으로부터의 전력 수신시 동작되게 하기 위한 제 1 회로수단(52)과 상기 제 2 전원수단(2)으로부터의 전력 수신시 동작되게 하기 위한 제 2 회로수단(51)을 구비하며 상기 고정수단은 상기 제 1 전원수단(1)의 출력전압(Vcc)이 소정의 전압과 일치하거나 그보다 낮을 경우 상기 제 2 회로수단(51)으로부터의 입력신호를 소정의 레벨로 고정하기 위한 수단(8, 53)을 구비하는 것을 특징으로 하는 시스템.
  15. 제 14 항에 있어서, 상기 고정수단은 상기 제 1 전원수단(1)의 출력전압(Vcc)의 상기 기준전압과 일치하거나 그보다 높은 경우 상기 제 1 회로수단으로부터의 출력신호를 상기 제 2 회로수단(51)에 상기 입력신호로서 공급하며, 상기 제 1 전원수단(1)의 출력전압(Vcc)에 상기 기준전압보다 낮을 경우 상기 제 1 회로수단(52)의 출력신호를 특정레벨로 고정하기 위한 수단(8, 53)을 구비하는 것을 특징으로 하는 시스템.
  16. 제 12 항에 있어서, 상기 고정수단(53)은 입력신호를 수신하는 제 1 입력단자 및 제어신호를 수신하는 제 2 입력 단자를 가진 게이트회로를 구비하는 것을 특징으로 하는 시스템.
  17. 제 11 항에 있어서, 상기 고정수단은 한단부에서 제 1 전압을 수신하는 전류통로를 가진 제 1 도전형의 제 1MOS 트랜지스터(21)와 ; 한단부가 제 1 도전형의 상기 제 1MOS 트랜지스터의 다른 단부에 접속된 전류 통로를 가진 제 2 도전형의 제 1MOS 트랜지스터(22)와 ; 다른 단부에서 제 2 전압을 수신하는 전류통로를 가진 제 2 도전형의 제 2MOS 트랜지스터(23)와 ; 제 1 도전형의 상기 제 1MOS 트랜지스터의 전류통로의 한단부와 제 2 도전형의 상기 제 1MOS 트랜지스터의 전류통로의 다른 단부 사이에 접속된 전류통로를 가진 제 2 도전형의 제 2MOS 트랜지스터(24)와 ; 입력신호 또는 제어신호를 공급받는 제 1 도전형의 상기 제 1MOS 트랜지스터(21) 및 제 2 도전형의 상기 제 1MOS 트랜지스터(22)의 게이트들과 ; 제어신호 또는 입력신호를 공급받는 제 2 도전형의 상기 제 2MOS 트랜지스터(23) 및 제 1 도전형의 상기 제 2MOS 트랜지스터(24)의 게이트들을 포함하는 게이트 회로를 구비하며, 상기 조정수단은 상기 회로수단(52)으로부터의 출력신호가 무한 레벨일때 상기 게이트 회로로부터의 출력을 소정의 레벨로 고정하는 상기 제어신호를 출력하기 위한 전압 검출수단(8)을 추가로 구비하는 것을 특징으로 하는 시스템.
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