JPH09252245A

JPH09252245A - 回路ドライバおよび保護回路

Info

Publication number: JPH09252245A
Application number: JP8341083A
Authority: JP
Inventors: John R Spence; ジョン・アール・スペンス
Original assignee: Rockwell International Corp
Current assignee: Boeing North American Inc
Priority date: 1996-01-25
Filing date: 1996-12-20
Publication date: 1997-09-22
Also published as: EP0786713A2; US5736887A; EP0786713A3

Abstract

(57)【要約】【課題】高電圧を許容し、プロセッサおよびメモリ素
子を駆動するのに適した低電圧ドライバを提供する。【解決手段】第１の保護ＮＦＥＴは、基本のドライバ
コンポーネントを形成する、直列に結合されたＰＦＥＴ
およびＮＦＥＴのドレインに結合される。別の保護ＮＦ
ＥＴは、第１のＮＦＥＴに直列に接続される。この第２
の保護ＮＦＥＴは、ターンオンにおよそ１ボルトを要
し、そのため、結果として３ボルトがドライバアセンブ
リ全体の出力に現われる。出力ドライバがイネーブルさ
れず、５ボルトの入力がメモリ回路から印加されようと
するとき、２つのＮＦＥＴ保護トランジスタが、その５
ボルトがプロセッサ出力ドライバに到達するのを阻止す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】この発明は、半導体回路ドライバに関
し、より特定的には、薄い酸化物構造を有する半導体メ
モリ装置を駆動するための低電圧ドライバに関する。

【０００２】

【関連技術】今日の金属酸化物半導体（ＭＯＳ）テクノ
ロジにおいて、ＭＯＳ装置のサイズと電力の要求は厳し
くなるばかりである。ＭＯＳ酸化物プロセスを使用して
トランジスタの速度を高めるには、ゲート酸化物は非常
に薄くなくてはならず、かつ、チャネル長は非常に短く
なくてはならない。したがって、極めて高速のトランジ
スタへの需要が増すにつれ、より薄い酸化物およびより
短いチャネル長への必要性が同様に増す。たとえば、最
近のハーフミクロンテクノロジは、トランジスタのゲー
ト酸化物を薄くし、チャネル長を短くする必要に駆られ
ている。チャネル長は、電極の長さ（ミクロン単位）で
規定され、これはＭＯＳトランジスタの伝導を制御す
る。この電極は、ＭＯＳトランジスタのソース端子およ
びドレイン端子からそれを絶縁するために必要な、ある
程度の厚さを有する。ハーフミクロンＭＯＳトランジス
タの開発に先立ち、これらのチャネル長は、たとえば２
ミクロンから１．６ミクロンへ、１ミクロンへ、等のよ
うに絶えず短くなってきた。チャネル長を短くすること
で、ダイの大きさはより小さく、装置はより速く動作す
ることが可能になる。その結果、より多くのトランジス
タを単一のチップ上に形成し、かつ、より多くのチップ
を単一のウエハ上に構築することが可能になる。

【０００３】より新しいテクノロジは、しばしば、より
古いテクノロジとインタフェースする必要がある。たと
えば、ハーフミクロントランジスタを使用したプロセス
または設計が、しばしば、より古いプロセスで作られた
メモリとともに動作するのに使用される。しかし、この
ようなメモリは、トランジスタトランジスタ論理（ＴＴ
Ｌ）要求に遡る電圧レベルにインタフェースしなくては
ならないかもしれず、その場合、電源の不一致のため、
より新しいプロセッサとのインタフェースが困難にな
る。つまり、このようなトランジスタテクノロジは、コ
ンピュータプロセッサ配列に典型的に利用可能な電源に
よって制約を受ける。駆動電圧の低い、より新しいプロ
セッサ内の薄型ゲート酸化物ＭＯＳ装置との組合せをバ
ランスさせ最大限にする必要性は、単に、それがインタ
フェースしている外部メモリ装置のコストと入手の可能
性の制約によって制限される。元来、より古い５ボルト
のメモリは、３ボルトのメモリ装置より低コストで、よ
り入手しやすい。しかしながら、従来の５ボルトの電力
供給源は、プロセッサ装置内のハーフミクロントランジ
スタに損害を与えるおそれがある。なぜなら、薄型酸化
物トランジスタがこのような負荷によって壊れやすいか
らである。

【０００４】ＭＯＳトランジスタが５ボルトの電源に耐
える能力には、２つの考慮事項が影響を及ぼす。１つ
は、ゲート酸化物の厚さ（典型的に９０オングストロー
ム）で、別の１つはチャネル長（典型的に０．５ミクロ
ン）である。これらのトランジスタは、３ボルトの電源
では安全に動作するが、５ボルトの電源により損害を被
る恐れがある。ゲートからドレインまたはソースへの電
圧が絶縁破壊電圧の限度を超えるとき、その損害は破滅
的である。たとえば、ドレイン−ソース電圧が５ボルト
に相当するとき、永久短絡が起こり、装置を使用不能に
する恐れがある。このような場合には、パンチスルーと
いう現象が起こり得、大量の電流が流れ、装置は永久的
な熱による損害を被る。

【０００５】それゆえに、トランジスタのゲート酸化物
を維持するには、ゲートの両端には低電圧が必要であ
る。低電圧の使用は、しかし、スタティックＲＡＭのよ
うな関連したメモリ装置にデータを記憶し、かつそこか
らロードするプロセッサとの間にインタフェースの問題
を引き起こす。これら２種類の電子コンポーネント間の
インタフェースは、データが外部から書込まれる、また
はメモリから読出される場合に、プロセッサとメモリと
の間の情報の流れを可能にしなければならない。しかし
ながら、多くの標準的な電子システムにおいて、メモリ
は典型的に５ボルトの電源で電力供給され、一方プロセ
ッサは３ボルトで電力供給される。この矛盾がしたがっ
て、永久的な被害または大量の障害電流の問題につなが
る。

【０００６】図１（Ａ）に示されるように、信号プロセ
ッサ１１０はインタフェース１１４を介してメモリ１１
２に結合される。信号プロセッサ１１０は通常、ドライ
バ１１６および受信器１１８を含む（図１（Ｂ））。同
様に、メモリ１１２もまた、ドライバ１２２および受信
器１２０を含む。どちらの端のドライバおよび受信器の
配列も、読出コマンドおよび書込コマンドのような制御
信号を送信するかもしれないし、もしくは、データまた
はアドレス情報を送るかもしれない。見られるように、
対称的なアセンブリが、どちらの側からもデータおよび
コマンドを正確に送信しかつ受信するために提供され
る。しかしながら、多くの二方向性システムにおいてそ
うであるように、このようなプロセッサおよびメモリの
配列の相互性のため、一方に供給される電圧は、他方に
供給される電圧と両立できなくてはならない。

【０００７】図１（Ｃ）を参照して、プロセッサ用の従
来のドライバ１３０は、ｎ型金属酸化物半導体（ＮＭＯ
Ｓ）ＮＦＥＴ１３４に結合されたｐ型ＭＯＳ（ＰＭＯ
Ｓ）ＰＦＥＴ１３２を含む。このトランジスタ結合はプ
ロセッサに、ディジタルのアドレスおよびデータ情報を
外部メモリへと駆動するのに十分な電流を提供する。ド
ライバ１３０は典型的に、プロセッサがその中に設けら
れるＰＣに含まれる３ボルトの電源によって電力供給さ
れる。対称的に、従来のメモリ用ドライバ１３６もま
た、ＰＭＯＳＰＦＥＴ１３８およびＮＭＯＳＮＦＥ
Ｔ１４０を組込む。しかしながら、一般に使用される多
くのメモリは、やはりそれらが中に設けられるＰＣに含
まれているに違いない５ボルトの電源で電力供給される
ため、結果としてプロセッサとメモリとの間に２ボルト
の差が生じる。プロセッサがそのドライバ１３０を介し
て出力するとき、メモリ用ドライバ１３６はフローティ
ングになる。データ入力はメモリ受信器１２０を介して
受入れられる。この時点では、両立しないという問題は
存在しない。これは、ほとんどのメモリはＴＴＬレベル
で受入れ可能に動作するためである。もっとも３ボルト
ではプロセッサはこのレベルの限界を超えるであろう。
しかしながら、逆では問題が生じる。メモリはそのドラ
イバ１３６を介してデータを送り出し、プロセッサはそ
の受信器１１８を介してデータを受信する。ドライバ１
３０はそこでフローティング状態になる。ドライバ１３
０が、メモリからの５ボルトのインタフェース信号によ
り損害を被る恐れがあるのは、この状態においてであ
る。

【０００８】たとえば、もしプロセッサ用ドライバ１３
０がフローティング状態であれば、ＰＦＥＴ１３２とＮ
ＦＥＴ１３４の両方がオフになり、さらに、メモリ１３
６はその５ボルト電源で駆動し、５ボルト信号を信号プ
ロセッサ１３０へと送り出す。トランジスタを個別に調
べると、ＮＦＥＴ１３４は効果的に接地され、一方、Ｐ
ＦＥＴ１３２は、Ｖ_dd、すなわちドレイン電圧に設定さ
れる。したがって出力ノード１４２では、ＮＦＥＴ１３
４のドレインからゲートに５ボルトの電源が見られる。
つまり、５ボルトがトランジスタ１３４の酸化物にわた
って生成され、その結果として、酸化物が破断され、か
つ、トランジスタＮＦＥＴ１３４が破壊されるおそれが
ある。ＰＦＥＴ１３２は、しかし、影響を受けないだろ
う。なぜなら、３ボルトがそれに対して既に供給されて
おり、そのため、駆動している５ボルトと既存の３ボル
トとの間の２ボルトの差は、トランジスタを破断するこ
とはないと思われるからである。しかしながら、ＰＦＥ
Ｔはこれと異なる影響を受けるだろう。ダイオード１３
５はＰＦＥＴ１３２に固有に存在する。このダイオード
は、５ボルトのメモリの外部入力からプロセッサの３ボ
ルト電源への電流経路を提供する。大量の電流が生じ得
る。これは、プロセッサにラッチアップを引き起こし、
プロセッサの機能する能力を無効にしかねない。

【０００９】ＮＦＥＴを保護する１つの方法は、ドライ
バと直列に第２のＮＦＥＴ２１０を設けて、そのゲート
に不変の３ボルト電源を接続することであり、これは図
２に示される。もしメモリ用ドライバの電圧供給が０ボ
ルトから５ボルトまで変化しても、プロセッサ用ドライ
バで見られる最大電圧差は、０ボルトの入力では３ボル
ト（（Ｖ_gate−Ｖ_in）＝３ボルト−０ボルト＝３ボル
ト）にとどまる。５ボルト電源では、２ボルトの電圧差
（（Ｖ_gate−Ｖ_in）＝３ボルト−５ボルト＝２ボルト）
が保護トランジスタ２１０のドレインに、またしたがっ
てＮＦＥＴ１３４に見られることになる。保護トランジ
スタのないドライバと違って、ゲート酸化物にかかる２
ボルトおよび３ボルトの電圧レベルは、ドライバにとっ
ては実質的に、より許容可能であろう。なぜなら、それ
はＮＦＥＴを劣化させることはないと思われるからであ
る。

【００１０】しかしながら、このような保護トランジス
タの実行は、出力がハイになると、メモリに対して十分
な電圧を送り出さない。プロセッサ用ドライバ１３０に
よって出力されてメモリに提供される、結果として生じ
るプロセッサの駆動電圧は、したがって、入力電圧源Ｖ
_ddから、保護ＮＦＥＴ２１０をターンオンするのに必要
なしきい値電圧Ｖ_tを減じた値に相当する。図２を参照
して、プロセッサ用ドライバは、そのＰＦＥＴ１３２を
ターンオンし、これは保護ＮＦＥＴ２１０のドレインに
３ボルトを送り出す。ドレインに３ボルト、さらにゲー
トに３ボルトを持つＮＦＥＴ２１０は、しきい値損Ｖ_t
のため、低下した電圧レベルをソースにもたらす。たと
えば、もしＶ_dd＝３ボルトであり、かつ、Ｖ_t＝１ボル
トであれば、メモリに送り出され得る最大電圧は、しき
い値損のため２ボルトとなる。しかしながら、２ボルト
の低電圧電源は、十分ではない。なぜなら、メモリに必
要な最小電圧は通常、２．８ボルトのＴＴＬレベルだか
らである。これは、通常、入力受信器１２０（図１）
が、その内部メモリに有効な入力を与えるために有さな
くてはならない、最小レベルである。

【００１１】典型的なＮＦＥＴおよびＰＦＥＴを見る
と、ＮＦＥＴはノードをＶ_ssに完全に放電できるが、出
力はＶ_dd−Ｖ_tにしか充電できない。下に、より詳細に
説明されるように、Ｖ_ssとはしばしば「接地」に使用さ
れる記号である。ＰＦＥＴは、これに対し、出力をＶ_dd
に充電できるが、それをＶ_ss＋Ｖ_tにしか放電できな
い。出力を駆動する際、ＰＦＥＴはＶ_ddおよび出力に接
続され、また、ＮＦＥＴはＶ_ssおよび出力パッドに接続
され、これは通常、出力メタライゼーションを含み、そ
れに対してドライバが「チップ」上で接続され、また、
パッケージへの外部ボンディングワイヤが接続される。
このため、ＦＥＴは典型的に、図１（Ｃ）および図２に
示されるように接続され使用される。しかしながら、上
に記載されたように、ドライバ用トランジスタへの損害
を防ぐには、保護配列が必要である。

【００１２】

【発明の概要】この発明の実施例に従った、高電圧電源
を許容する低電圧ドライバは、ドライバを構成するトラ
ンジスタに保護を提供して、プロセッサとメモリ装置と
の間の作動カップリングを可能にするのに特に適してい
る。第１の保護ＮＦＥＴは、基本のドライバコンポーネ
ントを形成する、直列に結合されたＰＦＥＴおよびＮＦ
ＥＴのドレインに結合される。第１の保護ＮＦＥＴは、
基本のドライバのＮＦＥＴに保護を提供する。この直列
接続からの出力が低いとき、３ボルトレベルが第１の保
護ＮＦＥＴのゲートに印加される。このレベルは制御信
号によって決定される。

【００１３】別の保護ＮＦＥＴは、第１のＮＦＥＴに並
列に接続される。このＮＦＥＴのゲートには、直列に接
続されたＦＥＴの出力が高い、たとえば３ボルトのとき
に、４ボルトレベルが印加される。そのため、ドライバ
のＰＦＥＴが内部制御論理によってターンオンされ、か
つ、４ボルトが第２の保護ＮＦＥＴのゲートに印加され
るとき、ドライバの配列の出力は３ボルトをもたらす。
すなわち、出力ドライバからの３ボルトの出力レベル
は、第２の保護ＮＦＥＴ３２８を介してその出力に切換
えられる。第２の保護ＮＦＥＴ３２８には、その時点で
はゲートに４ボルトが接続されており、これはローカル
クロックおよび制御信号によって制御された内部電源ブ
ースタにより生成されたものである。この第２の保護Ｎ
ＦＥＴはターンオンするのにおよそ１ボルトを要し、そ
のため、結果として生じる３ボルト（４ボルト−１ボル
ト＝３ボルト）が、ドライバアセンブリ全体の出力とし
て現われる。出力ドライバがイネーブルされず、かつ、
５ボルトの入力がメモリ回路から印加されているとき、
２つのＮＦＥＴ保護トランジスタは、その５ボルトがプ
ロセッサ用出力ドライバに到達するのを阻止する。した
がって、このモードでドライバに達する最大電圧は、
（Ｖ_dd−Ｖ_t）＝３−１＝２ボルトとなる。

【００１４】したがって、この発明の実施例により、ド
ライバの出力はＶ_ss（通常０ボルト）に駆動されること
が可能となり、しかもなお、ドライバはまた、出力が２
つのＮＦＥＴによって結合されていても、Ｖ_dd＝３Ｖに
駆動し得る。これは、そのＮＦＥＴのうちの１つのゲー
トが、この時点で４ボルトに駆動されるためである。ま
た、ドライバのトランジスタを破壊しかねない、メモリ
装置に供給された５ボルトが、プロセッサのコンポーネ
ントに駆動されるのも防ぐ。したがって、プロセッサが
メモリを駆動しているとき、プロセッサは０Ｖおよび３
Ｖの論理レベルを提供し、これはメモリには十分であ
る。なぜなら５Ｖメモリは通常、最小０．８Ｖおよび最
大２．８ボルトのＴＴＬレベルで作動可能なためであ
る。メモリがプロセッサを駆動するときには、メモリは
０Ｖおよび５Ｖのレベルを提供する。５Ｖは危険なレベ
ルであるが、この発明のＮＦＥＴ保護系統によって、そ
れがプロセッサの内部トランジスタに損害を与えること
が阻止される。

【００１５】

【好ましい実施例の詳細な説明】この発明の好ましい実
施例に従って、許容範囲５ボルトのドライバ保護回路が
図３の３００に一般に示される。図示された回路におい
て、いくつかの望ましいドライバの機能が行なわれる。
この発明の保護回路の実施例において、ドライバ３１０
の出力は出力パッド３３０に接続され、ＰＡＤがトラン
ジスタ３２４、３２６、および３２８の直列の組合せを
介してＶ_ssへと駆動されるのを可能にする。回路はま
た、保護回路が出力と直列であっても、パッド３３０を
Ｖ_ddに駆動せしめる。これを行なうために、ドライバ３
１０が３Ｖを生成しているときには、トランジスタ３２
８のゲートは、Ｖ_dd＋Ｖ_t（４Ｖ）の電圧に維持され
る。したがってこの発明の実施例は、標準的なＣＭＯＳ
ドライバに、その駆動性能を妨げることなく、簡単に追
加され、一方、プロセッサの出力トランジスタが３．３
ボルトより高い電圧にさらされるのを防ぐ。３ボルトま
たは３．３ボルトというのは、概して、電子産業におい
て標準である同等の電圧に向けられていることが認識さ
れるであろう。

【００１６】図３は、ＰＦＥＴ３２２およびＮＦＥＴ３
２４を含む標準的なＣＭＯＳドライバ３１０を示す。表
１は、３つの可能な出力状態、すなわちハイ、ロー、お
よびフローティングにおける、保護トランジスタ３２８
および３２６の電圧レベルを示す。２つの直列ＮＦＥ
Ｔ、３２６および３２８は、ドライバ３１０の出力と出
力パッド３３０との間に接続され、これはまた、５ボル
トのメモリ装置３２０に接続される。ドライバがフロー
ティングのとき、すなわちドライバが使用されず、か
つ、いかなる電圧も保護回路の入力に駆動されないと
き、電圧はトランジスタ３２８および３２６のゲートに
供給される。トランジスタ３２６はそのゲートに、電源
ノード３３４のＶ_ddから３ボルトを受取る。トランジス
タ３２８はそのゲート３３２に、２ボルト（Ｖ_dd−
Ｖ_t）を受取る。それに応じて、２つの状態が起こり得
る。もしメモリ３２０が５ボルトを内部に供給すると、
トランジスタ３２６にかかる合計電圧差は２ボルト（５
ボルト−３ボルト）となり、かつトランジスタ３２８で
は３ボルト（５ボルト−２ボルト）となる。もしメモリ
からプロセッサの出力パッドに書込まれるデータが０ボ
ルトであれば、トランジスタ３２８のゲートの電圧と、
メモリ３２０から入ってくる電圧との差は２ボルトとな
り、トランジスタ３２６では３ボルトとなる。

【００１７】

【表１】

【００１８】トランジスタ３２６に関して、ゲート電圧
３３４は３ボルトである。メモリ３２０が５ボルトを入
力するとき、トランジスタ３２６の３ボルトのゲート電
圧とメモリの電源との差は２ボルトに等しい。また、メ
モリが０ボルトを入力するとき、トランジスタ３２６の
ゲート電圧との差は３ボルトである。したがってこの発
明の実施例は、トランジスタ３２６および３２８の両方
における電圧差を、メモリ３２０の出力として提供され
る直の５ボルトではなく、２〜３ボルトに制限する。

【００１９】したがって、この発明の保護回路の実施例
が、標準的なプロセッサ用ドライバおよび電圧源に結合
されたとき、印加され得るさまざまな電圧からドライバ
を保護することがわかるであろう。ドライバ回路が使用
されないときに保護が提供されるばかりでなく、ドライ
バ回路がローで駆動していて、その時点で０レベルの信
号がプロセッサおよびメモリ間に伝送されているときに
は、Ｖ_ssがドライバ３１０から保護回路を介して切換え
られる。同様に、ハイで駆動しているとき、たとえば２
進１レベルのデータが伝送されるときには、Ｖ_ddがドラ
イバ３１０から保護回路を介して切換えられる。

【００２０】図４は、この発明の別の実施例を示す。図
４で、トランジスタ４１４はそのゲートに直接切換えら
れるＶ_ddを有する。保護回路に含まれるトランジスタ４
１２のゲートの駆動電圧を制御するのに、「ブートスト
ラップ」（“Bootstrapping”）が使用される。トラン
ジスタ４１２のゲート電圧はＶ_ddより高い電圧で駆動さ
れなくてはならず、これは図３の実施例に関する上述の
説明と同様である。このことが要求されるのは、ドライ
バ４０８がハイレベル（Ｖ_dd）に切換わり、かつ、トラ
ンジスタ４１２を介してパッド４３２に出力するときで
ある。パッドに出力され得る最大電圧は、トランジスタ
４１２のゲート電圧からＶ_tを減じた値である。したが
って、このゲート電圧は、３ボルトのＶ_ddレベルを出力
可能にするためには、およそ４ボルトでなくてはならな
い。

【００２１】図４に示されるように、ブートストラップ
回路は２つのトランジスタ４１６および４１８、ならび
にキャパシタ４２４および４２６を含み、Ｖ_ddの入力電
源４３０を持つ。好ましい実施例ではＶ_ddは３ボルトで
ある。好ましくは、トランジスタ４１６は示されるよう
にＭＯＳダイオードとして接続され、そのため、もしク
ロックが作動していない場合、ノードＡはＶ_ddからしき
い値電圧を減じた値に保持されることになり、これは２
ボルトに等しい。したがって、キャパシタ４２４は、Ｖ
_ddからしきい値電圧を減じた値まで充電することにな
る。ＮＡＮＤゲート４３４はキャパシタ４２４のプレー
トの１つを制御する。もし出力ドライバがローで駆動し
ている場合、ライン４３５はハイになり、それはインバ
ータ４３７を介してノード４３９をローに切換える。こ
れはＮＡＮＤゲート４３４をディスエーブルして、その
出力をハイにし、それによりインバータ４４４の出力は
ローになり、これはキャパシタ４２４のそのプレートを
ローに保持する。ドライバ４０８がハイで駆動している
場合には、ノード４３５はローになり、ノード４３９は
ハイにされ、これはＮＡＮＤゲート４３４をイネーブル
する。その結果、ＮＡＮＤゲート４３４の出力はクロッ
ク速度でハイとローに交互に切換わり、これがインバー
タ４４４をハイとローに交互に切換える。インバータ４
４４の出力がハイとローとの間で切換えられるので、ノ
ードＡの電圧は瞬時に２ボルトから５ボルトへと跳ね上
がる。同時に、ノードＡの電圧が５ボルトに増加するこ
とにより、これもまたＭＯＳダイオードとして接続され
ているトランジスタ４１８がターンオンし、それにより
キャパシタ４２６が充電される。

【００２２】ノードＢの電圧はしたがって、ノードＡの
電圧の増加の影響を受ける。ノードＡはトランジスタ４
１８を介してノードＢに結合される。ノードＢの電圧レ
ベルはノードＡの元々の電圧によって決定されるが、こ
れはＶ_dd−Ｖ_tであった。これは、インバータ４４４が
クロックによってハイに切換えられると、Ｖ_ddの量だけ
増加する。この場合には、ノードＡは２Ｖ_dd−Ｖ_tにな
る。その結果として、ノードＢに結合された電圧は、ト
ランジスタ４１８のしきい値電圧損のため、２Ｖ_dd−２
Ｖ_tに低下する。加えて、Ｃ１およびＣ２のキャパシタ
ンス比もまた、この電圧を低下させる。キャパシタ４２
６がキャパシタ４２４と並列であるため、キャパシタ分
割機能が形成され、これはノードＢの電圧を決定する。
ノードＢの電圧の増加は、次のキャパシタンス比によっ
て制御される。この式でＣ１はキャパシタ４２４に対応
し、Ｃ２はキャパシタ４２６に対応する。好ましい実施
例において、キャパシタンスはノードＢに４ボルトの電
圧を提供する。

【００２３】

【数１】

【００２４】示されるように、図４の好ましい実施例に
おいて、キャパシタ４２４はＭＯＳトランジスタのソー
ス−ドレインおよびゲートを含む。このように接続され
たＭＯＳトランジスタは、ソース／ドレインとゲートと
の間でキャパシタとして作用する。ドレインおよびソー
スがキャパシタの一方のプレートであり、反対側のプレ
ートはゲートである。インバータ４４４からの交流電圧
がソース−ドレインに印加されると、それはこのキャパ
シタンスを介してゲートに結合される。同様に、キャパ
シタ４２６は好ましくは、トランジスタ４１２の等価負
荷キャパシタンスである。言い換えれば、キャパシタ４
２４は意図的に配置されたＭＯＳキャパシタであり、キ
ャパシタ４２６はトランジスタ４１２、４２０および４
２２の等価キャパシタンスである。ドライバ４０８が３
ボルトに、すなわちその電源レベルに駆動するとき、ト
ランジスタ４１２のゲートは４ボルトとなる。３ボルト
はＮＦＥＴ４１２を介して導通され、出力、この場合、
パッド４３２に提供される。トランジスタ４１２のゲー
トはＶ_dd４３０より高いレベルに昇圧され、これによ
り、切換わるべき出力は論理０から論理１へ、すなわち
０ボルトから３ボルトへと移行する。

【００２５】上述のように、クロックは、ドライバがパ
ッド４３２に出力するときに活性化されるプロセッサか
らの信号によってゲート制御される。好ましくはクロッ
クは、ドライバ４０８から入力される制御信号４３５を
受けるＮＡＮＤゲート４３４を含む。制御信号４３５
は、ドライバがハイで３ボルトに駆動するとき、クロッ
ク信号がキャパシタ４２４のソース／ドレインプレート
に印加されるのを可能にする。より特定的には、図４に
示されるように、制御信号４３５がロー、すなわち０で
あるとき、インバータ４３７の出力はハイになり、これ
はクロックがキャパシタ４２４のドレイン／ソースに結
合されるのを可能にする。好ましくは、ノードＢが４ボ
ルトを超えるのを防ぐために、ＭＯＳダイオード（トラ
ンジスタ４２０）が実現され、ノードＢをＶ_dd＋Ｖ_t、
または４ボルト（３ボルト＋１ボルト）にクランプす
る。逆に、もし制御信号がハイ、または１であれば、Ｎ
ＡＮＤゲート４３４はディスエーブルされ、キャパシタ
Ｃ１のソース−ドレインはＶ_ssに保持され、かつ、トラ
ンジスタ４１２のゲートの電圧はもはや昇圧されず、Ｖ
_dd−Ｖ_tにとどまる。この状態で、ノードＢは、ＭＯＳ
接続ダイオード４１８を介するカップリング経路のため
Ｖ_dd−２Ｖ_tになる。しかしながら、これは望ましくな
いことがわかっているため、好ましい実施例では、トラ
ンジスタダイオード４２２がＶ_ddに接続され、これがノ
ードＢの電圧をＶ_dd−Ｖ_tに増加させる。したがって好
ましくは、ＭＯＳトランジスタダイオード４２２はクラ
ンプトランジスタとして作用し、かつ、出力ドライバが
ローで駆動しているときには、ノードＢをＶ_dd−Ｖ
_tに、すなわち２ボルト（３ボルト−１ボルト）に等し
く保持するよう、３ボルト電源へと結合される。

【００２６】したがって、トランジスタダイオード４２
２は、ドライバがローまたはフローティング状態である
ときに活性になり、これに対しトランジスタダイオード
４２０は、ドライバがハイであるときに活性になる。ド
ライバがハイで駆動している場合には、キャパシタ４２
４のソース／ドレインプレートは、ただ接地されている
のではなく、クロックに結合されて、ハイとローの間を
遷移する。その結果、ノードＡの電圧は２Ｖ_dd−Ｖ_t、
または５ボルトになり、これはブーストを提供する。こ
の電圧はダイオード接続トランジスタ４１８を介してノ
ードＢに結合され、その電圧を、先に記載されたように
４ボルトに等しい２Ｖ_dd−２Ｖ_tに低下させる。

【００２７】この発明の実施例に従って、トランジスタ
４１２の目的の１つは、ドライバの出力を、それを介し
て出力パッド４３２にハイで駆動させることである。ト
ランジスタ４１４の第１の目的は、ドライバ４０８の出
力を、それを介して出力パッドにローで駆動させること
である。それゆえに、トランジスタ４１４のゲートは、
トランジスタ４４０を介してＶ_ddに結合され、このトラ
ンジスタ４４０はそれを３ボルトに接続するためのスイ
ッチとして作用するので、ドライバ４０８の出力がロー
で駆動するとき、トランジスタ４４０はオンになり、ト
ランジスタ４１４のゲートに直接Ｖ_dd（３ボルト）を印
加する。したがってパッド４３２の出力ノードもまた、
ドライバおよびトランジスタ４１４を介してローで駆動
されるようになる。

【００２８】ドライバ４０８がハイで駆動するとき、ト
ランジスタ４１４はトランジスタ４１２を効果的に「ア
シスト」する。両者は並列に作動する。トランジスタ４
１２のゲートは、先に記載されたように４ボルトに昇圧
される。トランジスタ４４０はインバータ４３７の出力
がハイなのでターンオフされる。その結果として、トラ
ンジスタ４１４のゲートは、そのゲートに３ボルトの電
圧を残したままフローティング状態になる。このためそ
れはオンとなり、トランジスタ４１２がドライバ４０８
の高出力をパッド４３２へと接続するのを助けることが
できる。トランジスタ４１４のゲートには、セルフブー
トストラッピングとして知られる２次的効果が現われ
る。出力パッド４３２は０ボルトから３ボルトへと遷移
するので、それは容量的にトランジスタ４１４のゲート
に結合され、その電圧を３ボルトからより高いレベルへ
と上昇させる。そのレベルは、トランジスタ４４０に固
有に効果を及ぼすダイオード４４１（仮想線で示され
る）によってＶ_dd＋０．６ボルト＝３．６ボルトに制限
される。このため、出力が３ボルトに近づくと、トラン
ジスタ４１４がそのしきい値限度に近づくため、出力に
は電流はほとんど送り出されない。

【００２９】動作において、図５のシステム図に示され
るように、３ボルト電源に結合されたプロセッサ５１０
は、５ボルトで電力供給されるメモリ装置５１２に結合
される。メモリへのインタフェースはアドレスライン５
１６、データライン５１４、ならびに読出制御５１８お
よび書込制御５２０を含む。たとえば、プロセッサから
メモリへの一方向性アドレス出力を備えた２４本までの
アドレスラインが存在し得る。これらのアドレス出力
は、しかしながら、３ボルトから５ボルトの電圧差から
は影響を受けない。なぜなら、アドレス出力はメモリ内
の受信器に直行し、そのため５ボルトの供給源がアドレ
スラインを通じてプロセッサに戻ることはないためであ
る。

【００３０】しかしながら、二方向性の信号ラインの場
合には、高電圧との両立の問題が生じ得る。プロセッサ
５１０がメモリ５１２を０ボルトから３ボルトに駆動す
るときには、ほとんどの現行のメモリがＴＴＬレベルで
作動可能であるため、一般に何ら困難はない。しかし、
二方向性信号では、この場合の逆は真ではない。読出動
作が外部メモリから実行されるとき、プロセッサ用受信
器はメモリ５１２から入ってくるデータを読むためにイ
ネーブルされる（図１参照）。この場合、プロセッサ用
ドライバは、それと同時に駆動しようとするメモリ用ド
ライバとの競合を避けようと、フローティングになる。
したがって、プロセッサ用ドライバがフローティング状
態なので、メモリは０ボルトレベルおよび５ボルトレベ
ルの二進情報を送り返す。それでもなお、プロセッサ用
ドライバは破壊されることなく、５ボルトのメモリ電圧
に耐えられなくてはならない。

【００３１】したがって、この発明の実施例は、プロセ
ッサドライバが外部メモリからの５ボルトの復帰供給を
許容できるようにする。上述のように、この発明の実施
例は、ドライバ４０８が０ボルトの「０」状態と３ボル
トの「１」状態との間で振動するようにし、一方同時
に、外部メモリ装置が５ボルトで電力供給されるように
する。その結果として、プロセッサドライバが使用され
ていない、すなわちフローティング状態であって、か
つ、メモリからプロセッサへと情報が伝送されている
間、メモリが５ボルトで駆動するとき、ドライバは５ボ
ルト信号によって損害を被ることはない。なぜなら、プ
ロセッサ内の出力ドライバと直列のトランジスタ４１２
および４１４の両方のゲートが中間電圧を提供して、５
ボルトの入力電圧と、影響を受けやすいプロセッサ用ト
ランジスタのゲート電圧との間の電圧差を、３ボルトよ
り低く制限するためである。

【図面の簡単な説明】

【図１】（Ａ）、（Ｂ）および（Ｃ）は、信号プロセッ
サおよびメモリ駆動配列の従来の構成を示した図であ
る。

【図２】別の従来の回路配列の図である。

【図３】この発明の実施例に従った保護回路の図であ
る。

【図４】この発明の保護回路の別の実施例を示した図で
ある。

【図５】概略的なプロセッサ／メモリ系統の図である。

【符号の説明】

３００ドライバ保護回路３１０ドライバ３２６保護トランジスタ３２８保護トランジスタ４０８ドライバ４１２トランジスタ４１４トランジスタ

Claims

【特許請求の範囲】

【請求項１】第２の電子コンポーネントに結合された
第１の電子コンポーネントを、第２の電子コンポーネン
トに供給された電圧より低い電圧で駆動するための回路
ドライバであって、回路ドライバは入力および出力を有
し、出力は第２の電子コンポーネントに結合され、ドラ
イバは、第１の入力電圧を有する第１のトランジスタと、第１のトランジスタに結合された第２のトランジスタと
を含み、第１および第２のトランジスタは第１の電子コ
ンポーネントに結合され、さらに、第１および第２のトランジスタの交点と、回路ドライバ
の出力との間に結合された第３のトランジスタを含み、
第３のトランジスタは第２の入力電圧を有し、さらに、第３のトランジスタに直列に結合され、かつ第３の入力
電圧を有する第４のトランジスタを含み、第３のトラン
ジスタは最小動作電圧を有し、そのため第４のトランジ
スタは、第３の入力電圧から最小動作電圧を減じた値に
相当する電圧を受ける、回路ドライバ。
【請求項２】第２の電子コンポーネントに供給された
電圧がドライバの出力に提供されるとき、第３のトラン
ジスタは第２の電子コンポーネントに供給された電圧か
ら第２の入力電圧を減じた値に相当する電圧を受取り、
第４のトランジスタは第２の電子コンポーネントに供給
された電圧から第３の入力電圧および最小動作電圧を減
じた値に相当する電圧を受取り、そのため第１および第
２のトランジスタに、かつ、結果として第１の電子コン
ポーネントに供給される電圧が、第２の電子コンポーネ
ントに供給された電圧より少なくなる、請求項１に記載
の回路ドライバ。
【請求項３】メモリ装置に結合されたプロセッサを、
メモリ装置に供給されたメモリ電圧より低い電圧で駆動
するための回路ドライバであって、回路ドライバは入力
および出力を有し、出力はメモリ装置に結合され、ドラ
イバは、第１の入力電圧を有する第１のトランジスタと、第１のトランジスタに結合された第２のトランジスタ
と、第１および第２のトランジスタの交点と、回路ドライバ
の出力との間に結合された第３のトランジスタとを含
み、第３のトランジスタは第２の入力電圧を有し、さら
に、第３のトランジスタに直列に結合され、かつ第３の入力
電圧を有する第４のトランジスタを含み、第３のトラン
ジスタは最小動作電圧を要し、そのため第４のトランジ
スタは、第３の入力電圧から最小動作電圧を減じた値に
相当する電圧を受ける、回路ドライバ。
【請求項４】メモリ電圧がドライバの出力に供給され
るとき、第３のトランジスタはメモリ電圧から第２の入
力電圧を減じた値に相当する電圧を受取り、第４のトラ
ンジスタはメモリ電圧から第３の入力電圧および最小動
作電圧を減じた値に相当する電圧を受取り、そのため第
１および第２のトランジスタに、かつ、結果としてプロ
セッサに供給される電圧がメモリ電圧より少なくなる、
請求項３に記載の回路ドライバ。
【請求項５】メモリ電圧がおよそ５ボルトであり、か
つ、第１、第２、および第３の入力電圧がおよそ３ボル
トであって、そのためプロセッサに供給される電圧がお
よそ２ボルトから３ボルトに制限される、請求項３に記
載の回路ドライバ。
【請求項６】プロセッサおよび関連した電子コンポー
ネントの配列を駆動するための保護回路であって、プロ
セッサは電源電圧を有し、かつ関連したコンポーネント
はプロセッサ電源電圧より高いコンポーネント電圧を有
し、保護回路はプロセッサがコンポーネント電圧を受け
るのを防ぎ、保護回路は、第１のトランジスタおよび、第１のトランジスタに結合
された第２のトランジスタを含んだドライバ回路を含
み、第１のトランジスタは第１の入力電圧を有し、さら
に、ドライバ回路に結合された第１の保護トランジスタと、第１の保護トランジスタに直列に接続された第２の保護
トランジスタとを含み、第２の保護トランジスタはドレ
イン、ソース、およびゲートを有し、ゲートは対応する
ゲート駆動電圧を有し、さらに、第２の保護トランジスタのゲート駆動電圧を制御してゲ
ート駆動電圧を第１の入力電圧より高くするためのブー
トストラップ回路を含み、ブートストラップ回路は、低電圧電源を有する第１のブートストラップトランジス
タを含み、第１のブートストラップトランジスタは活性
化のためのしきい値電圧を有し、さらに、第１のブートストラップトランジスタに接続された第２
のブートストラップトランジスタと、第１の端および第２の端を有する第１のブートストラッ
プキャパシタとを含み、第１の端は第１および第２のブ
ートストラップトランジスタの接続に結合され、第１の
ブートストラップキャパシタと、第１および第２のブー
トストラップトランジスタとの間の接続は、電圧を有す
るノードＡを規定し、さらに、ハイレベルとローレベルとに交互になるクロッキング入
力を有するクロック回路を含み、クロック回路は、クロッキング入力を受けるＮＡＮＤゲートと、ＮＡＮＤゲートの出力と第１のブートストラップキャパ
シタとの間に結合されたインバータとを含み、ノードＡ
の電圧は、クロッキング入力がローレベルとハイレベル
に交互になるにつれてハイレベルとローレベルに交互に
なる、保護回路。
【請求項７】第１のブートストラップトランジスタが
ダイオードとして機能し、そのためノードＡは、低電圧
電源から第１のブートストラップトランジスタのしきい
値電圧を減じた値に保持される、請求項６に記載の保護
回路。
【請求項８】第１のブートストラップキャパシタはト
ランジスタを含む、請求項６に記載の保護回路。
【請求項９】第２のブートストラップトランジスタと
接地との間に結合された第２のブートストラップキャパ
シタをさらに含み、もしノードＡの電圧がハイであれ
ば、第２のブートストラップトランジスタが第２のブー
トストラップキャパシタを活性化し、かつ、充電し、第
２のブートストラップキャパシタの第２のブートストラ
ップトランジスタへの接続がノードＢを規定する、請求
項６に記載の保護回路。
【請求項１０】ノードＢの電圧を、低電源電圧からし
きい値電圧を減じた値に保持するために第１の保護トラ
ンジスタに結合された第１のキャパシティブトランジス
タと、ノードＢの電圧を低電源電圧にしきい値電圧を加えた値
にクランプするために第１のキャパシティブトランジス
タに直列に結合された第２のキャパシティブトランジス
タとをさらに含み、第１および第２のキャパシティブトランジスタ、ならび
に第１の保護トランジスタは、ブートストラップキャパ
シタのキャパシタンスに相当する、関連したキャパシタ
ンスを有する、請求項９に記載の保護回路。
【請求項１１】ドライバ回路によって提供された制御
信号をさらに含み、ＮＡＮＤゲートは、制御信号を受信する第１の入力ラインと、クロッキング信号を受信する第２の入力ラインとを含
む、請求項６に記載の保護回路。