KR100237152B1 - 하이 스윙 인터페이스 단 - Google Patents

하이 스윙 인터페이스 단 Download PDF

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알. 써버 쥬니어 찰즈
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풀아거 데이비드 제이.
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Abstract

상이한, 특히 고 전압원에 의해 작동하는 디바이스를 포함할 수 있는 다른 디바이스로부터 데이터를 수신하거나 데이터를 전송할 수 있는 집적 CMOS 하이 스윙 인터페이스 출력단. 이 인터페이스는 기판상의 별개의 공통 웰의 각각의 디바이스 세트로 3개의 P-채널 디바이스(P10, P11, P15)와 N-채널 디바이스(N12, N13, N14)를 이용한다.
2개의 P-채널 디바이스(P10, P11)는 포지티브 전원 단자(VCC)와 출력 사이에 직렬로 접속되고 2개의 N-채널 디바이스(N12, N13)는 출력과 네거티브 전원 단자(GND) 사이에 직렬로 접속된다. 제3P-채널 디바이스(P15)는 모든 3개의 P-채널 디바이스와 국부기판의 공통 접속부와 VCC에 접속된 P-채널 디바이스의 게이트 사이에서 접속된다. 제3N-채널 디바이스(N14)는 마찬가지로 모든 3개의 N-채널 디바이스와 각각의 국부기판의 공통 접속부와 GND에 접속된 N-채널 디바이스(N13)의 게이트 사이에 접속된다. 모든 6개 디바이스에 대한 적절한 제어는 인터페이스가 액티브일 때 출력에 대한 구동을 제공하는 반면에, 전력이 공급되지 않았을 때 그리고 전력이 공급되었지만 액티브가 아닐 때 전원 범위를 넘는 출력에 대한 프리 스윙을 제공한다.

Description

[발명의 명칭]
하이 스윙 인터페이스 단
[도면의 간단한 설명]
제1도는 바이폴라 설계에 의한 종래의 인터페이스 출력단을 예시하는 회로도.
제2도는 CMOS 설계에 의한 종래의 인터페이스 출력단을 예시하는 회로도.
제3도는 하이 레벨 및 로울 레벨 출력이 전력원 레일에 매우 근접하게 이루어질 수 있는 하이 스윙 인터페이스 출력단을 예시하는 본 발명의 회로도.
[발명의 상세한 설명]
[발명의 배경]
[발명의 분야]
본 발명은 표준 인터페이스 분야에 관한 것이며, 더욱 상세히는 상이한, 특허고 전압원에 의해 작동하는 장치를 포함할 수 있는 다른 장치로부터 데이터를 수신하거나 전송할 수 있는 인터페이스에 관한 것이다.
[종래의 기술]
RS485 및 RS232와 같은 인터페이스 표준은 오랫동안 사용되어 왔는데 표준 전원전압이 5V 이하로 강하할지라도 계속 사용되어질 것이다. RS485/232 표준의 출력 스윙은 종래의 출력단이 3.3V±0.3V의 전압원에서 사용되는 것을 허용치 않는다. 휴대용 컴퓨터는 매우 가까운 시일내에 단지 3.3V의 전원에서만 사용될 것이며 이들 휴대용 컴퓨터는 다른 컴퓨터 및 주변장치와 통신하기 위해 이들 인터페이스 칩들을 필요로 한다.
본 명세서에 개시된 새로운 출력단은 더욱 낮은 전원전압을 허용하며 이들 인터페이스 표준에 맞도록 생성되어 왔다.
상이한 두 개의 종래의 기술이 제1도 및 제2도에 도시되어 있다. 제1도는 바이폴라 기술을 예시하고 제2도는 CMOS 기술을 예시한다. 바이폴라 기술은 Vcc-[Vcel(sat)+Vbe2]인 하이레벨 출력전압을 갖는다. 이것은 일반적으로 Vcc-1.05V가 된다. 바이폴라 기술은 Vd5+Vce3(sat)인 로우레벨 출력전압을 갖는다. 이것은 전형적으로 0.8V가 된다. CMOS 기술은 Vcc-[Vds7+Vd6]인 하이레벨 출력전압을 갖는다. 이것은 전형적으로 Vcc-o.8V가 된다. CMOS 기술은 Vd9+Vds8인 로우레벨 출력전압을 갖는다. 이것은 전형적으로 0.8V가 된다. 이들 기술이 3.0V의 전압 공급에서 사용된다면, 바이폴라 미분 출력 스윙은 3.0-(1.05+0.8)=1.15V가 되고 COMS 기술은 3.0-(0.8+0.8)=1.4V가 될 것이다.
RS485 표준은 54 오옴 부하에 걸쳐서 1.5V의 미분 전압을 필요로 한다. RS422는 100 오옴 부하에 걸쳐서 2.0V(단일단으로 된(single-ended))를 필요로 한다. 명백하게 이들 표준중 어느 것도 감소된 전압공급으로 이들 기술의 상세 사항을 만족시키지 못한다.
각각의 이전 기술은 전원으로부터 출력을 분리시키기 위해 능동소자(NPN, PNP, PMOS 또는 NMOS)와 직렬로 쇼트키 다이오드를 사용하였다.
이것은 전류를 더욱 긴 전압원으로 구동시키지 않고 고 전압원으로부터 동작하는 동일 버스상의 다른 소자에 의해 출력이 전원보다 크거나 작게 풀(pull)된다. 쇼트키 다이오드 사용에 의한 가장 큰 문제점은 그들의 순방향 바이어스 전압이 약 450mV이라는 것이다. 바이폴라 기술의 경우에, 최대 미분 전압(3.0V 전압원을 사용할 때)은 [3.0-(0.35+0.7+0.45+0.35)] =1.15V이다. 이것은 RS485 또는 RS422가 구동되는 것을 허용치 않을 것이다.
COMS 기술의 경우에, 최대 미분 전압(또다시 3.0V 전압원을 사용할 때)은 [3.0-(0.35+0.45+0.45+0.35)]=1.40V이다. 이것은 RS485 또는 RS422가 구동되는 것을 허용치않을 것이다. 능동 소자가 크게 제조(Vds또는 Vce〈0.35V)되는 경우에도 옳음을 주목하라.
[발명의 요약]
집적 CMOS 하이 스윙 인터페이스 출력단은 상이한, 특히 고 전압원으로부터 작동하는 디바이스를 포함할 수 있는 다른 장치로부터 데이터를 수신하거나 데이터를 전송할 수 있다. 이 인터페이스는 기판상의 공통 웰에 3개의 P-채널 디바이스를 그리고 기판상의 또다른 공통 웰에 3개의 N-채널 디바이스를 이용한다. 3개의 P-채널 디바이스 중의 2개는 포지티브 전원 단지와 인터페이스의 출력 사이에 접속되고3개의 N-채널 디바이스 중의 2개는 인터페이스이 출력과 네거티브 전원 단자 사이에 접속된다.
제3P-채널 디바이스는 모든 3개의 P-채널 디바이스와 국부 기판사이의 공통 접속부와 포지티브 전원 단자에 접속된 P-채널 디바이스의 게이트 사이에 접속된다.
제3N-채널 디바이스는 마찬가지로 모든 3개의 N-채널 디바이스와 각각의 국부 기판의 공통 접속부와 네거티브 전원 단자에 접속된 N-채널 디바이스의 게이트 사이에 접속된다. 회로에 전력이 공급되었지만 인액티브일 때 회로에 제3P-채널 및 N-채널 디바이스 유지하으로써, 각각이 전원 단자에 접속된 P-채널 디바이스 및 N-채널 디바이스는 유지되지 못하고, 출력 단자의 전압에 관계없이, 시스템내의 다른 디바이스가 이와 같은 다른 디바이스에 부하를 주지 않고 인터페이스 전원의 전압범위 이상의 출력을 구동하는 것을 허용한다. 전력이 공급되지 않았을 때, 시스템내의 다른 디바이스에 의해 구동된다면 기생 디바이스는 출력을 싣지 않는 상태에서 유지된다. 인터페이스에 전력이 공급되어 액티브일 때 인터페이스 상의 전원 단자에 접속된 P-채널 및 N-채널 디바이스를 유지하는 것은 다른 직렬 P-채널 및 N-채널 디바이스가 게이트에 인가된 게이트 신호에 따라 출력을 하이 또는 로우로 구동하는 것을 허용한다.
[발명의 상세한 설명]
본 상세한 설명에서, P-채널 트랜지스터는 “P”로 표기되어 있으며, P 다음의 특정 숫자는 도면에서 특정 P-채널 트랜지스터를 나타내는데 사용되고, N-채널 트랜지스터는 “N”으로 표기되어 있으며 N 다음의 특정 숫자는 도면에서 특정 N-채널 트랜지스터를 나타내는데 사용된다.
제3도는 하이 레벨 출력 및 로우 레벨 출력이 전력원 레일(supply rails)에 매우 근사하게 될 수 있는 본 발명의 하이 스윙 인터페이스에 대한 회로도이다.
전력원 레일에 어느 정도 근사하는 가에 대한 유일한 제한은 회로가 구동할 출력이 얼마나 크게 트랜지스터(P10, P11, N12 및 N13)가 만들어졌는가 이다. 이들 트랜지스터는 장치의 크기에 있어서 임의의 추가 증가가 특정한 이점 없이 다이를 크게 만들고 비싸게 할 수 있으므로, 최소 공급 전압 및 최악의 경우 온도/프로세스 극단에서 특정 인터페이스 표준을 만들 수 있을 만큼 단지 충분히 클 수 있다.
거의 모든 인터페이스 표준은 출력이 파워 온 또는 파워 오프 상태로 전력원 레일 이상 및/ 또는 이하에서 구동되어질 것을 필요로 한다. 이것은 저 전압 디바이스의 임의의 기생 다이오드에 의해 고 전압 구동기에 부담을 주지 않고 고 전압원으로부터 작동될 수 있는 다른 디바이스 구동기와 데이터 버스의 공유를 허용한다(이들 다이오드는 임의의 제조 프로세스에 대해 본질적인 것이며 반드시 설명되어져야 한다). 이 새로운 단은 또한 두 개 디바이스(N14 및 P15)의 추가에 의해 이 특징을 가질 수 있다. 이들 디바이스는 출력이 디스에이블되고 출력이 전원 이상 및/ 또는 이하로 풀되었을 때 전류가 전원으로 유입되는 것을 방지한다. 이것은 공급 전압이 0V인 경우에도 옳다.
제3도에 도시된 바와 같이, 트랜지스터(P10, P11 및 P15)는 이들 3개 디바이스의 웰에 접속되는 이들 3개 디바이스의 공통 접속부에 의해 집적회로의 기판의 웰에 형성된다. 마찬가지로. 트랜지스터(N12, N13 및 N14)는 이들 3개 디바이스의 웰에 접속되는 이들 3개 디바이스의 공통 접속부에 의해 집적회로의 기판의 웰에 형성된다. 트랜지스터(N16 및 P17)는 종래의 CMOS 구성이며, 트랜지스터(N16)는 자신의 소스와 접지된 웰 또는 기판을 가지며, 트랜지스터(P17)는 자신의 소스와 Vcc에 접속된 웰 또는 기판을 갖는다. 관례 및 본 명세서의 한정성을 위한 목적으로, (국부) 기판 또는 웰에 접속된 디바이스 접속부는 본 상세한 설명에서 소스로서 참고될 것이다.
제3도의 회로의 동작에는 4개의 상이한 모드가 있다.
처음 3개의 모드가 아래의 해독 테이블에 목록으로 나타나 있다.
제4 모드는 전력이 공급되지 않은 상태의 모드이다.
해독 테이블(목록으로 표시되지 않은 것은 허용되지 않음)
제1모드는 디바이스에 전력이 공급되었지만 출력단에 접속된 디바이스가 액티브가 아니고 출력단 출력이 고 임피던스일 때이다. 이것은 버스상의 다른 구동기가 액티브(단 하나의 구동기만이 어느 한 타임에 버스상에서 액티브)일 때이다. DE 신호는 하이, PG는 하이, NG는 로우, 인버터(L1)의 출력은 로우이고 인버터(L2)의 출력은 하이이다. (“하이”는, 시스템내의 다른 회로가 여전히 고 전압원으로부터 작동할 수 있을지라도 Vcc로 참조된다.)
이것은 N16 및 N17 모두를 유지하지 않고 P15 및 N14를 유지한다. 4개의 출력 디바이스(P10, P11, N12 및 N13)는 출력이 전력원 사이이거나 전력원 이상 또는 이하이든 이들 디바이스는 모두 오프되게 하는 Vgs=OV(제로 게이트 소스 전압)를 갖는다. 이것에 대한 유일한 제한은 디바이스의 브레이크 다운 전압이 고장 전압(fault voltage)보다 반드시 커야 한다는 것이다(즉 RS485에 대해 12V보다 커야 한다).
제2모드는 출력이 구동되고 있고(DE=0) 하이(NG는 로우이고 PG는 로우이다)로 풀링되고 있을 때이다. 로우인 DE 신호에 의해, 인버터(L1)의 출력은 하이이고 인버터(L2)의 출력은 로우이다. 이것은 N16 및 P17을 턴 온시키고, P15 및 N14를 턴 오프시켜서 P10 및 N13을 턴 온시킨다. 그러나, NG는 로우이기 때문에 N12는 오프이다. 따라서 N13도 온 일지라도, N12는 임의의 전류가 지면으로 흐르는 것을 방지한다. 그러나, PG가 로우이기 때문에, P11은 온이고 따라서, 모두가 온인 P10 및 P11의 직렬 접속은 출력을 하이로 풀 할 것이다.
제3모드는 출력이 구동되고 있고(DE=0), 로우(NG는 하이이고 PG도 하이)로 풀링되고 있을 때이다. 제2모드에서와 같이, DE 신호는 로우이고, 인버터(L1)의 출력은 하이이고 인버터(L2)의 출력은 로우이다. 이것은 N16 및 P17을 턴 온시키고, P15 및 N14는 턴 오프시키고 P10 및 N13을 턴 온시킨다. 모두 하이인 NG 및 PG에 의해, N12는 온이고 P11은 오프이다. 이제 N12 및 N13은 모두 온이기 때문에, 출력은 로우로 풀된다. P10도 온일지라도, 임의의 전류가 Vcc로부터 출력으로 흐르는 것을 방지하도록 P11은 오프된다.
제4 모드는 전력원이 오프(Vcc=0V)되었을 때이다. 인버터(L1 및 L2)의 출력은 이들의 고유 기생 다이오드에 의해“클램프”되며 따라서 지면 주위에 ±0.7V로 제한된다. 만일 신호(OUT)가 하이로 풀되면, P11의 드레인/보디 다이오드는 노드(P1)를 하이로 Vcc 이상으로 풀시키고 P15를 턴 온시킨다. P15가 온일 때, P10은 어떠한 전류도 통하지 못하게 하며 출력은 고 임피던스이다. 신호(OUT)가 GND 이하로 풀되면, N12의 드레인/보디 다이오드는 노드(N1)를 GND 이하로 풀시키고 N14를 턴 온시킬 것이다. N14가 온일 때, N14는 N13의 소스에 대해 게이트 전압을 제로 볼트에서 유지하기 때문에 N13은 어떠한 전류도 통하지 못하며 출력은 또다시 고 임피던스이다.
본 발명은 P-형 또는 N-형 기판상에서 제조될 수 있다.
예를 들어, P-형 기판상에 제조되면, 노드(N1)는 공통 소스를 형성하고, 디바이스(N12, N13 및 N14)에 대한 국부기판 상호접속부는 P-형 기판에서 N-형 웰이 될 것이고, 노드(P1)는 공통 소스를 형성하고, 디바이스(P10, P11 및 P15)를 위한 국부기판 상호접속부는 P-형 기판에서 N-형 웰 내의 P-형 웰이 될 것이다. N-형 기판상에 제조되면, 노드(N1)는 공통 소스를 형성하고, 디바이스(N12, N13 및 N14)에 대한 국부기판 상호접속부는 N-형 기판에서 P-형 웰 내의 N-형 웰이 될 것이고, 노드(P1)는 공통 소스를 형성하고, 디바이스(P10, P11 및 P15)를 위한 국부기판 상호접속부는 N-형 기판에서 P-형 웰이 될 것이다.
본 발명이 본 발명에 관한 바람직한 실시예에 대해 설명되고 개시된 반면에, 본 발명은 본 발명의 범위 및 정신으로부터 벗어남이 없이 다양한 변화가 이루어질 수 있음이 당업자에겐 자명하다.

Claims (10)

  1. 기판의 공통 P-채널 웰에 형성된 제1, 제2및 제3P-채널 디바이스; 와 기판의 또 다른 공통 N-채널 웰에 형성된 제1, 제2및 제3N-채널 디바이스; 와 인터페이스에 전력이 공급되고 액티브가 아닐 때 인터페이스에 제3P-채널 및 제3N-채널 디바이스를 유지하고, 그리고 제2P-채널 및 제1N-채널 디바이스는 출력단자의 하이 및 로우상태를 결정하기 위해 제어될 수 있도록 인터페이스에 전력이 공급되고 액티브일 때 인터페이스에 제1P-채널 및 제2N-채널 디바이스를 유지하는 회로로 이루어지며, 제1, 제2및 제3P-채널 디바이스의 각각은 디바이스를 턴 온 및 턴 오프시키는 게이트를 가지고, 제1, 제2및 제3N-채널 디바이스의 각각은 N-채널 웰을 관통하는 전도를 제어하는 게이트를 가지고, 제1 및 제2P-채널 디바이스는 각각 포지티브 전원 단지와 출력 단지 사이에서 직렬로 접속되고, 제3P-채널 디바이스는 제1 및 제2P-채널 디바이스의 공통 접속부와 제1P-채널 디바이스의 게이트 사이에서 접속되고, 제1, 제2및 제3P-채널 디바이스의 공통 접속부는 각각의 공통 웰에 접속되고, 제1 및 제2N-채널 디바이스는 각각 네커티브 전원 단자와 출력 단자 사이에서 직렬로 접속되고, 제3N-채널 디바이스는 제1 및 제2N-채널 디바이스의 공통 접속부와 제2N-채널 디바이스의 게이트 사이에서 접속되고, 제1, 제2및 제3N-채널 디바이스의 공통 접속부는 공통의 N-채널 웰에 접속되는 것을 특징으로 하는 집적 COMS 하이스윙 인터페이스 출력단.
  2. 제1항에 있어서, 인터페이스에 전력이 공급되고 액티브가 아닐 때 인터페이스에 제3P-채널 및 제3N-채널 디바이스를 유지하고, 인터페이스에 전력이 공급되고 액티브일 때 제1P-채널 및 제2N-채널 디바이스를 유지하는 회로는, 제4 P-채널 디바이스 및 제4 N-디바이스; 와 (a) 제3P-채널 및 제3N-채널 디바이스를 제어가능하게 턴 온시키고 제4 P-채널 및 제4 N-채널 디바이스를 제어가능하게 턴 오프시키기 위해, 그리고 (b) 제3P-채널 및 제3N-채널 디바이스를 제어가능하게 턴 오프시키고 제4 P-채널 및 제4 N-채널 디바이스를 제어가능하게 턴 온시키기 위해, 제3및 제4 P-채널 디바이스의 게이트와 제3및 제4 N-채널 디바이스의 게이트를 제어하는 회로로 이루어지고, 제4 P-채널 디바이스 및 제4 N-채널 디바이스 각각은 디바이스를 턴 온 및 턴 오프시키는 게이트를 가지며, 제4 P-채널 디바이스는 포지티브 전원 단자와 제2N-채널 디바이스의 게이트 사이에 접속되며, 제4 N-채널 디바이스는 제1P-채널 디바이스의 게이트와 네거티브 전원 단자 사이에 접속되는 것을 특징으로 하는 집적 CMOS 하이 스윙 인터페이스 출력단.
  3. 제2항에 있어서, 제3및 제4 P-채널 디바이스의 게이트와 제3및 제4 N-채널 디바이스의 게이트를 제어하는 회로는, 제4 N-채널 및 제3P-채널 디바이스의 게이트에 접속된 제1제어라인 및 제4 P-채널 및 제3N-채널 디바이스의 게이트에 접속된 제2제어라인: 과 제1 및 제2전압상태에 대한 전압을 제1제어라인에 제공하고, 제1제어라인상의 전압의 역전압을 제2제어라인상에 제공하는 회로로 이루어지는 것을 특징으로 하는 집적 CMOS 하이 스윙 인터페이스 출력단.
  4. 제3항에 있어서, 제1제어라인상의 전압의 역전압을 제2제어라인상에 제공하는 회로는 제1제어라인으로부터 제2제어라인으로 결합된 인버터인 것을 특징으로 하는 집적 CMOS 하이 스윙 인터페이스 출력단.
  5. 제1항 내지 제4항중 어느 한항에 있어서, 집적회로의 하나 또는 하나 이상의 기생 다이오드는 전력이 포지티브 전원 단자에 공급되지 않았을 때 네거티브 전원 단자의 전압 근방으로 제3P-채널 및 N-채널 트랜지스터의 게이트를 유지함으로써, 인터페이스 단 출력 단자는 인터페이스 단 출력 단자가 전원 단자상의 정상적인 포지티브 및 네거티브 전압보다 크거나 작은 전압으로 구동되는 경우에도 고 임피던스를 나타내는 것을 특징으로 하는 집적 CMOS 하이 스윙 인터페이스 출력단.
  6. 상이하고 고 전압원으로 작동할 수 있는 다른 장치와 인터페이싱하는 하이 스윙 성능을 갖는 직접 CMOS 인터페이스 단에 있어서, 제1, 제2및 제3P-채널 트랜지스터;와 (a) 전력이 포지티브 전원 단자에 공급되었을 때 제2P-채널 및 N-채널 트랜지스터를 턴 온시킴으로써 , 제1P-채널 또는 제1N-채널 트랜지스터가 인터페이스 단 출력 단자상의 전압을 하이 또는 로우로 구동하기 위해 턴 온될 수 있고, (b) 전력이 포지티브 전원 단자에 공급되고 인터페이스 단이 디스에이블되었을 때 제2P-채널 및 N-채널 트랜지스터를 턴 오프시키고 제3P-채널 및 N-채널 트랜지스터를 턴 온시킴으로써, 인터페이스 단 출력 단자가 전원 단자상의 포지티브 및 네거티브 전압보다 큰 전압으로 구동되는 경우에도 인터페이스 단 출력 단자는 고 임피던스를 나타내도록 하기 위한 회로로 이루어지며, 제1, 제2및 제3P-채널 트랜지스터의 각각 제1 및 제2P-형 확산 영역과 이들 사이에 게이트를 갖는 N-형 보디 영역을 가지며, 제1, 제2및 제3N-채널 트랜지스터의 각각 제1 및 제2N-형 확산 영역과 이들 사이에 게이트를 갖는 P-형 보디 영역을 가지며, 제1, 제2및 제3P-채널 트랜지스터의 N-형 보디 영역은 공통으로 접속되고, 제1, 제2및 제3P-채널 트랜지스터의 제1P-형 확산 영역에 접속되고, 제1, 제2및 제3N-채널 트랜지스터의 P-형 보디 영역은 공통으로 접속되고, 제1, 제2및 제3N-채널 트랜지스터의 제1N-형 확산 영역에 접속되고, 제1P-채널 트랜지스터의 제2P-형 확산 영역은 제1N-채널 트랜지스터의 제2N-형 확산 영역과 인터페이스 단 출력 단자에 접속되고, 제2P-채널 트랜지스터의 제2P-형 확산 영역은 포지티브 전원 단자에 접속되고, 제2N-채널 트랜지스터의 제2N-형 확산 영역은 네거티브 전원 단자에 접속되고, 제3P-채널 트랜지스터의 제2P-형 확산 영역은 제2P-채널 트랜지스터의 게이트에 접속되고, 제3N-채널 트랜지스터의 제2N-형 확산 영역은 제2N-채널 트랜지스터의 게이트에 접속되고, 제1P-채널 및 제1N-채널 트랜지스터의 게이트는 인터페이스 단 출력 단자상의 전압을 하이 또는 로우로 구동하도록 제1P-채널 및 N-채널 트랜지스터를 작동시키기 위한 입력을 제공하는 것을 특징으로 하는 집적 CMOS 인터페이스 단.
  7. 제6항에 있어서, 전력이 포지티브 전원 단자에 공급되지 않았을 때 제3P-채널 및 N-채널 트랜지스터의 게이트를 네거티브 전원 단자상의 전압 근방으로 유지함으로써, 인터페이스 단 출력 단자가 전원 단자상에서의 정상적인 포지티브 및 네거티브 전압보다 크거나 작은 전압으로 구동되는 경우에도 인터페이스 단 출력 단자가 고 임피던스를 나타내는 회로를 더 포함하는 것을 특징으로 하는 집적 CMOS 인터페이스 단.
  8. 제7항에 있어서, 전력이 포지티브 전원 단지에 공급되지 않았을 때 제3P-채널 및 N-채널 트랜지스터의 게이트를 네거티브 전원 단자상의 전압 근방으로 유지하는 회로는, 집적 회로의 하나 또는 하나 이상의 기생 다이오드로 이루어지는 것을 특징으로 하는 집적 CMOS 인터페이스 단.
  9. 상이하고 고 전압원으로 작동할 수 있는 다른 장치와 인터페이싱하는 하이 스윙 성능을 갖는 집적 CMOS 인터페이스 단을 제공하는 방법에 있어서, (a) 제1, 제2및 제3P-채널 트랜지스터와 제1, 제2및 제3N-채널 트랜지스터를 제공하는 단계와 (b) 전력이 포지티브 전원 단자에 공급되었을 때 제2 P-채널 및 N-채널 트랜지스터를 턴 온시키는 단계; 와 (c) 전력이 포지티브 전원 단자에 공급되고 인터페이스 단이 디스에이블되었을 때 제2P-채널 및 N-채널 트랜지스터를 턴 오프시키고 제3P-채널 및 N-채널 트랜지스터를 턴 온시키는 단계; 와 (d) 전력이 포지티브 전원 단자에 공급되지 않았을 때 제3P-채널 및 N-채널 트랜지스터의 게이트를 네거티브 전원 단자상의 전압 근방으로 유지하는 단계로 이루어지며, 제1, 제2및 제3P-채널 트랜지스터의 각각 제1 및 제2P-형 확산 영역과 이들 사이에 게이트를 갖는 공통의 N-형 보디 영역을 가지며, 제1, 제2및 제3N-채널 트랜지스터의 각각 제1 및 제2N-형 확산 영역과 이들 사이에 게이트를 갖는 공통의 P-형 보디 영역을 가지며, 제1, 제2및 제3P-채널 트랜지스터의 N-형 보디 영역은 제1, 제2및 제3P-채널 트랜지스터의 제1P-형 확산 영역에 접속되고, 제1, 제2및 제3N-채널 트랜지스터의 P-형 보디 영역은 제1, 제2및 제3N-채널 트랜지스터의 제1N-형 확산 영역에 접속되고, 제1P-채널 트랜지스터의 제2P-형 확산 영역은 제1N-채널 트랜지스터의 제2N-형 확산 영역과 인터페이스 단 출력 단자에 접속되고, 제2P-채널 트랜지스터의 제2P-형 확산 영역은 포지티브 전원 단자에 접속되고, 제2N-채널 트랜지스터의 제2N-형 확산 영역은 네거티브 전원 단자에 접속되고, 제3P-채널 트랜지스터의 제2P-형 확산 영역은 제2P-채널 트랜지스터의 게이트에 접속되고, 제3N-채널 트랜지스터의 제2N-형 확산 영역은 제2N-채널 트랜지스터의 게이트에 접속되고, 제1P-채널 및 제1N-채널 트랜지스터의 게이트는 인터페이스 단 출력 단자상의 전압을 하이 또는 로우로 구동하도록 제1P-채널 및 N-채널 트랜지스터를 작동시키기 위한 입력을 제공하고, 상기 (b) 단계에 의해, 제1P-채널 또는 제1N-채널 트랜지스터가 인터페이스 단 출력 단자상의 전압을 하이 또는 로우로 구동하기 위해 턴 온될 수 있고, 상기 (c) 단계에 의해, 인터페이스 단 출력 단자가 전원 단자상의 포지티브 및 네거티브 전압보다 큰 전압으로 구동되는 경우에도 인터페이스 단 출력 단자는 고 임피던스를 나타내고, 상기 (d) 단계에 의해, 인터페이스 단 출력 단자가 전원 단자상에서의 정상적인 포지티브 및 네거티브 전압보다 크거나 작은 전압으로 구동되는 경우에도 인터페이스 단 출력 단자가 고 임피던스를 나타내는 것을 특징으로 하는 집적 CMOS 하이 스윙 인터페이스 출력단.
  10. 제9항에 있어서, 전력이 포지티브 전원 단자에 공급되지 않았을 때 제3P-채널 및 N-채널 트랜지스터의 게이트를 네거티브 전원 단자상의 전압 근방으로 유지하는 회로는, 직접 회로의 하나 또는 하나 이상의 기생 다이오드로 이루어지는 것을 특징으로 하는 방법
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